JPH09232500A - マルチチップ半導体装置 - Google Patents
マルチチップ半導体装置Info
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- JPH09232500A JPH09232500A JP8036040A JP3604096A JPH09232500A JP H09232500 A JPH09232500 A JP H09232500A JP 8036040 A JP8036040 A JP 8036040A JP 3604096 A JP3604096 A JP 3604096A JP H09232500 A JPH09232500 A JP H09232500A
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- JP
- Japan
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- film
- chip
- semiconductor device
- wiring
- film circuit
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 １つのパッケージ内に複数の素子チップを搭
載しているマルチチップ半導体装置では、各素子チップ
と外部導出リードとの電気接続が複雑構造となり、かつ
リードフレームの設計が難しいものとなる。 【解決手段】 リードフレーム１のアイランド２に複数
の素子チップ６とフィルム回路５を搭載し、フィルム回
路５に設けられた中間配線１６と素子チップ６およびリ
ードフレーム１の外部導出リード４とを金属細線７で接
続する。フィルム回路５の中間配線１６を任意に設計す
ることで複数の素子チップ間の電気接続が可能となり、
かつ各素子チップと外部導出リードとの間の金属細線に
よる複雑な接続が不要となる。設計の自由度の高いフィ
ルム回路の設計を行うことで、設計に際しての制約の多
いリードフレームの設計が不要となる。
載しているマルチチップ半導体装置では、各素子チップ
と外部導出リードとの電気接続が複雑構造となり、かつ
リードフレームの設計が難しいものとなる。 【解決手段】 リードフレーム１のアイランド２に複数
の素子チップ６とフィルム回路５を搭載し、フィルム回
路５に設けられた中間配線１６と素子チップ６およびリ
ードフレーム１の外部導出リード４とを金属細線７で接
続する。フィルム回路５の中間配線１６を任意に設計す
ることで複数の素子チップ間の電気接続が可能となり、
かつ各素子チップと外部導出リードとの間の金属細線に
よる複雑な接続が不要となる。設計の自由度の高いフィ
ルム回路の設計を行うことで、設計に際しての制約の多
いリードフレームの設計が不要となる。
Description
【０００１】
【発明の属する技術分野】本発明は１つのパッケージ内
に複数の半導体チップを搭載したマルチチップ半導体装
置に関する。
に複数の半導体チップを搭載したマルチチップ半導体装
置に関する。
【０００２】
【従来の技術】近年における半導体装置の高集積化およ
び高機能化に伴い、１つのパッケージ内に複数の半導体
チップを搭載したマルチチップ半導体装置が提案されて
いる。例えば、バイポーラ素子チップとＭＯＳ素子チッ
プとを１つのパッケージに搭載したもの、あるいはＳｉ
素子チップとＧａＡｓ素子チップを１つのパッケージに
搭載したものがある。このため、パッケージ内に異なる
複数の素子チップを封止させる必要があり、したがっ
て、パッケージ内における素子チップの搭載構造と、リ
ードフレームに対する電気接続構造が複雑なものにな
る。
び高機能化に伴い、１つのパッケージ内に複数の半導体
チップを搭載したマルチチップ半導体装置が提案されて
いる。例えば、バイポーラ素子チップとＭＯＳ素子チッ
プとを１つのパッケージに搭載したもの、あるいはＳｉ
素子チップとＧａＡｓ素子チップを１つのパッケージに
搭載したものがある。このため、パッケージ内に異なる
複数の素子チップを封止させる必要があり、したがっ
て、パッケージ内における素子チップの搭載構造と、リ
ードフレームに対する電気接続構造が複雑なものにな
る。
【０００３】図４はこの種のマルチチップ半導体装置の
一例を示す図であり、リードフレーム２１に２つのアイ
ランド２２Ａ，２２Ｂを並んで形成し、各アイランドに
それぞれ素子チップ２３Ａ，２３Ｂを搭載し、各素子チ
ップ２３Ａ，２３Ｂとインナリード２４とを金属細線２
５により電気接続し、これらを図外の樹脂等によりモー
ルドしてパッケージを形成している。しかしながら、こ
の構成では、素子チップの数が増加されると、これに伴
ってリード数も増加され、さらにアイランドの数も増加
されるために、これらアイランドの周囲に確保し得るス
ペースに制約を受け、素子チップとリードとを接続する
金属細線の本数やリード数の増大に限界が生じ、この限
界によって高集積化の実現が困難になるという問題が生
じている。このため、リードの形状や位置等を考慮した
特異なリードフレームが要求されることになり、リード
フレームの設計が煩雑かつ困難なものになる。
一例を示す図であり、リードフレーム２１に２つのアイ
ランド２２Ａ，２２Ｂを並んで形成し、各アイランドに
それぞれ素子チップ２３Ａ，２３Ｂを搭載し、各素子チ
ップ２３Ａ，２３Ｂとインナリード２４とを金属細線２
５により電気接続し、これらを図外の樹脂等によりモー
ルドしてパッケージを形成している。しかしながら、こ
の構成では、素子チップの数が増加されると、これに伴
ってリード数も増加され、さらにアイランドの数も増加
されるために、これらアイランドの周囲に確保し得るス
ペースに制約を受け、素子チップとリードとを接続する
金属細線の本数やリード数の増大に限界が生じ、この限
界によって高集積化の実現が困難になるという問題が生
じている。このため、リードの形状や位置等を考慮した
特異なリードフレームが要求されることになり、リード
フレームの設計が煩雑かつ困難なものになる。
【０００４】このような、素子チップおよびリードとの
間の電気接続におけるスペース上の問題を解消するため
には、特開平４−１６７５３１号公報に提案されている
ようなフィルムを利用することが考えられる。この技術
は、図５に示すように、リードフレーム等に搭載されて
いる素子チップ３１の表面に絶縁フィルム３２を貼り付
け、この絶縁フィルム３２に形成されている中間配線３
３の一端に素子チップ３１の電極を金属細線３４で接続
し、中間配線３３の他端をリード３５に直接的に電気接
続することで、素子チップ３１回りのスペースを有効に
利用して高集積化に対処しようとするものである。
間の電気接続におけるスペース上の問題を解消するため
には、特開平４−１６７５３１号公報に提案されている
ようなフィルムを利用することが考えられる。この技術
は、図５に示すように、リードフレーム等に搭載されて
いる素子チップ３１の表面に絶縁フィルム３２を貼り付
け、この絶縁フィルム３２に形成されている中間配線３
３の一端に素子チップ３１の電極を金属細線３４で接続
し、中間配線３３の他端をリード３５に直接的に電気接
続することで、素子チップ３１回りのスペースを有効に
利用して高集積化に対処しようとするものである。
【０００５】
【発明が解決しようとする課題】しかしながら、図５に
示した技術をそのまま図４のマルチチップ半導体装置に
適用した場合、個々のアイランドにそれぞれ搭載される
素子チップ上の各絶縁フィルムはあくまでも素子チップ
とリードとを接続するためのものであるため、リードの
位置や形状を各素子チップに対応させたリードフレーム
の設計を行うことは必要であり、各リードの位置や形状
の制約によってその設計が困難になるという前記した問
題を解消することは難しい。
示した技術をそのまま図４のマルチチップ半導体装置に
適用した場合、個々のアイランドにそれぞれ搭載される
素子チップ上の各絶縁フィルムはあくまでも素子チップ
とリードとを接続するためのものであるため、リードの
位置や形状を各素子チップに対応させたリードフレーム
の設計を行うことは必要であり、各リードの位置や形状
の制約によってその設計が困難になるという前記した問
題を解消することは難しい。
【０００６】また、素子チップ相互間の電気接続を行う
ためには、結局各素子チップ上に貼り付けられる絶縁フ
ィルムの中間配線間を金属細線等により相互に電気接続
する必要があり、そのためのスペースが必要である上
に、その接続作業が極めて煩雑なものとなり、しかも金
属細線同士の短絡等の問題が生じることがあり、結果と
してマルチチップ半導体装置全体の高集積化を実現する
ことは難しい。また、絶縁フィルムは、素子チップ上に
貼り付けられるため、これに形成される中間配線の特性
インピーダンスがその貼り付け状態によって変動され易
く、高周波信号の伝達特性が劣化され、高周波用半導体
装置の実現が難しいものとなる。
ためには、結局各素子チップ上に貼り付けられる絶縁フ
ィルムの中間配線間を金属細線等により相互に電気接続
する必要があり、そのためのスペースが必要である上
に、その接続作業が極めて煩雑なものとなり、しかも金
属細線同士の短絡等の問題が生じることがあり、結果と
してマルチチップ半導体装置全体の高集積化を実現する
ことは難しい。また、絶縁フィルムは、素子チップ上に
貼り付けられるため、これに形成される中間配線の特性
インピーダンスがその貼り付け状態によって変動され易
く、高周波信号の伝達特性が劣化され、高周波用半導体
装置の実現が難しいものとなる。
【０００７】本発明の目的は、リードフレームの設計を
困難なものにすることなく、しかも電気的な接続を容易
に行い、しかも高周波特性に優れたマルチチップ半導体
装置を提供することにある。
困難なものにすることなく、しかも電気的な接続を容易
に行い、しかも高周波特性に優れたマルチチップ半導体
装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明のマルチチップ半
導体装置では、リードフレームのアイランド上に複数個
の素子チップと、中間配線を設けたフィルム回路とを搭
載し、各素子チップと中間配線との間、および中間配線
とリードフレームの外部導出リードとの間をそれぞれ金
属細線で接続したことを特徴とする。ここで、フィルム
回路は、絶縁フィルムの表面に薄膜導体で中間配線が形
成され、中間配線は素子チップに近接配置される電極部
と、外部導出リードに近接配置される電極部と、これら
の電極部を相互に接続する配線部とで構成される。ま
た、中間配線は上層、下層の各配線膜が形成された多層
構造とされ、上層配線膜とアイランドとをグラウンド接
続し、下層配線膜のインピーダンス整合をとるように構
成される。
導体装置では、リードフレームのアイランド上に複数個
の素子チップと、中間配線を設けたフィルム回路とを搭
載し、各素子チップと中間配線との間、および中間配線
とリードフレームの外部導出リードとの間をそれぞれ金
属細線で接続したことを特徴とする。ここで、フィルム
回路は、絶縁フィルムの表面に薄膜導体で中間配線が形
成され、中間配線は素子チップに近接配置される電極部
と、外部導出リードに近接配置される電極部と、これら
の電極部を相互に接続する配線部とで構成される。ま
た、中間配線は上層、下層の各配線膜が形成された多層
構造とされ、上層配線膜とアイランドとをグラウンド接
続し、下層配線膜のインピーダンス整合をとるように構
成される。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明をＱＦＰ（Quadrature
Flat Package)型のマルチチップ半導体装置に適用した
パッケージの一部を破断した平面図である。リードフレ
ーム１には、複数の素子チップを搭載可能な大きさの矩
形のアイランド２が形成されており、吊りリード３によ
り保持される。また、このアイランド２の周囲には多数
本のインナリード４が配列される。これらのインナリー
ド４は図外のアウタリードと一体に形成されて外部導出
リードを構成していることは言うまでもない。そして、
前記アイランド２には、フィルム回路５と複数の素子チ
ップ６が搭載されている。
参照して説明する。図１は本発明をＱＦＰ（Quadrature
Flat Package)型のマルチチップ半導体装置に適用した
パッケージの一部を破断した平面図である。リードフレ
ーム１には、複数の素子チップを搭載可能な大きさの矩
形のアイランド２が形成されており、吊りリード３によ
り保持される。また、このアイランド２の周囲には多数
本のインナリード４が配列される。これらのインナリー
ド４は図外のアウタリードと一体に形成されて外部導出
リードを構成していることは言うまでもない。そして、
前記アイランド２には、フィルム回路５と複数の素子チ
ップ６が搭載されている。
【００１０】前記フィルム回路５は、図２にその拡大平
面図とＡＡ線断面図を示すように、前記アイランド２の
形状に沿った矩形の絶縁フィルム膜１１を主体に形成さ
れ、その複数箇所には素子チップをアイランドに搭載す
るための窓１２が開口される。また、この絶縁フィルム
膜１１の表面には、各窓１２の周縁に沿う箇所と、絶縁
フィルム膜１１の周辺部には、それぞれ導電薄膜で形成
された内部電極部１３と外部電極部１４が形成されてお
り、各電極部１３，１４は同じく導電薄膜で形成された
配線部１５により電気接続され、これらで中間配線１６
が形成される。
面図とＡＡ線断面図を示すように、前記アイランド２の
形状に沿った矩形の絶縁フィルム膜１１を主体に形成さ
れ、その複数箇所には素子チップをアイランドに搭載す
るための窓１２が開口される。また、この絶縁フィルム
膜１１の表面には、各窓１２の周縁に沿う箇所と、絶縁
フィルム膜１１の周辺部には、それぞれ導電薄膜で形成
された内部電極部１３と外部電極部１４が形成されてお
り、各電極部１３，１４は同じく導電薄膜で形成された
配線部１５により電気接続され、これらで中間配線１６
が形成される。
【００１１】そして、このフィルム回路５は、前記アイ
ランド２に接着剤により接着固定される。また、このフ
ィルム回路５の窓１２内に露呈されたアイランド２の表
面にはそれぞれ前記素子チップ６が搭載される。しかる
上で、素子チップ６の各電極パッドと中間配線の内部電
極部１３とが金属細線７で相互に電気接続され、同様に
中間配線の外部電極部１４とリードフレーム１のインナ
リード４とが金属細線７で相互に電気接続される。これ
により、各素子チップ６はフィルム回路５の中間配線を
介してそれぞれインナリード４に電気接続されることに
なる。
ランド２に接着剤により接着固定される。また、このフ
ィルム回路５の窓１２内に露呈されたアイランド２の表
面にはそれぞれ前記素子チップ６が搭載される。しかる
上で、素子チップ６の各電極パッドと中間配線の内部電
極部１３とが金属細線７で相互に電気接続され、同様に
中間配線の外部電極部１４とリードフレーム１のインナ
リード４とが金属細線７で相互に電気接続される。これ
により、各素子チップ６はフィルム回路５の中間配線を
介してそれぞれインナリード４に電気接続されることに
なる。
【００１２】なお、前記アイランド２、フィルム回路
５、素子チップ６、金属細線７、インナリード４はその
一部が図示されている樹脂８によりモールド封止され、
パッケージが形成される。したがって、このマルチチッ
プ半導体装置では、フィルム回路５の窓１２の配列や中
間配線１６のパターンを任意に設計することで、汎用構
造のリードフレームを用いても種々の機能の半導体装置
を構成することができる。したがって、配置スペース等
の制約が多いリードフレームの設計は不要であり、その
代わりに設計自由度の高いフィルム回路を設計すればよ
いため、結果として半導体装置の設計を容易なものにで
きる。また、個々の素子チップ６とインナリード４との
電気接続はもとより、素子チップ６の相互間の電気接続
をフィルム回路５の中間配線１６によって行うため、各
素子チップ間に金属細線を接続する必要は殆どなく、金
属細線の相互短絡や、相互干渉による断線等の不具合が
生じることもない。
５、素子チップ６、金属細線７、インナリード４はその
一部が図示されている樹脂８によりモールド封止され、
パッケージが形成される。したがって、このマルチチッ
プ半導体装置では、フィルム回路５の窓１２の配列や中
間配線１６のパターンを任意に設計することで、汎用構
造のリードフレームを用いても種々の機能の半導体装置
を構成することができる。したがって、配置スペース等
の制約が多いリードフレームの設計は不要であり、その
代わりに設計自由度の高いフィルム回路を設計すればよ
いため、結果として半導体装置の設計を容易なものにで
きる。また、個々の素子チップ６とインナリード４との
電気接続はもとより、素子チップ６の相互間の電気接続
をフィルム回路５の中間配線１６によって行うため、各
素子チップ間に金属細線を接続する必要は殆どなく、金
属細線の相互短絡や、相互干渉による断線等の不具合が
生じることもない。
【００１３】図３は本発明の第２の実施形態に用いられ
るフィルム回路５Ａの平面図とそのＢＢ線断面図であ
る。ここでは、フィルム回路５Ａは多層回路構造として
構成されており、下層フィルム膜２１の表面に下層配線
膜２２によって中間配線１６が形成されており、この中
間配線１６を被覆するように上層フィルム膜２３が被着
され、この上層フィルム膜２３の表面に上層配線膜２４
が形成されている。高周波用の半導体装置では、特に信
号線路において高周波信号の減衰が生じ易く、これを防
止するためにインピーダンスの整合が不可欠である。特
に、半導体装置が小型であればそれほど問題にならない
が、大型のパッケージに素子チップを搭載する場合に
は、金属細線の長さも無視できなくなり、パッケージ内
での金属細線のインピーダンスの整合が問題となる。
るフィルム回路５Ａの平面図とそのＢＢ線断面図であ
る。ここでは、フィルム回路５Ａは多層回路構造として
構成されており、下層フィルム膜２１の表面に下層配線
膜２２によって中間配線１６が形成されており、この中
間配線１６を被覆するように上層フィルム膜２３が被着
され、この上層フィルム膜２３の表面に上層配線膜２４
が形成されている。高周波用の半導体装置では、特に信
号線路において高周波信号の減衰が生じ易く、これを防
止するためにインピーダンスの整合が不可欠である。特
に、半導体装置が小型であればそれほど問題にならない
が、大型のパッケージに素子チップを搭載する場合に
は、金属細線の長さも無視できなくなり、パッケージ内
での金属細線のインピーダンスの整合が問題となる。
【００１４】図３に示したフィルム回路５Ａでは、下層
配線膜２２と上層配線膜２４とで多層構造とされている
ため、下層配線膜２２からなる中間配線１６の幅Ｗと、
上下層の各フィルム膜２１，２３の厚さｔ１，ｔ２を適
切に設定し、かつこのフィルム回路５Ａを搭載するアイ
ランド２（図１参照）と上層配線膜２４とをそれぞれ接
地電位に設定することで、マイクロストリップ構造が構
成され、信号配線としての中間配線１６におけるインピ
ーダンス整合を取り、高周波信号の伝達特性を最適化す
ることが可能となる。
配線膜２２と上層配線膜２４とで多層構造とされている
ため、下層配線膜２２からなる中間配線１６の幅Ｗと、
上下層の各フィルム膜２１，２３の厚さｔ１，ｔ２を適
切に設定し、かつこのフィルム回路５Ａを搭載するアイ
ランド２（図１参照）と上層配線膜２４とをそれぞれ接
地電位に設定することで、マイクロストリップ構造が構
成され、信号配線としての中間配線１６におけるインピ
ーダンス整合を取り、高周波信号の伝達特性を最適化す
ることが可能となる。
【００１５】
【発明の効果】以上説明したように本発明は、リードフ
レームのアイランドに複数の素子チップとフィルム回路
を搭載し、フィルム回路に設けられた中間配線と素子チ
ップおよびリードフレームの外部導出リードとを金属細
線で接続しているので、フィルム回路の中間配線を任意
に設計することで複数の素子チップ間の電気接続が可能
となり、かつ各素子チップと外部導出リードとの間の金
属細線による複雑な接続が不要となる。これにより、設
計の自由度の高いフィルム回路の設計を行うことで、設
計に際しての制約の多いリードフレームの設計が不要と
なり、マルチチップ半導体装置全体の設計を容易に行う
ことができる。
レームのアイランドに複数の素子チップとフィルム回路
を搭載し、フィルム回路に設けられた中間配線と素子チ
ップおよびリードフレームの外部導出リードとを金属細
線で接続しているので、フィルム回路の中間配線を任意
に設計することで複数の素子チップ間の電気接続が可能
となり、かつ各素子チップと外部導出リードとの間の金
属細線による複雑な接続が不要となる。これにより、設
計の自由度の高いフィルム回路の設計を行うことで、設
計に際しての制約の多いリードフレームの設計が不要と
なり、マルチチップ半導体装置全体の設計を容易に行う
ことができる。
【００１６】また、フィルム回路の中間配線を介して複
数の素子チップと外部導出リードとが相互に電気接続さ
れ、かつ複数の素子チップが相互に電気接続されるの
で、素子チップとリードとの金属細線による電気接続を
簡単化でき、金属細線の短絡や相互干渉による断線を防
止することができ、半導体装置の信頼性を高めることが
できる。さらに、フィルム回路の中間配線を多層構造と
し、その一部の配線をグラウンド接続することで、中間
配線におけるインピーダンス整合を取ることができ、高
周波信号の伝達特性を最適化し、高周波特性に優れた半
導体装置を得ることができる。
数の素子チップと外部導出リードとが相互に電気接続さ
れ、かつ複数の素子チップが相互に電気接続されるの
で、素子チップとリードとの金属細線による電気接続を
簡単化でき、金属細線の短絡や相互干渉による断線を防
止することができ、半導体装置の信頼性を高めることが
できる。さらに、フィルム回路の中間配線を多層構造と
し、その一部の配線をグラウンド接続することで、中間
配線におけるインピーダンス整合を取ることができ、高
周波信号の伝達特性を最適化し、高周波特性に優れた半
導体装置を得ることができる。
【図１】本発明の第１の実施形態の一部を破断した平面
図である。
図である。
【図２】図１の半導体装置に用いられるフィルム回路の
拡大平面図とＡＡ線断面図である。
拡大平面図とＡＡ線断面図である。
【図３】本発明の第２の実施形態に用いられるフィルム
回路の平面図とＢＢ線断面図である。
回路の平面図とＢＢ線断面図である。
【図４】従来のマルチチップ半導体装置の一例の内部構
造の平面図である。
造の平面図である。
【図５】従来の絶縁フィルムを利用した半導体装置の一
部の平面図である。
部の平面図である。
１ リードフレーム ２ アイランド ４ インナリード ５，５Ａ フィルム回路 ６ 素子チップ ７ 金属細線 ８ 樹脂 １１ 絶縁フィルム膜 １２ 窓 １６ 中間配線 ２１ 下層フィルム膜 ２２ 下層配線膜 ２３ 上層フィルム膜 ２４ 上層配線膜
Claims (4)
- 【請求項１】 １つのパッケージ内に複数の素子チップ
を搭載するマルチチップ半導体装置において、リードフ
レームのアイランド上に複数個の素子チップと、中間配
線を設けたフィルム回路とを搭載し、前記素子チップと
前記中間配線との間、前記中間配線とリードフレームの
外部導出リードとの間をそれぞれ金属細線で接続したこ
とを特徴とするマルチチップ半導体装置。 - 【請求項２】 フィルム回路は、絶縁フィルムの表面に
薄膜導体で中間配線が形成され、中間配線は素子チップ
に近接配置される電極部と、外部導出リードに近接配置
される電極部と、これらの電極部を相互に接続する配線
部とで構成される請求項１のマルチチップ半導体装置。 - 【請求項３】 フィルム回路には素子チップに対応する
窓が開設され、この窓を通してアイランドの表面をフィ
ルム回路に露呈させ、この露呈されたアイランド表面に
素子チップを搭載する請求項１または２のマルチチップ
半導体装置。 - 【請求項４】 フィルム回路の中間配線は、上層、下層
の各配線膜が形成された多層構造とされ、上層配線膜と
アイランドとをグラウンド接続し、下層配線膜のインピ
ーダンス整合をとるように構成される請求項１ないし３
のいずれかのマルチチップ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8036040A JP2800761B2 (ja) | 1996-02-23 | 1996-02-23 | マルチチップ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8036040A JP2800761B2 (ja) | 1996-02-23 | 1996-02-23 | マルチチップ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232500A true JPH09232500A (ja) | 1997-09-05 |
| JP2800761B2 JP2800761B2 (ja) | 1998-09-21 |
Family
ID=12458604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8036040A Expired - Fee Related JP2800761B2 (ja) | 1996-02-23 | 1996-02-23 | マルチチップ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800761B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6858920B2 (en) | 2002-09-26 | 2005-02-22 | Renesas Technology Corp. | Semiconductor device with stacked semiconductor elements |
| US8008761B2 (en) | 2008-07-30 | 2011-08-30 | Fibest Limited | Optical semiconductor apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5588147B2 (ja) * | 2009-10-26 | 2014-09-10 | キヤノン株式会社 | 半導体装置及び半導体装置を搭載したプリント基板 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265734A (ja) * | 1986-05-13 | 1987-11-18 | Nec Corp | 混成集積回路装置 |
| JPS63244747A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 樹脂封止型集積回路装置及びその製造方法 |
| JPH06334114A (ja) * | 1993-03-25 | 1994-12-02 | Toppan Printing Co Ltd | マルチチップ半導体装置 |
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1996
- 1996-02-23 JP JP8036040A patent/JP2800761B2/ja not_active Expired - Fee Related
Patent Citations (3)
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| US8008761B2 (en) | 2008-07-30 | 2011-08-30 | Fibest Limited | Optical semiconductor apparatus |
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| JP2800761B2 (ja) | 1998-09-21 |
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