JPS62265734A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPS62265734A JPS62265734A JP61109822A JP10982286A JPS62265734A JP S62265734 A JPS62265734 A JP S62265734A JP 61109822 A JP61109822 A JP 61109822A JP 10982286 A JP10982286 A JP 10982286A JP S62265734 A JPS62265734 A JP S62265734A
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- JP
- Japan
- Prior art keywords
- thin film
- substrate
- integrated circuit
- semiconductor
- circuit
- Prior art date
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成集積回路装置に関し、特に薄膜集積回路素
子と半導体素子とを有する混成集積回路装置の構造に関
する。
子と半導体素子とを有する混成集積回路装置の構造に関
する。
従来、薄膜集積回路素子と半導体素子を有する混成集積
回路装置には以下に示される構造のものがあった。
回路装置には以下に示される構造のものがあった。
第３図に示されるように、リードフレーム１上に導体回
路パターン１４を有する樹脂基板あるいはセラミックス
基板１３を搭載し、この基板表面に個別の半導体素子ペ
レット６および薄膜回路素子ペレッＩ−７をマウント剤
１５を用いて搭載し、しかる後これらの素子ペレット電
極と基板上電極とをワイヤーボンディングにより接続し
回路形成を行なったものがある。
路パターン１４を有する樹脂基板あるいはセラミックス
基板１３を搭載し、この基板表面に個別の半導体素子ペ
レット６および薄膜回路素子ペレッＩ−７をマウント剤
１５を用いて搭載し、しかる後これらの素子ペレット電
極と基板上電極とをワイヤーボンディングにより接続し
回路形成を行なったものがある。
また、絶縁基板上に形成された薄膜回路素子を用いた例
は、従来より薄膜混成集積回路として広く知られている
が、主な構成例としては第４図に示されるように、セラ
ミックス基板１６上に薄膜回路素子および薄膜回路パタ
ーン４を形成し、この基板上に半導体素子ペレット６お
よび薄膜回路素子ペレット７をペレットマウント剤１５
を用いて搭載しワイヤーボンディングを行なったものが
ある。
は、従来より薄膜混成集積回路として広く知られている
が、主な構成例としては第４図に示されるように、セラ
ミックス基板１６上に薄膜回路素子および薄膜回路パタ
ーン４を形成し、この基板上に半導体素子ペレット６お
よび薄膜回路素子ペレット７をペレットマウント剤１５
を用いて搭載しワイヤーボンディングを行なったものが
ある。
あるいは、第５図に示されるようにバンプ付き半導体素
子ベレット６（以後これをフリップチップと称す）また
はビームリード付き半導体素子をフェイスダウンして搭
載したものがあげられる６〔発明が解決しようとする問
題点：１ しかし、個別の薄膜回路素子ベレットおよび半導体素子
ベレットを用いた例においては、回路基板上に個々の素
子ベレットをマウントする工程とそれらをワイヤーボン
ディングにより接続を行なう工程を含み、従って基板上
素子周辺部にワイヤーボンディング用の余白部を−２・
要とし、実装効率が低下するという欠点があった。
子ベレット６（以後これをフリップチップと称す）また
はビームリード付き半導体素子をフェイスダウンして搭
載したものがあげられる６〔発明が解決しようとする問
題点：１ しかし、個別の薄膜回路素子ベレットおよび半導体素子
ベレットを用いた例においては、回路基板上に個々の素
子ベレットをマウントする工程とそれらをワイヤーボン
ディングにより接続を行なう工程を含み、従って基板上
素子周辺部にワイヤーボンディング用の余白部を−２・
要とし、実装効率が低下するという欠点があった。
また、一般の薄膜混成集積回路に半導体素子ペレ・ソト
をフェイスダウンして搭載する方法においては次のよう
な問題点があった。フリップチップを用いる方法では、
接合部となるバンブ電極がフレキシビリティに乏しいた
め、主として基板と素子の熱膨張係数の相異による機織
的ストレスに起因するクラ・ツクの発生等の不良が懸念
されている。
をフェイスダウンして搭載する方法においては次のよう
な問題点があった。フリップチップを用いる方法では、
接合部となるバンブ電極がフレキシビリティに乏しいた
め、主として基板と素子の熱膨張係数の相異による機織
的ストレスに起因するクラ・ツクの発生等の不良が懸念
されている。
また、フェイスダウンによる搭載方法は、半導体素子と
、基板とがフラットに接する部分が少なく放熱性に乏し
いため、一層熱放散性の高い基板の使用が求められてい
る。
、基板とがフラットに接する部分が少なく放熱性に乏し
いため、一層熱放散性の高い基板の使用が求められてい
る。
また、ビームリードを用いた方法は、高い信頼性が得ら
れるもののコストが高くつき応用範囲も限られたものに
なっている。・ 本発明の目的は、搭載素子と基板とのワイヤボンディン
グによる接続をなくし、それによりワイヤボンディング
用の余白部をなくし、高集積化を可能とし、また、接合
電極部に生じるクラツクの発生を防ぎ、かつ放熱性の優
れた混成集積回路装置を提供することにある。
れるもののコストが高くつき応用範囲も限られたものに
なっている。・ 本発明の目的は、搭載素子と基板とのワイヤボンディン
グによる接続をなくし、それによりワイヤボンディング
用の余白部をなくし、高集積化を可能とし、また、接合
電極部に生じるクラツクの発生を防ぎ、かつ放熱性の優
れた混成集積回路装置を提供することにある。
本発明の混成集積回路装置は、絶縁層を施した半導体基
板上に薄膜コンデンサ素子、薄膜抵抗素子、薄膜インダ
クタ素子のうち必要とされる薄膜回路素子を形成し、さ
らに導体回路パターンを形成することにより薄膜集積回
路基板を構成し、その薄膜集積回路基板上に単数もしく
は複数の半導体素子ベレットおよび又は薄膜回路素子ベ
レットをバンブ電極を介して搭載することにより構成さ
れる構造を有している。
板上に薄膜コンデンサ素子、薄膜抵抗素子、薄膜インダ
クタ素子のうち必要とされる薄膜回路素子を形成し、さ
らに導体回路パターンを形成することにより薄膜集積回
路基板を構成し、その薄膜集積回路基板上に単数もしく
は複数の半導体素子ベレットおよび又は薄膜回路素子ベ
レットをバンブ電極を介して搭載することにより構成さ
れる構造を有している。
次に、本発明の実施例について図面を参照して説明する
。第１図は本発明の一実施例の混成集積回路装置の断面
図であり、第２図は本発明の一実施例の部分拡大断面図
である。
。第１図は本発明の一実施例の混成集積回路装置の断面
図であり、第２図は本発明の一実施例の部分拡大断面図
である。
まず、第１図に示すように、薄膜回路素子および薄膜回
路パターン４を有する半導体基板２上に、半導体ベレッ
ト６、薄膜回路素子ベレット７をバンブ電極５を介して
接合する。このようにして得られた混成集積回路装置は
、リードフレーム１上に搭載され、ワイヤーボンディン
グにより外部リード端子と接続され本実施例は完成する
。ここで、ベース基板として用いられる半導体基板は素
子ベレットの材質と整合させるためシリコン基板が用い
られ、その表面にはＳ＋Ｏｚもしくは５１３Ｎ４から成
る薄い絶縁層３が形成される。
路パターン４を有する半導体基板２上に、半導体ベレッ
ト６、薄膜回路素子ベレット７をバンブ電極５を介して
接合する。このようにして得られた混成集積回路装置は
、リードフレーム１上に搭載され、ワイヤーボンディン
グにより外部リード端子と接続され本実施例は完成する
。ここで、ベース基板として用いられる半導体基板は素
子ベレットの材質と整合させるためシリコン基板が用い
られ、その表面にはＳ＋Ｏｚもしくは５１３Ｎ４から成
る薄い絶縁層３が形成される。
また、第２図は薄膜回路素子を基板上に形成した部分の
拡大断面図であり、シリコン基板上に、通常の薄膜素子
工程、薄膜パターン工程を用いて抵抗体層９．導体Ｊｔ
Ｊｉｏ、ｉ膜Ｔａ層１１ 、 Ｔ ａ化成膜１２等によ
り導体回路パターン、薄膜抵抗体、ＦＪ膜コンデンサあ
るいは薄膜インダクタを形成する。このようにして得ら
れたシリコン藩膜喚積回路基板上に、単数あるいは複数
個の半導体素子ペレ・ント６および薄膜コンデンサ素子
・ｙｌ・、１膜抵抗ペレ・ソト等の薄膜手子ペレット７
をバンブ電極により接合する。
拡大断面図であり、シリコン基板上に、通常の薄膜素子
工程、薄膜パターン工程を用いて抵抗体層９．導体Ｊｔ
Ｊｉｏ、ｉ膜Ｔａ層１１ 、 Ｔ ａ化成膜１２等によ
り導体回路パターン、薄膜抵抗体、ＦＪ膜コンデンサあ
るいは薄膜インダクタを形成する。このようにして得ら
れたシリコン藩膜喚積回路基板上に、単数あるいは複数
個の半導体素子ペレ・ント６および薄膜コンデンサ素子
・ｙｌ・、１膜抵抗ペレ・ソト等の薄膜手子ペレット７
をバンブ電極により接合する。
〔発明の効果′１
以上説明したように本発明は、シリコン等の半導体基板
上に形成したｉ４膜集積回路上に半導体素子ペレ・ソト
および薄膜素子ベレットをバンプを介して接合搭載する
ことにより次のような効果が生じる。
上に形成したｉ４膜集積回路上に半導体素子ペレ・ソト
および薄膜素子ベレットをバンプを介して接合搭載する
ことにより次のような効果が生じる。
（１）半導体素子周辺部に・ピ・要とされていたワイヤ
ーボンディング用余白部分が不必要となり、且つ薄膜回
路素子を基板と導体１ヒすると同時に覆膜素子ベレ・ソ
トとして基板上にら招↓にするため回路の高集積１ヒが
可能となる。
ーボンディング用余白部分が不必要となり、且つ薄膜回
路素子を基板と導体１ヒすると同時に覆膜素子ベレ・ソ
トとして基板上にら招↓にするため回路の高集積１ヒが
可能となる。
（２）基板に半導体素子と同一の素材を用いろことによ
り、熱膨張係数の相異による機械的ストレスを大幅に低
減し、バンブあるいは接合電極部に生じるクラ・ツクの
発生率をおさえ回路の信頼性を向上することが可能とな
る。
り、熱膨張係数の相異による機械的ストレスを大幅に低
減し、バンブあるいは接合電極部に生じるクラ・ツクの
発生率をおさえ回路の信頼性を向上することが可能とな
る。
く３）基板として主に用いられるシリコンは比較的熱放
散性が良好であることから、この点からも回路の高集積
化に好都合となる。
散性が良好であることから、この点からも回路の高集積
化に好都合となる。
（４）本発明に用いられている半導体薄Ｍ集積回路基板
は、回路パターンおよび素子が薄膜により形成されてい
ることから、接続する半導体素子の下部となる基板素面
にも素子部および配線部を配置することが可能であり、
回路集精度を向上せしめ且つ回路設計を容易なものとす
ることができる。
は、回路パターンおよび素子が薄膜により形成されてい
ることから、接続する半導体素子の下部となる基板素面
にも素子部および配線部を配置することが可能であり、
回路集精度を向上せしめ且つ回路設計を容易なものとす
ることができる。
第１図は本発明の一実施例の混成集積回路の断面図、第
２図は本発明の一実施例の部分拡大断面図、第３図は従
来の混成集積回路の一例の断面図、第４図、第５図は何
れも従来の池の一例の部分断面図である。 １・・、リードフレーム、２・・・半導体（シリコン）
基板、３・・・絶縁層、４・・・薄膜回路素子および薄
膜回路パターン、５・・・バンプ電極、６・・・半導体
素子べし・・７１〜．７・・・Ｊ膜回路素子ベレ・ソト
、８・・・ポンディングワイヤ、９・・抵抗体層、１０
・・・導体層、１１・・・薄膜Ｔａ層、１２・・・Ｔ
ａ ４ヒ成膜、１３・・回路基板、１４・・・導＃Ｃ回
路バターシ、１５・・・ペレ・・１１・マウント剤、１
６・・セラミックス基板。 ＼、′・〜−゛ す４−ブ 茅夕閏
２図は本発明の一実施例の部分拡大断面図、第３図は従
来の混成集積回路の一例の断面図、第４図、第５図は何
れも従来の池の一例の部分断面図である。 １・・、リードフレーム、２・・・半導体（シリコン）
基板、３・・・絶縁層、４・・・薄膜回路素子および薄
膜回路パターン、５・・・バンプ電極、６・・・半導体
素子べし・・７１〜．７・・・Ｊ膜回路素子ベレ・ソト
、８・・・ポンディングワイヤ、９・・抵抗体層、１０
・・・導体層、１１・・・薄膜Ｔａ層、１２・・・Ｔ
ａ ４ヒ成膜、１３・・回路基板、１４・・・導＃Ｃ回
路バターシ、１５・・・ペレ・・１１・マウント剤、１
６・・セラミックス基板。 ＼、′・〜−゛ す４−ブ 茅夕閏
Claims (1)
- 半導体基板表面に絶縁層を設け、該絶縁層表面に薄膜
受動素子及び導体回路パターン又は導体回路パターンを
形成してなる薄膜集積回路基板表面にバンプ電極を介し
て半導体素子及び又は薄膜受動素子ペレットを搭載した
ことを特徴とする混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109822A JPS62265734A (ja) | 1986-05-13 | 1986-05-13 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109822A JPS62265734A (ja) | 1986-05-13 | 1986-05-13 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62265734A true JPS62265734A (ja) | 1987-11-18 |
Family
ID=14520086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61109822A Pending JPS62265734A (ja) | 1986-05-13 | 1986-05-13 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62265734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232500A (ja) * | 1996-02-23 | 1997-09-05 | Nec Corp | マルチチップ半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147292A (ja) * | 1974-05-15 | 1975-11-26 |
-
1986
- 1986-05-13 JP JP61109822A patent/JPS62265734A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147292A (ja) * | 1974-05-15 | 1975-11-26 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232500A (ja) * | 1996-02-23 | 1997-09-05 | Nec Corp | マルチチップ半導体装置 |
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