JPH09237242A - ポート拡張方式及びポート拡張方法 - Google Patents

ポート拡張方式及びポート拡張方法

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JPH09237242A
JPH09237242A JP7139496A JP7139496A JPH09237242A JP H09237242 A JPH09237242 A JP H09237242A JP 7139496 A JP7139496 A JP 7139496A JP 7139496 A JP7139496 A JP 7139496A JP H09237242 A JPH09237242 A JP H09237242A
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port
ide
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bus
window
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JP7139496A
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Nobutaka Nakamura
伸隆 中村
Yoshio Enokido
由雄 榎戸
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Toshiba Corp
Toshiba Computer Engineering Corp
Original Assignee
Toshiba Corp
Toshiba Computer Engineering Corp
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Abstract

(57)【要約】 【課題】本発明は、同一Ｉ／Ｏアドレス空間にＩＤＥポ
ートが複数存在しても、システムから正常にアクセスす
ることが可能なポート拡張方式及びポート拡張方法を提
供することを課題とする。 【解決手段】システム上に同一Ｉ／Ｏアドレス空間のウ
ィンドウが割り当てられたＩＤＥポート（ＩＤＥ−Ｐｏ
ｒｔ）をもつ集積回路（ＣＨＩＰ２）１４、及び集積回
路（ＣＨＩＰ３）１７の各々に、同一Ｉ／Ｏアドレス空
間のウィンドウをオープン／クローズする回路（Ａ）１
６、及び回路（Ｂ）１１８を設け、ウィンドウのオープ
ン／クローズにより任意のＩＤＥポートを選択的にアク
セス許可することのできるようにしたことを特徴とす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムに適用されるポート拡張方式及びポート拡張方法に
係り、特にポートアドレスのコンピュータ本体に拡張ユ
ニットを接続したシステム構成に於けるＩＤＥポート、
Ｉ／Ｏポート等のポート拡張、ＰＣＩバスのブリッジ接
続構成に於けるＩＤＥポート、Ｉ／Ｏポート等のポート
拡張等に適用して好適なポート拡張方式及びポート拡張
方法に関する。
【０００２】
【従来の技術】パーソナルコンピュータに於いて、従
来、コンピュータ本体が制御するＩ／Ｏデバイスは、シ
ステム内のＩ／Ｏアドレス空間（１０２４バイト）内に
Ｉ／Ｏポートとして割り当てられる。
【０００３】ここでは、このＩ／Ｏポート内に割り当て
られているＩＤＥポートの拡張について従来の技術を考
察する。ここで、ＩＤＥ（Integrated Drive Electroni
cs）と称されるポートは、パーソナルコンピュータ上に
ハードディスクドライブ（ＨＤＤ）等を接続させるため
のインタフェースに用いられる。
【０００４】パーソナルコンピュータは、そのシステム
制御に於いて、システム内のＩ／Ｏアドレス空間内に割
り当てられたＩＤＥポートにより、ハードディスクドラ
イブ等を制御する。
【０００５】ＩＤＥポートは、決められたＩ／Ｏアドレ
ス空間に、ポートがアサインされているが、システムは
このアサインされたポートから、接続されているデバイ
ス（ハードディスク等）に対してアクセスするので、１
つのＩＤＥポートは、ただ１つのデバイスしか制御でき
ないことになる。
【０００６】この際の従来のＩＤＥ方式を図７を参照し
て説明する。
【０００７】ＣＰＵ７１は、コンピュータシステム全体
の制御を司る。
【０００８】集積回路（ＣＨＩＰ１）７２は、ＣＰＵ７
１と内部バス（Ｉ−ＢＵＳ）７３とのブリッジとなるシ
ステムコントローラである。
【０００９】集積回路（ＣＨＩＰ２）７４は、Ｉ／Ｏの
コントロールを行ない、ＩＤＥポート（ＩＤＥ−Ｐｏｒ
ｔ）をアドレスデコードするコントローラである。
【００１０】デバイス（ＤＶ＃１）７５は、集積回路
（ＣＨＩＰ２）７４のＩＤＥポート（ＩＤＥ−Ｐｏｒ
ｔ）につながる、例えばハードディスクドライブ等のデ
バイスである。
【００１１】システムは、デバイス（ＤＶ＃１）７５を
アクセスする際、ＣＰＵ７１から集積回路（ＣＨＩＰ
１）７２を経由し、内部バス（Ｉ−ＢＵＳ）７３につな
がる集積回路（ＣＨＩＰ２）７４のＩＤＥポート（ＩＤ
Ｅ−Ｐｏｒｔ）をアクセスして、デバイス（ＤＶ＃１）
７５を制御する。
【００１２】つまり、システムには、同じＩ／Ｏアドレ
スでアサインされた、ＩＤＥポートは、２つとは存在し
ないことになる。この際、ＩＤＥポートが割れ付けられ
るＩ／Ｏアドレスは設計上及び互換性を保つ上で予め定
義されたアドレス空間上に置く必要があり、従って安易
に拡張ＩＤＥポートに固有のＩ／Ｏアドレスを割り付け
ることはできない。
【００１３】パーソナルコンピュータシステムに於いて
は、拡張性に対する要求が年々増している。
【００１４】特に、デスクステーション又はドッキング
ステーションと呼ばれる拡張システム（拡張ユニット）
と接続して使用されるノートタイプ、ブックタイプ等の
パーソナルコンピュータに於いては、機能拡張に伴いＩ
ＤＥ接続のデバイスを増設し複数接続したいという要求
があった。
【００１５】しかしながら、従来技術においては、上述
したように、同じＩ／Ｏアドレス空間にアサインされた
ＩＤＥポートが２つ以上（複数）存在したとき、システ
ムから見ると、ポートが衝突している（Ｉ／Ｏアドレス
空間がぶつかりあっている）ことになり、同じアドレス
空間にアサインされているＩＤＥポートは、全く制御す
ることができない。
【００１６】即ち同一Ｉ／Ｏアドレス空間にＩＤＥポー
トが複数存在しても、システムから正常にアクセスする
ことができず、それぞれのポートに異なるデバイスが付
いていたとしても正しく制御できない。
【００１７】
【発明が解決しようとする課題】上述したように従来で
は、同一Ｉ／Ｏアドレス空間にＩＤＥポートを複数割り
付けても、システムから正常にアクセスすることができ
ないという問題があり、ＩＤＥポートを拡張したいとい
う要求に応えることができなかった。
【００１８】本発明は上記実情に鑑みなされたもので、
同一Ｉ／Ｏアドレス空間にＩＤＥポートが複数存在して
も、システムから正常にアクセスすることが可能なポー
ト拡張方式及びポート拡張方法を提供することを目的と
する。
【００１９】
【課題を解決するための手段】本発明は、システム上に
同一Ｉ／Ｏアドレス空間のウィンドウが割り当てられた
複数のＩＤＥポートが存在するシステム構成であって、
前記各ＩＤＥポートをもつ装置各々に、前記同一Ｉ／Ｏ
アドレス空間のウィンドウをオープン／クローズする回
路を設け、ウィンドウのオープン／クローズにより任意
のＩＤＥポートを選択的にアクセス許可することのでき
るようにしたポート拡張方式を特徴とする。
【００２０】又、本発明は、システム上に同一Ｉ／Ｏア
ドレス空間のウィンドウが割り当てられた複数のＩ／Ｏ
ポートが存在するシステム構成であって、前記各Ｉ／Ｏ
ポートをもつ装置各々に、前記同一Ｉ／Ｏアドレス空間
のウィンドウをオープン／クローズする回路を設け、ウ
ィンドウをオープンした回路をもつ装置に対してのみＩ
／Ｏポートをアクセス許可するポート拡張方式を特徴と
する。
【００２１】又、本発明は、システム本体側と拡張基板
側とのそれぞれに同一Ｉ／Ｏアドレス空間で制御される
複数のＩＤＥポートが存在するシステム構成であって、
システム本体側と拡張基板側とにそれぞれ同一アドレス
で制御されるＩＤＥポートをもつ集積回路が少なくとも
１つ以上存在するとき、その集積回路の全てにＩ／Ｏア
ドレス空間のウィンドウをオープン／クローズする回路
を設けたポート拡張方式を特徴とする。
【００２２】又、本発明は、システム本体側と拡張基板
側とのそれぞれに同一Ｉ／Ｏアドレス空間で制御される
複数のＩ／Ｏポートが存在するシステム構成であって、
システム本体側と拡張基板側とにそれぞれ同一Ｉ／Ｏア
ドレスで制御されるＩ／Ｏポートをもつ集積回路が少な
くとも１つ以上存在するとき、集積回路の全てにＩ／Ｏ
アドレス空間のウィンドウをオープン／クローズする回
路を設けたポート拡張方式を特徴とする。
【００２３】又、本発明は、ＰＣＩバスを備えたコンピ
ュータ本体と、前記コンピュータ本体のＰＣＩバスに拡
張コネクタを介して接続される拡張ユニットとの各々に
同一Ｉ／Ｏアドレス空間のウィンドウが割り当てられた
少なくとも１つのＩＤＥポートを設け、少なくともコン
ピュータ本体のＩＤＥポートに接続される装置に前記Ｉ
／Ｏアドレス空間のウィンドウをオープン／クローズす
る回路を設けてなるポート拡張方式を特徴とする。
【００２４】又、本発明は、単一のシステム構成（機能
拡張ユニットを結合したシステム構成を含む）上に同一
Ｉ／Ｏアドレス空間のウィンドウを割り当てた複数のＩ
ＤＥポートを存在せしめ、これらＩＤＥポートに接続さ
れる機器に前記同一Ｉ／Ｏアドレス空間のウィンドウを
閉じることによりアクセス不可となる回路を介挿して、
使用したいアドレス空間に選択的にアクセスするポート
拡張方法を特徴とする。
【００２５】上記したような本発明のポート拡張機能を
備えることにより、同一Ｉ／Ｏアドレス空間にＩＤＥポ
ートが複数存在しても、システムから正常にアクセスす
ることができる。
【００２６】
【発明の実施の形態】以下図面を参照して本発明の実施
形態を説明する。
【００２７】図１は本発明の第１実施形態による要部の
構成を示すブロック図である。
【００２８】図１に於いて、１１はシステム全体の制御
を司るＣＰＵである。１２はＣＰＵ１１と内部バス（Ｉ
−ＢＵＳ）１３とのブリッジとなる、例えばシステムコ
ントローラの機能をもつ集積回路（ＣＨＩＰ１）であ
る。
【００２９】１３はブリッジを介して各種のデバイスが
接続される内部バス（Ｉ−ＢＵＳ）であり、ここでは、
共通のＩ／Ｏアドレス空間に存在する複数のＩＤＥポー
ト（ＩＤＥ−Ｐｏｒｔ）が、内部バス（Ｉ−ＢＵＳ）１
３(1) 上にそれぞれブリッジ（１４，１７）を介して設
けられる場合と、共通のＩ／Ｏアドレス空間に存在する
複数のＩＤＥポート（ＩＤＥ−Ｐｏｒｔ）が、内部バス
（Ｉ−ＢＵＳ）１３(1) と、このバス（Ｉ−ＢＵＳ）１
３(1) にブリッジを介して接続される外部バス（Ｅ−Ｂ
ＵＳ）１３(2) とに、それぞれブリッジ（１４，１７）
を介して設けられる場合とを想定して、バスを１３(1)
と１３(2) とに分けて示している。
【００３０】１４は内部バス（Ｉ−ＢＵＳ）１３とＩＤ
Ｅデバイスとのブリッジとなる、例えばＩ／Ｏのコント
ロール機能をもつ集積回路（ＣＨＩＰ２）であり、後述
する集積回路（ＣＨＩＰ３）１７と同じＩ／Ｏアドレス
空間に割り当てられたＩＤＥポート（ＩＤＥ−Ｐｏｒ
ｔ）のアドレスデコード機能をもつ。
【００３１】１５は集積回路（ＣＨＩＰ２）１４内に設
けられた、Ｉ／Ｏアドレス空間のウィンドウを制御する
回路（Ａ）であり、ここでは外部より与えられるウィン
ドウ制御信号（ＷＩＣ）をもとに上記ウィンドウをオー
プン／クローズ制御してＩＤＥポート（ＩＤＥ−Ｐｏｒ
ｔ）の使用を許可／禁止制御するもので、その内部の回
路構成については図２を参照して後述する。
【００３２】１６は集積回路（ＣＨＩＰ２）１４のＩＤ
Ｅポート（ＩＤＥ−Ｐｏｒｔ）に接続された、例えばハ
ードディスクドライブ（ＨＤＤ）等のデバイス（ＤＶ＃
１）である。
【００３３】１７は内部バス（Ｉ−ＢＵＳ）１３（又は
外部バス（Ｅ−ＢＵＳ）１３(2) ）とＩＤＥデバイスと
のブリッジとなる、例えばＩ／Ｏのコントロール機能を
もつ集積回路（ＣＨＩＰ３）であり、上記集積回路（Ｃ
ＨＩＰ２）１４と同じＩ／Ｏアドレス空間に割り当てら
れたＩＤＥポート（ＩＤＥ−Ｐｏｒｔ）のアドレスデコ
ード機能をもつ。
【００３４】１８は集積回路（ＣＨＩＰ３）１７内に設
けられた、Ｉ／Ｏアドレス空間のウィンドウを制御する
回路（Ｂ）であり、ここでは上記した回路（Ａ）１５と
同様に、外部より与えられるウィンドウ制御信号（ＷＩ
Ｃ）をもとに上記ウィンドウをオープン／クローズ制御
してＩＤＥポート（ＩＤＥ−Ｐｏｒｔ）の使用を許可／
禁止制御するもので、その内部の回路構成については図
２を参照して後述する。
【００３５】１９は集積回路（ＣＨＩＰ３）１７のＩＤ
Ｅポート（ＩＤＥ−Ｐｏｒｔ）に接続された、例えばハ
ードディスクドライブ（ＨＤＤ）等のデバイス（ＤＶ＃
２）である。
【００３６】図２は上記集積回路（ＣＨＩＰ２）１４内
に設けられた、Ｉ／Ｏアドレス空間のウィンドウを制御
する回路（Ａ）１５の内部構成要素を示すブロック図で
あり、集積回路（ＣＨＩＰ３）１７内に設けられた、Ｉ
／Ｏアドレス空間のウィンドウを制御する回路（Ｂ）１
８も同様の構成をなす。
【００３７】図２に於いて、２１はウィンドウをオープ
ン／クローズするＩ／Ｏアドレスオープン／クローズレ
ジスタ（Ｏ／Ｃ−Ｒｅｇ）であり、２２はこのＩ／Ｏア
ドレスオープン／クローズレジスタ（Ｏ／Ｃ−Ｒｅｇ）
２１によりオープン／クローズ（開／閉）制御されるア
ドレスゲート（Address GATE）である。
【００３８】Ｉ／Ｏアドレスオープン／クローズレジス
タ（Ｏ／Ｃ−Ｒｅｇ）２１は、ｄｒｋ初期設定時に与え
られるウィンドウ制御信号（ＷＩＣ）を保持して、その
保持内容に従い対応するＩＤＥポート（ＩＤＥ−Ｐｏｒ
ｔ）の使用を許可／禁止制御する。ここでは保持内容が
“１”であるとき、アドレスゲート（Address GATE）２
２をオープンして（開制御して）アドレスをスルーさ
せ、保持内容が“０”であるとき、アドレスゲート（Ad
dress GATE）２２をクローズして（閉制御して）アドレ
ス転送路を断つ。
【００３９】アドレスゲート（Address GATE）２２は、
集積回路（ＣＨＩＰ２）１４（又は集積回路（ＣＨＩＰ
３）１７）のアドレス転送路に介在されて、上記Ｉ／Ｏ
アドレスオープン／クローズレジスタ（Ｏ／Ｃ−Ｒｅ
ｇ）２１より“１”を受けるとアドレスをスルーさせ、
０”を受けるとアドレス転送路を断つ。
【００４０】このようにして、Ｉ／Ｏアドレス空間のウ
ィンドウのオープン／クローズを単純に行なうことが可
能になる。つまり、回路（Ａ）１５、もしくは回路
（Ｂ）１８のＩ／Ｏアドレスオープン／クローズレジス
タ（Ｏ／Ｃ−Ｒｅｇ）２１を制御することにより、ＩＤ
Ｅポート（ＩＤＥ−Ｐｏｒｔ）が存在するＩ／Ｏアドレ
ス空間にアクセス可能か否かを集積回路（ＣＨＩＰ２）
１４、集積回路（ＣＨＩＰ３）１７に知らせることがで
きる。
【００４１】ここで、デバイス（ＤＶ＃１）１６に対し
てアクセスするためには、システムが内部バス（Ｉ−Ｂ
ＵＳ）１３につながる集積回路（ＣＨＩＰ２）１４内の
回路（Ａ）１５のＩ／Ｏアドレスオープン／クローズレ
ジスタ（Ｏ／Ｃ−Ｒｅｇ）２１を制御する。即ち、この
場合は、上記Ｉ／Ｏアドレスオープン／クローズレジス
タ（Ｏ／Ｃ−Ｒｅｇ）２１に“１”をセットする。
【００４２】Ｉ／Ｏアドレスオープン／クローズレジス
タ（Ｏ／Ｃ−Ｒｅｇ）２１が“１”のとき、アドレスゲ
ート（Address GATE）２２がオープン（ゲート開）なの
で、アドレススルー状態となって、ＩＤＥアクセスが可
能となり、Ｉ／Ｏアドレス空間をオープンさせる。この
処理を行なうことで、集積回路（ＣＨＩＰ２）１４のＩ
ＤＥポート（ＩＤＥ−Ｐｏｒｔ）を制御することが可能
になる。
【００４３】この際、同じＩ／Ｏアドレス空間を使用す
る集積回路（ＣＨＩＰ３）１７が、内部バス（Ｉ−ＢＵ
Ｓ）又は外部バス（Ｅ−ＢＵＳ）１３(1) のいずれかに
接続されているとき、システムは予め集積回路（ＣＨＩ
Ｐ３）１７の回路（Ｂ）１８のＩ／Ｏアドレスオープン
／クローズレジスタ（Ｏ／Ｃ−Ｒｅｇ）２１を制御す
る。即ち、この場合は上記Ｉ／Ｏアドレスオープン／ク
ローズレジスタ（Ｏ／Ｃ−Ｒｅｇ）２１に“０”をセッ
トする。
【００４４】Ｉ／Ｏアドレスオープン／クローズレジス
タ（Ｏ／Ｃ−Ｒｅｇ）２１が“０”のときは、アドレス
ゲート（Address GATE）２２がクローズ（ゲート閉）で
あり、従ってアドレスは首絞め状態となり、ＩＤＥアク
セスは不可になる。このようにしてＩ／Ｏアドレス空間
をクローズさせる。
【００４５】この処理を行なうことで、システムは、デ
バイス（ＤＶ＃１）１６に対して正常アクセスを可能に
する。
【００４６】次に、内部バス（Ｉ−ＢＵＳ）１３(1) も
しくは外部バス（Ｅ−ＢＵＳ）１３(2) に接続される集
積回路（ＣＨＩＰ３）１７のデバイス（ＤＶ＃２）１９
をアクセスするためには、システムが集積回路（ＣＨＩ
Ｐ３）１７の回路（Ｂ）１８のＩ／Ｏアドレスオープン
／クローズレジスタ（Ｏ／Ｃ−Ｒｅｇ）２１を制御す
る。即ち、この際は上記回路（Ｂ）１８のＩ／Ｏアドレ
スオープン／クローズレジスタ（Ｏ／Ｃ−Ｒｅｇ）２１
に“１”をセットする。
【００４７】回路（Ｂ）１８のＩ／Ｏアドレスオープン
／クローズレジスタ（Ｏ／Ｃ−Ｒｅｇ）２１が“１”の
とき、アドレスゲート（Address GATE）２２がオープン
（ゲート開）なので、アドレスはスルー状態となって、
ＩＤＥアクセスが可能となり、Ｉ／Ｏアドレス空間をオ
ープンさせる。この処理を行なうことで、集積回路（Ｃ
ＨＩＰ３）１７のＩＤＥポート（ＩＤＥ−Ｐｏｒｔ）を
制御することが可能になる。
【００４８】このとき、同じＩ／Ｏアドレス空間を使用
する集積回路（ＣＨＩＰ２）１４が内部バス（Ｉ−ＢＵ
Ｓ）１３(1) 上に存在するとき、システムは、予め集積
回路（ＣＨＩＰ２）１４の回路（Ａ）１５のＩ／Ｏアド
レスオープン／クローズレジスタ（Ｏ／Ｃ−Ｒｅｇ）２
１を制御する。
【００４９】即ち、この際は、回路（Ａ）１５のＩ／Ｏ
アドレスオープン／クローズレジスタ（Ｏ／Ｃ−Ｒｅ
ｇ）２１に“０”をセットする。
【００５０】回路（Ａ）１５のＩ／Ｏアドレスオープン
／クローズレジスタ（Ｏ／Ｃ−Ｒｅｇ）２１が“０”の
とき、アドレスゲート（Address GATE）２２がクローズ
（ゲート閉）なので、アドレスは首絞めの状態となり、
ＩＤＥアクセス不可になる。これによりＩ／Ｏアドレス
空間をクローズさせる。
【００５１】この処理を行なうことで、システムは、集
積回路（ＣＨＩＰ２）１４に対して正常アクセスを可能
にする。
【００５２】このような機能を設けることにより、同じ
Ｉ／Ｏアドレス空間に割り当てられたＩＤＥポートが複
数存在しても、システムは１つのＩＤＥポートのみにア
クセスすることが可能になる。これによりＩＤＥポート
が複数存在したときに、任意に使用したいＩＤＥポート
のみを使うことができる。
【００５３】またソフトウェアの面でも、同じＩ／Ｏア
ドレス空間に対してのアクセスの制御のみとなるので大
幅な変更を必要とせず、回路（Ａ）１５、回路（Ｂ）１
８の制御のみの追加となるだけである。
【００５４】次に図３及び図４を参照して本発明の第２
実施形態を説明する。
【００５５】前述した第１実施形態では、集積回路（Ｃ
ＨＩＰ２）１４、及び集積回路（ＣＨＩＰ３）１７のＩ
／Ｏアドレス空間にウィンドウを設け、このウィンドウ
のオープン／クローズにより、使用したいＩ／Ｏアドレ
ス空間にアクセスする手段を説明したが、ここではＩＤ
ＥポートのＩ／Ｏアドレス空間ウィンドウのオープン／
クローズを行なう回路をホストブリッジに設けた構成と
している。
【００５６】即ち、この実施形態に於いては、図３に示
すように、ホストブリッジとなる集積回路（ＣＨＩＰ
１）３２内に、Ｉ／Ｏアドレス空間ウィンドウのオープ
ン／クローズを行なう回路（Ｃ）３０を設ける。
【００５７】集積回路（ＣＨＩＰ１）３２内の回路
（Ｃ）３０は、内部バス（Ｉ−ＢＵＳ）３３(1) 又は外
部バス（Ｅ−ＢＵＳ）３３(2) に接続される集積回路
（ＣＨＩＰ２）３４、及び集積回路（ＣＨＩＰ３）１７
のうち、いずれの集積回路のＩ／Ｏアドレス空間にある
ＩＤＥポート（ＩＤＥ−Ｐｏｒｔ）をアクセスするかを
制御する回路を具備する。
【００５８】即ち、システムは、内部バス（Ｉ−ＢＵ
Ｓ）３３(1) 又は外部バス（Ｅ−ＢＵＳ）３３(2) 上に
つながる集積回路（ＣＨＩＰ２）３４、及び集積回路
（ＣＨＩＰ３）１７のうち、いずれのＩ／Ｏアドレス空
間にアクセスを行なうかを、集積回路（ＣＨＩＰ１）３
２内の回路（Ｃ）３０を制御して決定することになる。
【００５９】また、内部バス（Ｉ−ＢＵＳ）３３(1) 及
び外部バス（Ｅ−ＢＵＳ）３３(2)上にＩＤＥポートセ
レクト専用の信号線３０ａ，３０ｂを設け、ＩＤＥポー
ト（ＩＤＥ−Ｐｏｒｔ）をもつ集積回路（ＣＨＩＰ２）
１４、及び集積回路（ＣＨＩＰ３）１７には、この信号
線３０ａ，３０ｂの信号ＳＡ，ＳＢを受ける回路（Ｄ）
３５，３８を設ける。この回路（Ｄ）３５，３８は、そ
れぞれ上記第１実施形態に於ける回路（Ａ）１５，回路
（Ｂ）１８と同様のアドレスゲート機能をもつ。
【００６０】上記回路（Ｃ）３０、及び回路（Ｄ）３
５，３８の内部構成要素を図４に示す。ここでは回路
（Ｃ）３０内に、回路（Ｄ）３５，３８の各Ｉ／Ｏアド
レスオープン／クローズレジスタ（Ｏ／Ｃ−Ｒｅｇ）４
１ａ，４１ｂをもつ。
【００６１】ここで、内部バス（Ｉ−ＢＵＳ）３３(1)
上につながる集積回路（ＣＨＩＰ２）３４のＩＤＥポー
ト（ＩＤＥ−Ｐｏｒｔ）に接続されたデバイス（ＤＶ＃
１）３６に対してアクセスするためには、システムが集
積回路（ＣＨＩＰ１）３２内に設けた回路（Ｃ）のＩ／
Ｏアドレスオープン／クローズレジスタ（Ｏ／Ｃ−Ｒｅ
ｇ）４１ａを“１”に設定制御し、内部バス（Ｉ−ＢＵ
Ｓ）３３(1) 上につながる集積回路（ＣＨＩＰ２）３４
に対して信号（ＳＡ）を送り、集積回路（ＣＨＩＰ２）
３４内の回路（Ｄ）３５でゲートしているアドレスを応
答させる。
【００６２】システムは、この制御が完了した後、集積
回路（ＣＨＩＰ２）３４のＩＤＥポート（ＩＤＥ−Ｐｏ
ｒｔ）のアクセスが可能になり、デバイス（ＤＶ＃１）
３６に対して制御することができる。
【００６３】このとき、同じＩ／Ｏアドレス空間を使用
する集積回路（ＣＨＩＰ３）３７が内部バス（Ｉ−ＢＵ
Ｓ）３３(1) 又は外部バス（Ｅ−ＢＵＳ）３３(2) に接
続されていたとしても、集積回路（ＣＨＩＰ１）３２か
らの制御信号（ＳＢ）がゲート解除（アクセス可能論
理）でないため、集積回路（ＣＨＩＰ３）３７につなが
るデバイス（ＤＶ＃２）３９はアクセスすることができ
ない。
【００６４】次に、内部又は外部バス（Ｉ−ＢＵＳ or
Ｅ−ＢＵＳ）３３(2) 上につながる集積回路（ＣＨＩＰ
３）３７のＩＤＥポート（ＩＤＥ−Ｐｏｒｔ）に接続さ
れたデバイス（ＤＶ＃２）３９に対してアクセスするた
めには、システムが集積回路（ＣＨＩＰ１）３２内に設
けた回路（Ｃ）３０のＩ／Ｏアドレスオープン／クロー
ズレジスタ（Ｏ／Ｃ−Ｒｅｇ）４１ｂに“１”を設定制
御し、内部バス上につながるＣＨＩＰ３に対して信号
（符号Ｂ）を送り、集積回路（ＣＨＩＰ３）３７内の回
路（Ｄ）３８でゲートしているアドレスを応答させる。
【００６５】システムは、この制御が完了した後、集積
回路（ＣＨＩＰ３）３７のＩＤＥポートアクセスが可能
になり、デバイス（ＤＶ＃２）３９に対して制御するこ
とができる。
【００６６】このとき、同じＩ／Ｏアドレス空間を使用
する集積回路（ＣＨＩＰ２）３４が内部バス（Ｉ−ＢＵ
Ｓ）３３(1) 又は外部バス（Ｅ−ＢＵＳ）３３(2) に接
続されているとしても、集積回路（ＣＨＩＰ１）３２か
らの制御信号（ＳＡ）がゲート解除（アクセス可能論
理）でないため、集積回路（ＣＨＩＰ２）３４につなが
るデバイス（ＤＶ＃１）３６をアクセスすることができ
ない。
【００６７】このような処理を行なうことで、システム
は、デバイス（ＤＶ＃２）３９に対して正常なアクセス
を可能にする。
【００６８】この機能を設けることにより、同じＩ／Ｏ
アドレス空間に割り当てられたＩＤＥポートが複数存在
しても、システムは１つのＩＤＥポートのみにアクセス
することが可能になる。従ってＩＤＥポートが複数存在
したときに、任意に使用したいＩＤＥポートのみを使う
ことができる。
【００６９】またソフトウェアの面でも、同じＩ／Ｏア
ドレス空間に対してのアクセスの制御のみとなるので、
大幅な変更を必要とせず、簡単な構成の回路（Ｃ）、
（Ｄ）の制御のみの追加となるだけである。
【００７０】上記した実施形態によれば、同じＩ／Ｏア
ドレス空間に割り当てられたＩＤＥポートが複数存在し
たとき、任意に使用したいＩＤＥポートのみを使うこと
ができることから、同じＩ／Ｏアドレス空間内にある全
てのＩ／Ｏポートに対しても同様な制御が可能になる。
つまり、ハードウェア的にも各デバイスに接続されたＩ
／Ｏデバイスを自由に制御することが可能になる。また
ソフトウェアの面でも、同じＩ／Ｏアドレス空間に対し
てのアクセスの制御のみとなるので大幅な変更を必要と
しないメリットがある。
【００７１】次に、図５及び図６を参照して本発明の第
３実施形態を説明する。
【００７２】この第３実施形態は、ＰＣＩバスを介して
デスクステーション又はドッキングステーションと呼ば
れる拡張システム（拡張ユニット）が接続可能なコンピ
ュータシステムに本発明を適用した例を示している。
【００７３】この第３実施形態では、図６に示すよう
に、同じＩ／Ｏアドレス空間に割り当てられたＩＤＥポ
ートが複数存在した際に、ＰＣＩ仕様によるポジティブ
デコード／サブトラクトデコード機能により、いずれか
１つのＩＤＥポートを除いて、他の各ＩＤＥポートウィ
ンドウをクローズすることで、任意の１つのＩＤＥポー
トのみをアクセス可能にした構成を例に示している。
【００７４】図５に於いて、５１はシステム全体の制御
を司るＣＰＵである。５２はＣＰＵ５１と内部のＰＣＩ
バス（ＰＣＩ−ＢＵＳ）５３とのブリッジとなる、例え
ばシステムコントローラの機能をもつホストブリッジ
（ＨＯＳＴ−Ｂｒｉｄｇｅ）である。
【００７５】５３はブリッジを介して各種のデバイスが
接続される内部のＰＣＩバス（ＰＣＩ−ＢＵＳ）であ
り、ここでは拡張コネクタ６０を介して拡張ユニット
（ＤＳ）６１とバス接続される。
【００７６】このコンピュータ内部のＰＣＩバス（ＰＣ
Ｉ−ＢＵＳ）５３は、拡張コネクタ６０に拡張ユニット
（ＤＳ）６１が接続されたとき、拡張ユニット（ＤＳ）
６１内に設けたＰＣＩ−ＰＣＩブリッジ６２を境界にプ
ライマリ側のＰＣＩバスとなる。この際は、後述する拡
張ユニット（ＤＳ）６１内のＰＣＩバス（ＰＣＩ−ＢＵ
Ｓ）６３がセカンダリ側のＰＣＩバスとなる。
【００７７】５４は内部のＰＣＩバス（ＰＣＩ−ＢＵ
Ｓ）５３とＩＤＥデバイスとのブリッジとなる、例えば
Ｉ／Ｏのコントロール機能をもつＰＣＩデバイス（ＰＣ
Ｉ−Ｄｅｖｉｃｅ）であり、後述する拡張ユニット（Ｄ
Ｓ）６１内のＰＣＩデバイス（ＰＣＩ−Ｄｅｖｉｃｅ）
６４と同じＩ／Ｏアドレス空間に割り当てられたＩＤＥ
ポート（ＩＤＥ−Ｐｏｒｔ）のアドレスデコード機能を
もつ。このＰＣＩデバイス（ＰＣＩ−Ｄｅｖｉｃｅ）５
４には、上述した第１実施形態と同様に、内部にＩ／Ｏ
アドレス空間ウィンドウのオープン／クローズを行なう
機能部をもつ。
【００７８】５５はＰＣＩデバイス（ＰＣＩ−Ｄｅｖｉ
ｃｅ）５４のＩＤＥポート（ＩＤＥ−Ｐｏｒｔ）に接続
された、例えばハードディスクドライブ（ＨＤＤ）等の
デバイス（ＩＤＥ）である。
【００７９】６１は拡張コネクタ６０を介してコンピュ
ータ本体に接続される拡張ユニット（ＤＳ）であり、コ
ンピュータ本体の機能を拡張するための各種のカードス
ロット、機器接続コネクタ等をもつ。
【００８０】６２乃至６５はそれぞれ拡張ユニット（Ｄ
Ｓ）６１の構成要素をなすもので、６２はコンピュータ
内部のＰＣＩバス（ＰＣＩ−ＢＵＳ）５３と拡張ユニッ
ト（ＤＳ）６１内のＰＣＩバス（ＰＣＩ−ＢＵＳ）６３
とをブリッジするＰＣＩ−ＰＣＩブリッジであり、ここ
ではドッキングブリッジ（Ｄｏｃｋｉｎｇ−Ｂｒｉｄｇ
ｅ）と呼んでいる。
【００８１】６３は拡張ユニット（ＤＳ）６１内のＰＣ
Ｉバス（ＰＣＩ−ＢＵＳ）であり、ここでは上記ＰＣＩ
デバイス（ＰＣＩ−Ｄｅｖｉｃｅ）５４と同じＩ／Ｏア
ドレス空間に割り当てられたＩＤＥポート（ＩＤＥ−Ｐ
ｏｒｔ）をもつＰＣＩデバイス（ＰＣＩ−Ｄｅｖｉｃ
ｅ）６４が接続される。
【００８２】この拡張ユニット（ＤＳ）６１内のＰＣＩ
バス（ＰＣＩ−ＢＵＳ）は、拡張ユニット（ＤＳ）６１
がコンピュータ本体の拡張コネクタ６０に接続されたと
き、ＰＣＩ−ＰＣＩブリッジ６２を境界にセカンダリ側
のＰＣＩバスとなる。この際は、コンピュータ本体内の
ＰＣＩバス（ＰＣＩ−ＢＵＳ）５３がプライマリ側のＰ
ＣＩバスとなる。
【００８３】６４は拡張ユニット（ＤＳ）６１内のＰＣ
Ｉバス（ＰＣＩ−ＢＵＳ）６３と拡張ユニット（ＤＳ）
６１に接続されるＩＤＥデバイスとのブリッジとなる、
例えばＩ／Ｏのコントロール機能をもつＰＣＩデバイス
（ＰＣＩ−Ｄｅｖｉｃｅ）であり、上記したコンピュー
タ本体内のＰＣＩデバイス（ＰＣＩ−Ｄｅｖｉｃｅ）５
４と同じＩ／Ｏアドレス空間に割り当てられたＩＤＥポ
ート（ＩＤＥ−Ｐｏｒｔ）のアドレスデコード機能をも
つ。このＰＣＩデバイス（ＰＣＩ−Ｄｅｖｉｃｅ）６４
には、コンピュータ本体内のＰＣＩデバイス（ＰＣＩ−
Ｄｅｖｉｃｅ）５４と同様に、内部にＩ／Ｏアドレス空
間ウィンドウのオープン／クローズを行なう機能部をも
つ。
【００８４】６５はＰＣＩデバイス（ＰＣＩ−Ｄｅｖｉ
ｃｅ）６４のＩＤＥポート（ＩＤＥ−Ｐｏｒｔ）に接続
された、例えばハードディスクドライブ（ＨＤＤ）等の
デバイス（ＩＤＥ）である。
【００８５】この第３実施形態に於いて、システムがデ
バイス（ＩＤＥ）５５に対してアクセスする際は、シス
テムがホストブリッジ（ＨＯＳＴ−Ｂｒｉｄｇｅ）５２
を介して内部のＰＣＩバス（ＰＣＩ−ＢＵＳ）５３上に
通常のＩＤＥアクセスのためのＩ／Ｏアドレスを発行す
ることで、ＰＣＩデバイス（ＰＣＩ−Ｄｅｖｉｃｅ）５
４のＩＤＥポート（ＩＤＥ−Ｐｏｒｔ）を制御すること
が可能になる。
【００８６】即ち、この際は、ＰＣＩのポジティブデコ
ード機能により、コンピュータ本体内のＰＣＩデバイス
（ＰＣＩ−Ｄｅｖｉｃｅ）５４がもつＩＤＥポート（Ｉ
ＤＥ−Ｐｏｒｔ）を制御することができる。
【００８７】この際は、ＩＤＥポートウィンドウをクロ
ーズする処理が一切介在しない。
【００８８】次に、システムがデバイス（ＩＤＥ）６５
に対してアクセスする際は、システムがＰＣＩデバイス
（ＰＣＩ−Ｄｅｖｉｃｅ）５４のＩＤＥポートウィンド
ウをクローズする制御を行なう。
【００８９】これにより、内部のＰＣＩバス（ＰＣＩ−
ＢＵＳ）５３上に見掛け上、ＰＣＩデバイス（ＰＣＩ−
Ｄｅｖｉｃｅ）５４が存在しなくなり、ＰＣＩのサブト
ラクトデコード機能により、システムより発行されたＩ
ＤＥポートアクセスのためのＩ／Ｏアドレスがドッキン
グブリッジ（Ｄｏｃｋｉｎｇ−Ｂｒｉｄｇｅ）６２、及
びＰＣＩバス（ＰＣＩ−ＢＵＳ）６３を介してＰＣＩデ
バイス（ＰＣＩ−Ｄｅｖｉｃｅ）６４に受け付けられ、
拡張ユニット（ＤＳ）６１内のデバイス（ＩＤＥ）６５
に対して制御が可能となり、デバイス（ＩＤＥ）６５を
正常にアクセスできる。
【００９０】図５に於いては、コンピュータ内部のＰＣ
Ｉバス（ＰＣＩ−ＢＵＳ）５３と、拡張ユニット（Ｄ
Ｓ）６１内のＰＣＩバス（ＰＣＩ−ＢＵＳ）６３とに、
それぞれ各１つのＩＤＥポート（ＩＤＥ−Ｐｏｒｔ）を
もつ構成を例示したが、それ以上のＩＤＥポート（ＩＤ
Ｅ−Ｐｏｒｔ）をもつ構成に於いても上記同様のＩＤＥ
ポートアクセスが可能である。
【００９１】この際は、図６に示すように、ＰＣＩのコ
ンフィグレーション空間上で、各Ｉ／Ｏアドレス空間上
のＩＤＥポートウィンドウのオープン／クローズを定義
し、アクセスしたい任意の１つのＩＤＥポートを除い
て、各ＩＤＥポートウィンドウをクローズすればよい。
【００９２】このような機能を設けることにより、同じ
Ｉ／Ｏアドレス空間に割り当てられたＩＤＥポートが複
数存在しても、システムは１つのＩＤＥポートのみにア
クセスすることが可能になる。これによりＩＤＥポート
が複数存在したときに、任意に使用したいＩＤＥポート
のみを使うことができる。
【００９３】またソフトウェアの面でも、同じＩ／Ｏア
ドレス空間に対してのアクセスの制御のみとなるので大
幅な変更を必要とせず、ＩＤＥポートウィンドウをオー
プン／クローズする回路のみの追加となるだけである。
【００９４】又、上記した第３実施形態のように、ＰＣ
Ｉ−ＰＣＩブリッジ（ドッキングブリッジ）６２でプラ
イマリ側バスとセカンダリ側バスとに区分されたＰＣＩ
バス５３，６３の双方に、同じＩ／Ｏアドレス空間のウ
ィンドウを割り当てたＩＤＥポート（ＩＤＥ−Ｐｏｒ
ｔ）を置くことによって、プライマリ側バスに設けられ
るＩＤＥポートのウィンドウをオープン／クローズして
も、それに拘らず、セカンダリ側バスに設けられるＩＤ
Ｅポートのウィンドウを常にオープンにしておくことが
できるので、ＰＣＩ仕様によるサブトラクトデコード機
能を使った簡単な構成によりＩＤＥポート（ＩＤＥ−Ｐ
ｏｒｔ）を拡張できる。
【００９５】尚、上記した実施形態に於いては、ＩＤＥ
ポートを対象にポート拡張機能を説明したが、ＩＤＥポ
ート以外のＩ／Ｏポートの拡張に対しても本発明を適用
できる。又、システム構成も、例えば実施形態よりブリ
ッジの多いバス構造等、他のシステム構造に於いても本
発明を適用できる。
【００９６】
【発明の効果】以上詳記したように本発明によれば、同
一Ｉ／Ｏアドレス空間にＩＤＥポートが複数存在して
も、システムから正常にアクセスすることが可能なポー
ト拡張方式及びポート拡張方法が提供できる。
【００９７】即ち、本発明のポート拡張方式によれば、
システム上に同一Ｉ／Ｏアドレス空間のウィンドウが割
り当てられた複数のＩＤＥポートが存在するシステム構
成であって、前記各ＩＤＥポートをもつ複数の装置それ
ぞれに、前記同一Ｉ／Ｏアドレス空間のウィンドウをオ
ープン／クローズする回路を設け、ウィンドウのオープ
ン／クローズにより任意のＩＤＥポートを選択的にアク
セス許可することができる構成としたことにより、シス
テム内に同じアドレス空間で制御されるＩＤＥポートが
複数存在してもシステムからＩ／Ｏアドレス空間ウィン
ドウに対する制御のみでアクセスできる。
【００９８】又、本発明のポート拡張方式によれば、シ
ステム上に同一Ｉ／Ｏアドレス空間のウィンドウが割り
当てられた複数のＩ／Ｏポートが存在するシステム構成
であって、前記各Ｉ／Ｏポートをもつ複数の装置それぞ
れに、前記同一Ｉ／Ｏアドレス空間のウィンドウをオー
プン／クローズする回路を設け、ウィンドウをオープン
した回路をもつ装置に対してのみＩ／Ｏポートをアクセ
ス許可する構成としたことにより、システム内に同じア
ドレス空間で制御されるＩ／Ｏポートが複数存在しても
システムからＩ／Ｏアドレス空間ウィンドウに対する制
御のみで、アクセスできることになる。
【００９９】又、本発明のポート拡張方式によれば、シ
ステム本体側と拡張基板側とのそれぞれに同一Ｉ／Ｏア
ドレス空間で制御される複数のＩＤＥポートが存在する
システム構成であって、システム本体側と拡張基板側と
にそれぞれ同一アドレスで制御されるＩＤＥポートをも
つ集積回路が少なくとも１つ以上存在するとき、その集
積回路の全てにＩ／Ｏアドレス空間のウィンドウをオー
プン／クローズする回路を設けたことにより、システム
と拡張基板上に同じアドレス空間で制御されるＩＤＥポ
ートが複数存在してもシステムからのＩ／Ｏアドレス空
間ウィンドウに対する制御のみで各ＩＤＥポートを正常
にアクセスできる。
【０１００】又、本発明のポート拡張方式によれば、シ
ステム本体側と拡張基板側とのそれぞれに同一Ｉ／Ｏア
ドレス空間で制御される複数のＩ／Ｏポートが存在する
システム構成であって、システム本体側と拡張基板側と
にそれぞれ同一Ｉ／Ｏアドレスで制御されるＩ／Ｏポー
トをもつ集積回路が少なくとも１つ以上存在するとき、
集積回路の全てにＩ／Ｏアドレス空間のウィンドウをオ
ープン／クローズする回路を設けたことにより、システ
ムと拡張基板上に同じＩ／Ｏアドレス空間で制御される
Ｉ／Ｏポートが複数存在してもシステムからＩ／Ｏアド
レス空間ウィンドウに対する制御のみで各ＩＤＥポート
を正常にアクセスできる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による要部の構成を示す
ブロック図。
【図２】図１に示す集積回路（ＣＨＩＰ２）１４内に設
けられた、Ｉ／Ｏアドレス空間のウィンドウを制御する
回路（Ａ）１５の内部構成要素を示すブロック図。
【図３】本発明の第２実施形態による要部の構成を示す
ブロック図。
【図４】図３に示す回路（Ｃ）３０、及び回路（Ｄ）３
５，３８の内部構成要素を示すブロック図。
【図５】本発明の第３実施形態による要部の構成を示す
ブロック図。
【図６】本発明の第３実施形態の動作説明図。
【図７】従来のＩＤＥポートをもつシステムの構成を示
すブロック図。
【符号の説明】
１１…システム全体の制御を司るＣＰＵ、 １２…システムコントローラの機能をもつ集積回路（Ｃ
ＨＩＰ１）、 １３…内部バス（Ｉ−ＢＵＳ）、 １４…Ｉ／Ｏのコントロール機能をもつ集積回路（ＣＨ
ＩＰ２）、 １５…Ｉ／Ｏアドレス空間のウィンドウを制御する回路
（Ａ）、 １６…ＩＤＥポートに接続されたデバイス（ＤＶ＃
１）、 １７…Ｉ／Ｏのコントロール機能をもつ集積回路（ＣＨ
ＩＰ３）、 １８…Ｉ／Ｏアドレス空間のウィンドウを制御する回路
（Ｂ）、 １９…ＩＤＥポートに接続されたデバイス（ＤＶ＃
２）、 ２１…Ｉ／Ｏアドレスオープン／クローズレジスタ（Ｏ
／Ｃ−Ｒｅｇ）、 ２２…アドレスゲート（Address GATE）、 ３０…Ｉ／Ｏアドレス空間のウィンドウを制御する回路
（Ｃ） ３１…システム全体の制御を司るＣＰＵ、 ３２…ホストブリッジとなる集積回路（ＣＨＩＰ１）、 ３３…内部バス（Ｉ−ＢＵＳ） ３４…ＩＤＥポートをもつ集積回路（ＣＨＩＰ２）、 ３５…信号ＳＡを受ける回路（Ｄ）、 ３６…ＩＤＥポートに接続されたデバイス（ＤＶ＃
１）、 ３７…ＩＤＥポートをもつ集積回路（ＣＨＩＰ３）、 ３８…信号ＳＢを受ける回路（Ｄ）、 ４１ａ…Ｉ／Ｏアドレスオープン／クローズレジスタ
（Ｏ／Ｃ−Ｒｅｇ）、 ４１ｂ…Ｉ／Ｏアドレスオープン／クローズレジスタ
（Ｏ／Ｃ−Ｒｅｇ）、 ４２…アドレスゲート（Address GATE）、 ４３…アドレスゲート（Address GATE）、 ５１…システム全体の制御を司るＣＰＵ、 ５２…ホストブリッジ（ＨＯＳＴ−Ｂｒｉｄｇｅ）、 ５３…内部のＰＣＩバス（ＰＣＩ−ＢＵＳ）、 ５４…ＰＣＩデバイス（ＰＣＩ−Ｄｅｖｉｃｅ）、 ５５…ＩＤＥポートに接続されたデバイス（ＩＤＥ）、 ６１…拡張ユニット（ＤＳ）、 ６２…内部のＰＣＩ−ＰＣＩブリッジ、 ６３…拡張ユニット（ＤＳ）６１内のＰＣＩバス（ＰＣ
Ｉ−ＢＵＳ）、 ６４…ＰＣＩデバイス（ＰＣＩ−Ｄｅｖｉｃｅ）、 ６５…ＩＤＥポートに接続されたデバイス（ＩＤＥ）。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 システム上に同一Ｉ／Ｏアドレス空間の
    ウィンドウが割り当てられた複数のＩＤＥポートが存在
    するシステム構成であって、 前記各ＩＤＥポートをもつ装置各々に、前記同一Ｉ／Ｏ
    アドレス空間のウィンドウをオープン／クローズする回
    路を設け、 ウィンドウをオープンした回路をもつ装置のＩＤＥポー
    トをアクセス許可することを特徴とするポート拡張方
    式。
  2. 【請求項２】 システム上に同一Ｉ／Ｏアドレス空間の
    ウィンドウが割り当てられた複数のＩ／Ｏポートが存在
    するシステム構成であって、 前記各Ｉ／Ｏポートをもつ装置各々に、前記同一Ｉ／Ｏ
    アドレス空間のウィンドウをオープン／クローズする回
    路を設け、 ウィンドウをオープンした回路をもつ装置のＩ／Ｏポー
    トをアクセス許可することを特徴とするポート拡張方
    式。
  3. 【請求項３】 システム本体側と拡張基板側とのそれぞ
    れに同一Ｉ／Ｏアドレス空間で制御される複数のＩＤＥ
    ポートが存在するシステム構成であって、 システム本体側と拡張基板側とにそれぞれ同一アドレス
    で制御されるＩＤＥポートをもつ集積回路が少なくとも
    １つ以上存在するとき、その集積回路の全てにＩ／Ｏア
    ドレス空間のウィンドウをオープン／クローズする回路
    を設けたことを特徴とするポート拡張方式。
  4. 【請求項４】 システム本体側と拡張基板側とのそれぞ
    れに同一Ｉ／Ｏアドレス空間で制御される複数のＩ／Ｏ
    ポートが存在するシステム構成であって、 システム本体側と拡張基板側とにそれぞれ同一Ｉ／Ｏア
    ドレスで制御されるＩ／Ｏポートをもつ集積回路が少な
    くとも１つ以上存在するとき、集積回路の全てにＩ／Ｏ
    アドレス空間のウィンドウをオープン／クローズする回
    路を設けたことを特徴とするポート拡張方式。
  5. 【請求項５】 ＰＣＩバスを備えたコンピュータ本体
    と、前記コンピュータ本体のＰＣＩバスに拡張コネクタ
    を介して接続される拡張ユニットとの各々に同一Ｉ／Ｏ
    アドレス空間のウィンドウが割り当てられた少なくとも
    １つのＩＤＥポートを設け、少なくともコンピュータ本
    体のＩＤＥポートに接続される装置に前記Ｉ／Ｏアドレ
    ス空間のウィンドウをオープン／クローズする回路を設
    けてなることを特徴とするポート拡張方式。
  6. 【請求項６】 バス間ブリッジの介挿により形成される
    プライマリ側バスとセカンダリ側バスの双方に、同じＩ
    ／Ｏアドレス空間のウィンドウを割り当てたＩＤＥポー
    トを設けて、プライマリ側バスに設けられるＩＤＥポー
    トウィンドウのオープン／クローズに拘らず、セカンダ
    リ側バスに設けられるＩＤＥポートウィンドウを常にオ
    ープンにしておくことを特徴とするポート拡張方式。
  7. 【請求項７】 単一のシステム構成上に同一Ｉ／Ｏアド
    レス空間のウィンドウを割り当てた複数のＩＤＥポート
    を存在せしめ、これらＩＤＥポートに接続される機器に
    前記同一Ｉ／Ｏアドレス空間のウィンドウを閉じること
    によりアクセス不可となる回路を介挿して、使用したい
    アドレス空間に選択的にアクセスすることを特徴とする
    ポート拡張方法。
  8. 【請求項８】 ＰＣＩ−ＰＣＩブリッジでプライマリ側
    バスとセカンダリ側バスとに分けられたＰＣＩバスの双
    方に、同じＩ／Ｏアドレス空間のウィンドウを割り当て
    たＩＤＥポートを置き、プライマリ側バスに設けられる
    ＩＤＥポートのウィンドウのオープン／クローズに拘ら
    ず、セカンダリ側バスに設けられるＩＤＥポートのウィ
    ンドウを常にオープンにしておくことを特徴とするポー
    ト拡張方法。
  9. 【請求項９】 単一のシステム構成には、機能拡張ユニ
    ットを結合したシステム構成が含まれる請求項７又は８
    記載のポート拡張方法。
  10. 【請求項１０】 ＰＣＩバス上に同一Ｉ／Ｏアドレス空
    間のウィンドウを割り当てた複数のＩＤＥポートが存在
    するとき、コンフィグレーション空間上で１つのＩＤＥ
    ポートをアクセス可能に設定する請求項７又は８又は９
    記載のポート拡張方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040093890A (ko) * 2003-04-30 2004-11-09 이태희 포트 확장 장치
WO2005038658A1 (ja) * 2003-10-16 2005-04-28 Seiko Instruments Inc. インストール診断装置、インストール診断方法、インストール診断プログラム
WO2014192160A1 (ja) * 2013-05-31 2014-12-04 株式会社東芝 機能制御装置、及び機能追加装置

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JPWO2014192160A1 (ja) * 2013-05-31 2017-02-23 株式会社東芝 機能制御装置、及び機能追加装置

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