JPH09237261A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH09237261A JPH09237261A JP8043677A JP4367796A JPH09237261A JP H09237261 A JPH09237261 A JP H09237261A JP 8043677 A JP8043677 A JP 8043677A JP 4367796 A JP4367796 A JP 4367796A JP H09237261 A JPH09237261 A JP H09237261A
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- oscillation
- clock
- microcomputer
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Abstract
(57)【要約】
【課題】 通常モード時は低い発振クロックで動作し、
テストモード時は高い外部クロックで動作可能なマイク
ロコンピュータを提供する。 【解決手段】 マイクロコンピュータのテストモード
時、ＰＬＬ回路の動作を無視でき、外部テスト装置が発
生する外部クロック（例えばＭＨｚ単位）をそのままシ
ステムクロックとでき、前記マイクロコンピュータを確
実に機能チェックできる。
テストモード時は高い外部クロックで動作可能なマイク
ロコンピュータを提供する。 【解決手段】 マイクロコンピュータのテストモード
時、ＰＬＬ回路の動作を無視でき、外部テスト装置が発
生する外部クロック（例えばＭＨｚ単位）をそのままシ
ステムクロックとでき、前記マイクロコンピュータを確
実に機能チェックできる。
Description
【０００１】
【発明の属する技術分野】本発明は、外部のテスト装置
を用いてテスト動作を行うのに好適な、マイクロコンピ
ュータに関する。
を用いてテスト動作を行うのに好適な、マイクロコンピ
ュータに関する。
【０００２】
【従来の技術】一般に、マイクロコンピュータ等の半導
体製品を製造した時点では、前記半導体製品が全て正常
に機能するか否かは保証できない。そこで、外部のテス
ト装置と前記半導体製品とを接続し、前記テスト装置か
ら前記半導体製品にテスト実行の為の信号を印加した
後、前記半導体製品から前記テスト装置に前記信号に基
づくテスト結果をフィードバックすることにより、前記
半導体製品の正誤を判定している。
体製品を製造した時点では、前記半導体製品が全て正常
に機能するか否かは保証できない。そこで、外部のテス
ト装置と前記半導体製品とを接続し、前記テスト装置か
ら前記半導体製品にテスト実行の為の信号を印加した
後、前記半導体製品から前記テスト装置に前記信号に基
づくテスト結果をフィードバックすることにより、前記
半導体製品の正誤を判定している。
【０００３】図２は、従来のマイクロコンピュータの構
成の一部を示す回路ブロック図である。図２において、
（１）は発振振動子であり、例えば１２ＭＨｚの固有振
動数を有するセラミック振動子である。（２）（３）は
コンデンサであり、各々発振振動子（１）の両端と接地
との間に接続されている。尚、発振振動子（１）及びコ
ンデンサ（２）（３）は、後述するセラミック発振回路
の一部を構成し、マイクロコンピュータに外部接続され
る。
成の一部を示す回路ブロック図である。図２において、
（１）は発振振動子であり、例えば１２ＭＨｚの固有振
動数を有するセラミック振動子である。（２）（３）は
コンデンサであり、各々発振振動子（１）の両端と接地
との間に接続されている。尚、発振振動子（１）及びコ
ンデンサ（２）（３）は、後述するセラミック発振回路
の一部を構成し、マイクロコンピュータに外部接続され
る。
【０００４】前記マイクロコンピュータにおいて、
（４）（５）は発振端子であり、発振振動子（１）の両
端が接続される。（６）はリセット端子であり、前記マ
イクロコンピュータの機能チェックを行う時、前記テス
ト装置からローアクティブのリセット信号が印加され
る。（７）はテスト端子であり、前記マイクロコンピュ
ータの機能チェックを行う時、前記テスト装置からパル
ス状のテスト信号が印加される。（８）はテストモード
判定回路であり、リセット端子（６）及びテスト端子
（７）と接続される。即ち、テストモード判定回路
（８）は、ローレベル（論理値「０」）のリセット信号
が発生している期間内に、複数周期のテスト信号が発生
して含まれていた場合に、前記テスト装置が前記マイク
ロコンピュータのテスト動作を要求しているものと判定
し、切換信号を出力する。
（４）（５）は発振端子であり、発振振動子（１）の両
端が接続される。（６）はリセット端子であり、前記マ
イクロコンピュータの機能チェックを行う時、前記テス
ト装置からローアクティブのリセット信号が印加され
る。（７）はテスト端子であり、前記マイクロコンピュ
ータの機能チェックを行う時、前記テスト装置からパル
ス状のテスト信号が印加される。（８）はテストモード
判定回路であり、リセット端子（６）及びテスト端子
（７）と接続される。即ち、テストモード判定回路
（８）は、ローレベル（論理値「０」）のリセット信号
が発生している期間内に、複数周期のテスト信号が発生
して含まれていた場合に、前記テスト装置が前記マイク
ロコンピュータのテスト動作を要求しているものと判定
し、切換信号を出力する。
【０００５】（９）は抵抗であり、両端が発振端子
（４）（５）と接続される。（１０）はＮＡＮＤゲート
であり、一方の入力端子が発振端子（４）と接続される
と共に出力端子が発振端子（５）と接続される。尚、発
振振動子（１）、コンデンサ（２）（３）、抵抗（９）
及びＮＡＮＤゲート（１０）は、前記セラミック発振回
路を構成し、発振端子（４）から発振クロックＣＫ０が
発生する。また、ＮＡＮＤゲート（１０）の他方の入力
端子には、前記セラミック発振回路をイネーブルとする
時にハイレベル（論理値「１」）が印加され、前記セラ
ミック発振回路をディセーブルとする時にローレベル
（論理値「０」）が印加される。
（４）（５）と接続される。（１０）はＮＡＮＤゲート
であり、一方の入力端子が発振端子（４）と接続される
と共に出力端子が発振端子（５）と接続される。尚、発
振振動子（１）、コンデンサ（２）（３）、抵抗（９）
及びＮＡＮＤゲート（１０）は、前記セラミック発振回
路を構成し、発振端子（４）から発振クロックＣＫ０が
発生する。また、ＮＡＮＤゲート（１０）の他方の入力
端子には、前記セラミック発振回路をイネーブルとする
時にハイレベル（論理値「１」）が印加され、前記セラ
ミック発振回路をディセーブルとする時にローレベル
（論理値「０」）が印加される。
【０００６】（１１）はＲＣ発振回路であり、当該ＲＣ
発振回路（１１）を構成する抵抗の抵抗値及びコンデン
サの容量で定まる発振クロックＣＫ１を発生する。（１
２）は切換回路であり、発振クロックＣＫ０又は発振ク
ロックＣＫ１を、前記マイクロコンピュータの為のシス
テムクロックとして切換出力するものである。さて、前
記セラミック発振回路及びＲＣ発振回路（１１）の特性
を比較した場合、発振クロックＣＫ０は発振開始から発
振安定までの時間が長いが、発振クロックＣＫ１は発振
開始から発振安定までの時間が非常に短い。そこで、前
記マイクロコンピュータを通常動作させる場合、発振ク
ロックＣＫ０が不安定の期間のみ発振クロックＣＫ１を
使用する様に切換回路（１２）をソフトウエア制御す
る。詳細には、前記マイクロコンピュータが初期化され
ると、プログラム命令に基づき「０」がデータバス（１
３）を介してフラグ（１４）にセットされ、発振クロッ
クＣＫ１が切換回路（１２）から切換出力され、前記マ
イクロコンピュータは発振クロックＣＫ１に従って動作
を開始する。その後、発振クロックＣＫ０が安定するの
に十分な時間が経過すると、プログラム命令に基づき
「１」がデータバス（１３）を介してフラグ（１４）に
セットされ、発振クロックＣＫ０が切換回路（１２）か
ら切換出力され、前記マイクロコンピュータは発振クロ
ックＣＫ０に従って動作を継続する。一方、前記マイク
ロコンピュータをテスト動作させる場合、発振振動子
（１）及びコンデンサ（２）（３）を発振端子（４）
（５）に外部接続せず、前記テスト装置から発振クロッ
クＣＫ０と同じ周波数の外部クロックＣＫ０’を発振端
子（４）に印加する。この時、切換回路（１２）が前記
切換信号により発振端子（４）側に切り換えられている
為、外部クロックＣＫ０’が切換回路（１２）から切換
出力され、前記マイクロコンピュータは外部クロックＣ
Ｋ０’に従ってテスト動作を開始する。
発振回路（１１）を構成する抵抗の抵抗値及びコンデン
サの容量で定まる発振クロックＣＫ１を発生する。（１
２）は切換回路であり、発振クロックＣＫ０又は発振ク
ロックＣＫ１を、前記マイクロコンピュータの為のシス
テムクロックとして切換出力するものである。さて、前
記セラミック発振回路及びＲＣ発振回路（１１）の特性
を比較した場合、発振クロックＣＫ０は発振開始から発
振安定までの時間が長いが、発振クロックＣＫ１は発振
開始から発振安定までの時間が非常に短い。そこで、前
記マイクロコンピュータを通常動作させる場合、発振ク
ロックＣＫ０が不安定の期間のみ発振クロックＣＫ１を
使用する様に切換回路（１２）をソフトウエア制御す
る。詳細には、前記マイクロコンピュータが初期化され
ると、プログラム命令に基づき「０」がデータバス（１
３）を介してフラグ（１４）にセットされ、発振クロッ
クＣＫ１が切換回路（１２）から切換出力され、前記マ
イクロコンピュータは発振クロックＣＫ１に従って動作
を開始する。その後、発振クロックＣＫ０が安定するの
に十分な時間が経過すると、プログラム命令に基づき
「１」がデータバス（１３）を介してフラグ（１４）に
セットされ、発振クロックＣＫ０が切換回路（１２）か
ら切換出力され、前記マイクロコンピュータは発振クロ
ックＣＫ０に従って動作を継続する。一方、前記マイク
ロコンピュータをテスト動作させる場合、発振振動子
（１）及びコンデンサ（２）（３）を発振端子（４）
（５）に外部接続せず、前記テスト装置から発振クロッ
クＣＫ０と同じ周波数の外部クロックＣＫ０’を発振端
子（４）に印加する。この時、切換回路（１２）が前記
切換信号により発振端子（４）側に切り換えられている
為、外部クロックＣＫ０’が切換回路（１２）から切換
出力され、前記マイクロコンピュータは外部クロックＣ
Ｋ０’に従ってテスト動作を開始する。
【０００７】ところが、前記マイクロコンピュータを通
常動作させている時、発振振動子（１）の固有振動数が
非常に高い為、プリント基板上に実装された前記マイク
ロコンピュータの周辺のＩＣが輻射ノイズの影響を受け
て誤動作してしまう問題があった。そこで、固有振動数
がＫＨｚ単位の発振振動子（１）を外部接続すると共
に、ＫＨｚ単位の発振クロックＣＫ０を基にＭＨｚ単位
のシステムクロックを発生するＰＬＬ回路を内蔵したマ
イクロコンピュータを製造し、前記輻射ノイズの影響を
低減する対策が施されている。
常動作させている時、発振振動子（１）の固有振動数が
非常に高い為、プリント基板上に実装された前記マイク
ロコンピュータの周辺のＩＣが輻射ノイズの影響を受け
て誤動作してしまう問題があった。そこで、固有振動数
がＫＨｚ単位の発振振動子（１）を外部接続すると共
に、ＫＨｚ単位の発振クロックＣＫ０を基にＭＨｚ単位
のシステムクロックを発生するＰＬＬ回路を内蔵したマ
イクロコンピュータを製造し、前記輻射ノイズの影響を
低減する対策が施されている。
【０００８】
【発明が解決しようとする課題】ところで、前記テスト
装置はＭＨｚ単位のクロックで動作する様に設計されて
いる。一方、前記ＰＬＬ回路内蔵マイクロコンピュータ
はＫＨｚ単位の発振クロックＣＫ０で動作する様に設計
されている。その為、前記テスト装置から前記ＰＬＬ回
路内蔵マイクロコンピュータにＭＨｚ単位の外部クロッ
クＣＫ０’が印加されると、前記テスト装置及び前記Ｐ
ＬＬ回路内蔵マイクロコンピュータの動作が同期しなく
なってしまい、この結果、前記ＰＬＬ回路内蔵マイクロ
コンピュータのテスト動作を実行できなくなってしまう
問題があった。
装置はＭＨｚ単位のクロックで動作する様に設計されて
いる。一方、前記ＰＬＬ回路内蔵マイクロコンピュータ
はＫＨｚ単位の発振クロックＣＫ０で動作する様に設計
されている。その為、前記テスト装置から前記ＰＬＬ回
路内蔵マイクロコンピュータにＭＨｚ単位の外部クロッ
クＣＫ０’が印加されると、前記テスト装置及び前記Ｐ
ＬＬ回路内蔵マイクロコンピュータの動作が同期しなく
なってしまい、この結果、前記ＰＬＬ回路内蔵マイクロ
コンピュータのテスト動作を実行できなくなってしまう
問題があった。
【０００９】そこで、本発明は、前記テスト装置及び前
記ＰＬＬ回路内蔵マイクロコンピュータを接続した場合
において、テスト動作を実行できる対策を施したマイク
ロコンピュータを提供することを目的とする。
記ＰＬＬ回路内蔵マイクロコンピュータを接続した場合
において、テスト動作を実行できる対策を施したマイク
ロコンピュータを提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、発振振動子を外部接続可能とし、前記発振振動子
の固有周波数に対応した発振クロックを発生する発振回
路と、前記発振回路の出力と接続され、マイクロコンピ
ュータを動作させる前記発振クロックより高い周波数の
システムクロックを発生するＰＬＬ回路と、を有するマ
イクロコンピュータにおいて、前記発振回路の出力と前
記ＰＬＬ回路の出力とを切り換える切換回路と、外部の
テスト装置から電源電圧より高いテストモード設定電圧
が印加された時、前記テストモード設定電圧をハイ又は
ローの何れか一方の２値データに変換する変換回路と、
前記変換回路の出力を保持し、この保持出力に応じて前
記切換回路の出力を何れか一方に切り換える保持回路
と、を備え、前記テスト装置から前記テストモード設定
電圧が印加されると共に前記発振振動子を外部接続する
代わりに前記システムクロックと同じ周波数のテストク
ロックが印加された時、前記切換回路から前記テストク
ロックを出力させる点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、発振振動子を外部接続可能とし、前記発振振動子
の固有周波数に対応した発振クロックを発生する発振回
路と、前記発振回路の出力と接続され、マイクロコンピ
ュータを動作させる前記発振クロックより高い周波数の
システムクロックを発生するＰＬＬ回路と、を有するマ
イクロコンピュータにおいて、前記発振回路の出力と前
記ＰＬＬ回路の出力とを切り換える切換回路と、外部の
テスト装置から電源電圧より高いテストモード設定電圧
が印加された時、前記テストモード設定電圧をハイ又は
ローの何れか一方の２値データに変換する変換回路と、
前記変換回路の出力を保持し、この保持出力に応じて前
記切換回路の出力を何れか一方に切り換える保持回路
と、を備え、前記テスト装置から前記テストモード設定
電圧が印加されると共に前記発振振動子を外部接続する
代わりに前記システムクロックと同じ周波数のテストク
ロックが印加された時、前記切換回路から前記テストク
ロックを出力させる点である。
【００１１】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のマイクロコンピュータを
示す回路ブロック図である。尚、図１において、図２と
同一素子には同一番号を付し、その説明を省略する。図
１において、（１５）は発振振動子であり、例えば５０
３ＫＨｚの固有振動数を有するセラミック振動子であ
る。尚、発振振動子（１５）は、マイクロコンピュータ
の発振端子（４）（５）に外部接続される。
的に説明する。図１は本発明のマイクロコンピュータを
示す回路ブロック図である。尚、図１において、図２と
同一素子には同一番号を付し、その説明を省略する。図
１において、（１５）は発振振動子であり、例えば５０
３ＫＨｚの固有振動数を有するセラミック振動子であ
る。尚、発振振動子（１５）は、マイクロコンピュータ
の発振端子（４）（５）に外部接続される。
【００１２】前記マイクロコンピュータにおいて、（１
６）は分周器であり、分周クロックを出力する。分周器
（１６）の分周数は、分周クロックの周波数が発振クロ
ックＣＫ０の周波数５０３ＫＨｚと一致する分周数に設
定されている。（１７）は位相比較器であり、発振クロ
ックＣＫ０及び分周クロックを位相比較するものであ
る。Ｐチャンネル型ＭＯＳトランジスタ（１８）及びＮ
チャンネル型ＭＯＳトランジスタ（１９）のゲートは位
相比較器（１７）の出力端子と接続され、ソースドレイ
ン路は電源ＶＤＤと接地との間に直列接続され、ドレイ
ン接続点は抵抗（２０）を介して充放電端子（２１）と
接続される。コンデンサ（２２）と抵抗（２３）及びコ
ンデンサ（２４）の直列体とは充放電端子（２１）と接
地との間に外部接続される。尚、Ｐチャンネル型ＭＯＳ
トランジスタ（１８）、Ｎチャンネル型ＭＯＳトランジ
スタ（１９）、抵抗（２０）（２３）及びコンデンサ
（２２）（２４）からチャージポンプ回路が構成され
る。詳細には、位相比較器（１７）の出力がローレベル
の時、Ｐチャンネル型ＭＯＳトランジスタ（１８）がオ
ンし、コンデンサ（２２）（２４）が抵抗（２０）（２
３）の抵抗値及びコンデンサ（２２）（２４）の容量で
定まる時定数で充電を行う。一方、位相比較器（１７）
の出力がハイレベルの時、Ｎチャンネル型ＭＯＳトラン
ジスタ（１９）がオンし、コンデンサ（２２）（２４）
が抵抗（２０）（２３）の抵抗値及びコンデンサ（２
２）（２４）の容量で定まる時定数で放電を行う。これ
より、充放電端子（２１）にはチャージポンプ動作に基
づく充放電電圧が現れる。（２５）は電圧制御発振器で
あり、前記充放電電圧を周波数変換して分周器（１６）
に供給するものである。発振クロックＣＫ０及び分周ク
ロックが位相ロックした時、電圧制御発振器（２５）の
出力が、前記マイクロコンピュータのシステムクロック
（１４ＭＨｚ）となる。以上の分周器（１６）、位相比
較器（１７）、前記チャージポンプ回路及び電圧制御発
振器（２５）からＰＬＬ回路が構成され、ループが形成
される。
６）は分周器であり、分周クロックを出力する。分周器
（１６）の分周数は、分周クロックの周波数が発振クロ
ックＣＫ０の周波数５０３ＫＨｚと一致する分周数に設
定されている。（１７）は位相比較器であり、発振クロ
ックＣＫ０及び分周クロックを位相比較するものであ
る。Ｐチャンネル型ＭＯＳトランジスタ（１８）及びＮ
チャンネル型ＭＯＳトランジスタ（１９）のゲートは位
相比較器（１７）の出力端子と接続され、ソースドレイ
ン路は電源ＶＤＤと接地との間に直列接続され、ドレイ
ン接続点は抵抗（２０）を介して充放電端子（２１）と
接続される。コンデンサ（２２）と抵抗（２３）及びコ
ンデンサ（２４）の直列体とは充放電端子（２１）と接
地との間に外部接続される。尚、Ｐチャンネル型ＭＯＳ
トランジスタ（１８）、Ｎチャンネル型ＭＯＳトランジ
スタ（１９）、抵抗（２０）（２３）及びコンデンサ
（２２）（２４）からチャージポンプ回路が構成され
る。詳細には、位相比較器（１７）の出力がローレベル
の時、Ｐチャンネル型ＭＯＳトランジスタ（１８）がオ
ンし、コンデンサ（２２）（２４）が抵抗（２０）（２
３）の抵抗値及びコンデンサ（２２）（２４）の容量で
定まる時定数で充電を行う。一方、位相比較器（１７）
の出力がハイレベルの時、Ｎチャンネル型ＭＯＳトラン
ジスタ（１９）がオンし、コンデンサ（２２）（２４）
が抵抗（２０）（２３）の抵抗値及びコンデンサ（２
２）（２４）の容量で定まる時定数で放電を行う。これ
より、充放電端子（２１）にはチャージポンプ動作に基
づく充放電電圧が現れる。（２５）は電圧制御発振器で
あり、前記充放電電圧を周波数変換して分周器（１６）
に供給するものである。発振クロックＣＫ０及び分周ク
ロックが位相ロックした時、電圧制御発振器（２５）の
出力が、前記マイクロコンピュータのシステムクロック
（１４ＭＨｚ）となる。以上の分周器（１６）、位相比
較器（１７）、前記チャージポンプ回路及び電圧制御発
振器（２５）からＰＬＬ回路が構成され、ループが形成
される。
【００１３】（２６）は高電圧端子であり、前記マイク
ロコンピュータをテスト動作させる時、前記テスト装置
から電源電圧ＶＤＤより高い電圧（テストモード設定電
圧）が印加される。Ｐチャンネル型ＭＯＳトランジスタ
（２７）のゲートは電源ＶＤＤと接続され、ソースは高
電圧端子（２６）と接続され、ドレインはプルダウン抵
抗（２８）を介して接地される。インバータ（２９）
は、Ｐチャンネル型ＭＯＳトランジスタ（２７）のドレ
インに現れた電圧をハイ又はローレベルの何れか一方の
２値データに変換するものである。前記テスト装置から
高電圧端子（２６）に高電圧が印加されると、Ｐチャン
ネル型ＭＯＳトランジスタ（２７）がオンし、インバー
タ（２９）の出力はローレベルとなる。尚、Ｐチャンネ
ル型ＭＯＳトランジスタ（２７）、プルダウン抵抗（２
８）及びインバータ（２９）から変換回路が構成され
る。
ロコンピュータをテスト動作させる時、前記テスト装置
から電源電圧ＶＤＤより高い電圧（テストモード設定電
圧）が印加される。Ｐチャンネル型ＭＯＳトランジスタ
（２７）のゲートは電源ＶＤＤと接続され、ソースは高
電圧端子（２６）と接続され、ドレインはプルダウン抵
抗（２８）を介して接地される。インバータ（２９）
は、Ｐチャンネル型ＭＯＳトランジスタ（２７）のドレ
インに現れた電圧をハイ又はローレベルの何れか一方の
２値データに変換するものである。前記テスト装置から
高電圧端子（２６）に高電圧が印加されると、Ｐチャン
ネル型ＭＯＳトランジスタ（２７）がオンし、インバー
タ（２９）の出力はローレベルとなる。尚、Ｐチャンネ
ル型ＭＯＳトランジスタ（２７）、プルダウン抵抗（２
８）及びインバータ（２９）から変換回路が構成され
る。
【００１４】（３０）はラッチ回路（保持回路）であ
り、Ｌ端子はインバータ（２９）の出力端子と接続さ
れ、Ｃ端子はインバータ（３１）を介してリセット端子
（６）と接続されている。即ち、ラッチ回路（３０）
は、前記マイクロコンピュータをテスト動作させる時、
リセット信号がローレベルからハイレベルに立ち上がり
前記マイクロコンピュータがリセット解除された時点
で、インバータ（２９）のローレベル出力を保持すると
共にＱ端子から出力する。
り、Ｌ端子はインバータ（２９）の出力端子と接続さ
れ、Ｃ端子はインバータ（３１）を介してリセット端子
（６）と接続されている。即ち、ラッチ回路（３０）
は、前記マイクロコンピュータをテスト動作させる時、
リセット信号がローレベルからハイレベルに立ち上がり
前記マイクロコンピュータがリセット解除された時点
で、インバータ（２９）のローレベル出力を保持すると
共にＱ端子から出力する。
【００１５】ＡＮＤゲート（３１）（３２）及びＮＯＲ
ゲート（３３）は請求項１に言う切換回路を構成する。
ＡＮＤゲート（３１）の一方の入力端子は電圧制御発振
器（２５）の出力端子と接続され、他方の入力端子はラ
ッチ回路（３０）のＱ端子と接続される。また、ＡＮＤ
ゲート（３２）の一方の入力端子は発振端子（４）と接
続され、他方の入力端子はインバータ（３４）を介して
ラッチ回路（３０）のＱ端子と接続される。即ち、ＮＯ
Ｒゲート（３３）は、ラッチ回路（３０）のＱ端子出力
に応じて、電圧制御発振器（２５）の出力に現れるクロ
ック又は発振端子（４）に現れるクロックの何れか一方
を切換出力する。
ゲート（３３）は請求項１に言う切換回路を構成する。
ＡＮＤゲート（３１）の一方の入力端子は電圧制御発振
器（２５）の出力端子と接続され、他方の入力端子はラ
ッチ回路（３０）のＱ端子と接続される。また、ＡＮＤ
ゲート（３２）の一方の入力端子は発振端子（４）と接
続され、他方の入力端子はインバータ（３４）を介して
ラッチ回路（３０）のＱ端子と接続される。即ち、ＮＯ
Ｒゲート（３３）は、ラッチ回路（３０）のＱ端子出力
に応じて、電圧制御発振器（２５）の出力に現れるクロ
ック又は発振端子（４）に現れるクロックの何れか一方
を切換出力する。
【００１６】切換回路（１２）は、前記マイクロコンピ
ュータをテスト動作させる時、テストモード判定回路
（８）の切換信号により、ＮＯＲゲート（３３）の出力
端子と接続され、ＮＯＲゲート（３３）の出力を前記マ
イクロコンピュータの為のシステムクロックをして切換
出力する。以上より、前記マイクロコンピュータをテス
ト動作させる時、前記ＰＬＬ回路の動作を無視でき、発
振端子（４）の状態を切換回路（１２）からそのまま出
力できる。即ち、前記テスト装置からＭＨｚ単位の外部
クロックＣＫ０’を発振端子（４）に印加すると、外部
クロックＣＫ０’（テストクロック）をシステムクロッ
クとして使用できる。従って、前記テスト装置及び前記
マイクロコンピュータが同期し、前記マイクロコンピュ
ータのテスト動作が可能となる。
ュータをテスト動作させる時、テストモード判定回路
（８）の切換信号により、ＮＯＲゲート（３３）の出力
端子と接続され、ＮＯＲゲート（３３）の出力を前記マ
イクロコンピュータの為のシステムクロックをして切換
出力する。以上より、前記マイクロコンピュータをテス
ト動作させる時、前記ＰＬＬ回路の動作を無視でき、発
振端子（４）の状態を切換回路（１２）からそのまま出
力できる。即ち、前記テスト装置からＭＨｚ単位の外部
クロックＣＫ０’を発振端子（４）に印加すると、外部
クロックＣＫ０’（テストクロック）をシステムクロッ
クとして使用できる。従って、前記テスト装置及び前記
マイクロコンピュータが同期し、前記マイクロコンピュ
ータのテスト動作が可能となる。
【００１７】
【発明の効果】本発明によれば、マイクロコンピュータ
を通常動作させる時、発振振動子（例えばＫＨｚ単位）
を外部接続すれば良く、プリント基板上において前記マ
イクロコンピュータの周辺に実装されたＩＣが輻射ノイ
ズの影響を受けるのを防止できる。一方、前記マイクロ
コンピュータをテスト動作させる時、外部テスト装置が
発生する外部クロック（例えばＭＨｚ単位）をそのまま
システムクロックとでき、前記マイクロコンピュータを
確実に機能チェックできる利点が得られる。
を通常動作させる時、発振振動子（例えばＫＨｚ単位）
を外部接続すれば良く、プリント基板上において前記マ
イクロコンピュータの周辺に実装されたＩＣが輻射ノイ
ズの影響を受けるのを防止できる。一方、前記マイクロ
コンピュータをテスト動作させる時、外部テスト装置が
発生する外部クロック（例えばＭＨｚ単位）をそのまま
システムクロックとでき、前記マイクロコンピュータを
確実に機能チェックできる利点が得られる。
【図１】本発明のマイクロコンピュータを示す回路ブロ
ック図である。
ック図である。
【図２】従来のマイクロコンピュータを示す回路ブロッ
ク図である。
ク図である。
（２７） Ｐチャンネル型ＭＯＳトランジスタ （２８） プルダウン抵抗 （２９） インバータ （３０） ラッチ回路 （３１）（３２） ＡＮＤゲート （３３） ＮＯＲゲート
Claims (3)
- 【請求項１】 発振振動子を外部接続可能とし、前記発
振振動子の固有周波数に対応した発振クロックを発生す
る発振回路と、前記発振回路の出力と接続され、マイク
ロコンピュータを動作させる前記発振クロックより高い
周波数のシステムクロックを発生するＰＬＬ回路と、を
有するマイクロコンピュータにおいて、 前記発振回路の出力と前記ＰＬＬ回路の出力とを切り換
える切換回路と、 外部のテスト装置から電源電圧より高いテストモード設
定電圧が印加された時、前記テストモード設定電圧をハ
イ又はローの何れか一方の２値データに変換する変換回
路と、 前記変換回路の出力を保持し、この保持出力に応じて前
記切換回路の出力を何れか一方に切り換える保持回路
と、を備え、 前記テスト装置から前記テストモード設定電圧が印加さ
れると共に前記発振振動子を外部接続する代わりに前記
システムクロックと同じ周波数のテストクロックが印加
された時、前記切換回路から前記テストクロックを出力
させることを特徴とするマイクロコンピュータ。 - 【請求項２】 前記変換回路は、前記テストモード設定
電圧が入力電極に印加されることによりオンするトラン
ジスタと、前記トランジスタの出力を２値データに変換
するバッファ回路と、から成ることを特徴とする請求項
１記載のマイクロコンピュータ。 - 【請求項３】 前記保持回路は、リセット解除に同期し
て、前記変換回路の出力を保持するラッチ回路であるこ
とを特徴とする請求項２記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8043677A JPH09237261A (ja) | 1996-02-29 | 1996-02-29 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8043677A JPH09237261A (ja) | 1996-02-29 | 1996-02-29 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237261A true JPH09237261A (ja) | 1997-09-09 |
Family
ID=12670480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8043677A Pending JPH09237261A (ja) | 1996-02-29 | 1996-02-29 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09237261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001344039A (ja) * | 2000-03-31 | 2001-12-14 | Seiko Epson Corp | 情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム |
-
1996
- 1996-02-29 JP JP8043677A patent/JPH09237261A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001344039A (ja) * | 2000-03-31 | 2001-12-14 | Seiko Epson Corp | 情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム |
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