JPH09238048A - デジタルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】 １／２^m （ｍは正の整数）でないでデシメー
ションを行うフィルタのダイナミックレンジを確保す
る。 【解決手段】 乗算器１２において、入力データに係数
を乗算し、これを加算器１６へ供給する。加算器１６に
は、レジスタ１８に記憶されているそれまでの加算結果
が供給されているため、この加算によって出力の移動平
均が算出される。そして、所定のタイミングで加算結果
を出力レジスタ２４を開始することによって、移動平均
が得られる。ここで、加算器１６以降の計算は２の補数
で行う。そして、リミッタ２６によって、計算に利用し
ていたビット数より出力を１ビット少なくし、正及び負
の最大値を超える値については、クリップする。２の補
数で演算しており、クリップされる値は、正負両方の値
になる。従って、ダイナミックレンジを十分確保してお
き、クリップによるデータに対する悪影響を少なくでき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オーバーサンプリ
ング式のＡ／Ｄ（Ａ／Ｄ）変換器によって得たデジタル
信号のデシメーション等に使用するデジタルフィルタに
関する。

【０００２】

【従来の技術】従来より、各種のＡ／Ｄ変換器が知られ
ており、この中にΔΣ型Ａ／Ｄ変換器などのように、オ
ーバーサンプリングにより、「０」、「１」からなる１
ビットの信号列を得るものがある。

【０００３】そして、このようなオーバーサンプリング
を行う１ビットのアナログ変換器により得たデジタル信
号は、その後のデジタル処理のために、デシメーション
フィルタによって、所定ビットのデジタルデータに変換
される。

【０００４】例えば、サンプリング周波数４８ｋＨｚ信
号が得たいときに、入力アナログ信号をサンプリング周
波数１２．２８８ＭＨｚのオーバーサンプリングＡ／Ｄ
変換器によって、１ビットのデジタル信号に変換した場
合を考える。この場合には、デシメーション比１／６４
のデシメーションフィルタ２段で処理して、サンプリン
グ周波数４８ｋＨｚに落とし、所定ビット（例えば１６
ビット）のデータを得る。

【０００５】このように、ΔΣ型Ａ／Ｄ変換器と、デシ
メーションフィルタの組み合わせによって、所望の精度
のＡ／Ｄ変換を行うことができる。

【０００６】

【発明が解決しようとする課題】ここで、通常の場合、
ΔΣ型Ａ／Ｄ変換器におけるオーバーサンプリング比
は、得たいサンプリング周波数の２ⁿ （ｎは正の整数）
倍に設定する。従って、デシメーションフィルタにおけ
るデシメーションは１／２^m （ｍは正の整数）となり、
過不足ない構成で、所定の精度のデータが得られる。

【０００７】ところが、システムの都合によっては、オ
ーバーサンプリング比を２ⁿ に設定できない場合もあ
る。この場合、デシメーションが１／２^m でなくなる。
そして、デシメーションが１／２^m でなくなると、出力
のビット数で表すことが可能な数字の大きさに比べ最大
値が小さくなり、ビットをフルに使用できず、ダイナミ
ックレンジが不足してしまうという問題点があった。

【０００８】本発明は、上記問題点を解決することを課
題としてなされたものであり、デシメーションが１／２
^m でない場合であっても、出力のビット数を有効し、十
分なダイナミックレンジを得ることができるデジタルフ
ィルタを提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、入力データに
所定の係数を乗算し、得られた積を所定数加算して移動
平均をとることによって、出力を得るデジタルフィルタ
において、上記入力データに所定の係数を乗算する際に
２の補数に変換し、その後上記加算処理を行うことを特
徴とする。

【００１０】また、本発明は、出力のビット数を加算処
理を行う際のビット数より小さく制限することを特徴と
する。

【００１１】また、さらに他の発明は、１／２^m （ｍは
正の整数）以外の分数のデシメーションを行うことを特
徴とする。

【００１２】また、さらに他の発明は、入力データに所
定の係数を乗算し、得られた積を所定数加算して移動平
均をとることによって、出力を得るデジタルフィルタに
おいて、順次入力されてくる１または０のデータに所定
の係数を乗算する乗算器であって、入力データが、１の
場合に係数をそのまま出力し、０の場合に係数を反転し
て出力する乗算器と、この乗算器の出力を順次積算する
加算器であって、上記入力データが０であった場合に上
記乗算器の出力に１を加算して、２の補数に変換された
乗算結果の積算を行う加算器と、この加算器の所定のタ
イミングにおける出力のビット数を加算器の出力のビッ
ト数より小さく制限すると共に、加算器の出力が制限後
の出力の範囲を超えている場合には、制限後のビット数
における正負の最大値を出力するリミッタと、を有する
ことを特徴とする。

【００１３】入力信号の移動平均を採るデジタルフィル
タは、ΔΣ型のＡ／Ｄ変換器からの出力のデシメーショ
ンなどに利用される。そして、ΔΣ型Ａ／Ｄ変換器のオ
ーバーサンプリング比が１１２倍のように２ⁿ でなかっ
た場合には、デシメーションフィルタにおいても１／２
８のような１／２^m でないデシメーションを行わなけれ
ばならない。

【００１４】例えば、１／２８のデシメーションフィル
タを３段のＦＩＲフィルタで構成した場合、係数の合計
が２８³ ＝２１９５２になる。従って、この値を表せる
ビット数で演算を行うことになり、１５ビットが必要に
なる。一方、１５ビットで表現できる値は０〜３２７６
７であり、ビットがフルに利用できない。

【００１５】一方、２の補数に変換すると、値を正負両
側で取り扱うことができ、１５ビットの２の補数で表現
できる値は、−１６３８４〜１６３８３である。

【００１６】本発明では、例えば、１５ビットの数を一
旦１６ビットの２の補数に変換しておき、移動平均を採
った後、１５ビットに制限する。これによって、正負両
方向で、ある程度の値が制限されるが、両側から制限さ
れるため、例えば交流波形等に対する悪影響は少ない。
従って、１５ビットをフルビット利用して十分なダイナ
ミックレンジを確保しつつ、波形の歪みを最小限にでき
る。

【００１７】

【発明の実施の形態】以下、本発明に好適な実施の形態
（以下、実施形態という）について、図面に基づいて説
明する。図１は、本発明に係るデジタルフィルタの一実
施形態の構成を示すブロック図である。

【００１８】ΔΣＡ／Ｄ変換器１０からの「１」、
「０」の１ビット幅のデータは、２の補数への変換機能
を有する乗算器１２に入力される。この乗算器１２に
は、係数ＲＯＭ１４からのデータも供給されるようにな
っており、両入力データの乗算が行われる。

【００１９】ここで、係数ＲＯＭ１４に記憶されている
のは、移動平均を計算する際の重みであり、何番目の値
の加算かによって、重みが選択される。また、２補数に
変換するため、入力信号が「１」であれば、係数ＲＯＭ
１４からの係数をそのまま出力すると共に、入力信号が
「０」であれば、係数を反転して「１」を加算して出力
する。また、乗算結果は、１６ビットの２の補数にされ
る。

【００２０】このようにして、２補数の変換された乗算
結果は、加算器１６の一端に入力される。この加算器１
６の出力は、記憶部１８ａ、１８ｂ，１８ｃからなる３
段のレジスタ１８に入力される。そして、このレジスタ
１８には、セレクタ２０が接続されており、３つの記憶
部１８ａ、１８ｂ，１８ｃのいずれかを選択して、加算
器１６の他端に戻す。

【００２１】また、セレクタ２０の選択、係数ＲＯＭ１
４からの読み出しは、制御部２２によって制御され、３
種類の加算を１つの加算器１６を時分割で利用すること
によって、達成している。

【００２２】そして、加算器１６の出力は、出力レジス
タ２４にも供給され、所定の範囲の加算処理（移動平
均）を受けたデータがこの出力レジスタ２４に記憶され
る。また、この出力レジスタ２４に記憶されたデータ
は、リミッタ２６によって、ビット幅が所定値、この例
では１５ビットに制限され、出力される。

【００２３】ここで、本実施形態においては、前段のΔ
Σ型Ａ／Ｄ変換器１０が、１１２倍のオーバーサンプリ
ングを行うものであり、本デジタルフィルタ（デシメー
ションフィルタ）は、１／２８のデシメーションを行
う。これによって、サンプリング周波数をｆｓとした場
合に、１１２ｆｓであったサンプリング周波数が１／４
ｆｓになる。なお、本デシメーションフィルタの後に、
１／２のデシメーションフィルタを２段設けることによ
って、サンプリング周波数ｆｓの信号を得ている。

【００２４】例えば、デシメーションフィルタを３段と
すると、図２に示すように、１１２ｆｓの信号は、３つ
のフィルタにより処理された後、間引き回路３６によっ
て、データが１／２８に間引かれ、４ｆｓの信号にな
る。

【００２５】このフィルタ１つの伝達関数は、 Ｈ₂₈（Ｚ）＝（１＋Ｚ^-1＋Ｚ^-2＋・・・＋Ｚ^-27 ）／２
８³ となり、これが３段になると、 Ｈ（Ｚ）＝｛Ｈ₂₈（Ｚ）｝ ＝（１＋Ｚ^-1＋Ｚ^-2＋・・・＋Ｚ^-27 ）³ ／２８³ ＝（１＋３Ｚ^-1＋６Ｚ^-2＋・・・＋５８８Ｚ^-40 ＋５８８Ｚ^-41 ・・・＋３Ｚ^-80 ＋Ｚ^-81 ）³ ／２８³ となる。

【００２６】Ｈ（Ｚ）は、８２タップのＦＩＲフィルタ
１段で実現でき、係数の最大値は、５８８／２８³ にな
る。

【００２７】このＦＩＲフィルタは、基本的に図３に示
すような構成であり、入力Ｉに対する出力Ｏは、次のよ
うになる。

【００２８】

【数１】 Ｏ₀ ＝Ａ₈₁Ｉ_-81 ＋Ａ₈₀Ｉ_-80 ＋Ａ₇₉Ｉ_-79 ＋・・・＋Ａ₁ Ｉ_-1＋Ａ₀ Ｉ₀ ・・・ Ｏ₂₈ ＝Ａ₈₁Ｉ_-53 ＋Ａ₈₀Ｉ_-52 ＋Ａ₇₉Ｉ_-50 ＋・・・＋ＡＩ₂₇＋Ａ₀ Ｉ₂₈ ・・・ Ｏ₅₆ ＝Ａ₈₁Ｉ_-25 ＋Ａ₈₀Ｉ_-24 ＋Ａ₇₉Ｉ_-23 ＋・・・＋Ａ₁ Ｉ₅₅＋Ａ₀ Ｉ₅₆ ・・・ Ｏ₈₄ ＝Ａ₈₁Ｉ₃ ＋Ａ₈₀Ｉ_-4＋Ａ₇₉Ｉ_-5＋・・・＋Ａ₁ Ｉ₈₃＋Ａ₀ Ｉ₈₄ ・・・ Ｏ₁₀₂ ＝Ａ₈₁Ｉ₃₁＋Ａ₈₀Ｉ₃₂＋Ａ₇₉Ｉ₃₃＋・・・＋Ａ₁ Ｉ₁₁₁ ＋Ａ₀ Ｉ₁₁₂ ・・・ Ｏ₁₃₀ ＝Ａ₈₁Ｉ₅₉＋Ａ₈₀Ｉ₆₀＋Ａ₇₉Ｉ₆₁＋・・・＋Ａ₁ Ｉ₁₃₉ ＋Ａ₀ Ｉ₁₄₀ ・・・ これらの各式の後に値「０」の係数Ａ_-1、Ａ_-2を付加し
て、１つの出力に対し、入力値８４個、係数８４個にす
ると、

【数２】 Ｏ₀ ＝Ａ₈₁Ｉ_-81 ＋Ａ₈₀Ｉ_-80 ＋Ａ₇₉Ｉ_-79 ＋・・・＋Ａ₁ Ｉ_-1 ＋Ａ₀ Ｉ₀ ＋Ａ_-1Ｉ₁ ＋Ａ_-2Ｉ₂ ・・・ Ｏ₂₈ ＝Ａ₈₁Ｉ_-53 ＋Ａ₈₀Ｉ_-52 ＋Ａ₇₉Ｉ_-50 ＋・・・＋ＡＩ₂₇ ＋Ａ₀ Ｉ₂₈＋ Ａ_-1Ｉ₂₉＋Ａ_-2Ｉ₃₀ ・・・ Ｏ₅₆ ＝Ａ₈₁Ｉ_-25 ＋Ａ₈₀Ｉ_-24 ＋Ａ₇₉Ｉ_-23 ＋・・・＋Ａ₁ Ｉ₅₅＋Ａ₀ Ｉ₅₆＋ Ａ_-1Ｉ₅₇＋Ａ_-2Ｉ₅₈ ・・・ Ｏ₈₄ ＝Ａ₈₁Ｉ₃ ＋Ａ₈₀Ｉ_-4 ＋Ａ₇₉Ｉ_-5 ＋・・・＋Ａ₁ Ｉ₈₃＋Ａ₀ Ｉ₈₄＋ Ａ_-1Ｉ₈₅＋Ａ_-2Ｉ₈₆ ・・・ Ｏ₁₀₂ ＝Ａ₈₁Ｉ₃₁ ＋Ａ₈₀Ｉ₃₂ ＋Ａ₇₉Ｉ₃₃＋・・・＋Ａ₁ Ｉ₁₁₁ ＋Ａ₀ Ｉ₁₁₂ ＋Ａ_-1Ｉ₁₁₃ ＋Ａ_-2Ｉ₁₁₄ ・・・ Ｏ₁₃₀ ＝Ａ₈₁Ｉ₅₉＋Ａ₈₀Ｉ₆₀ ＋Ａ₇₉Ｉ₆₁ ＋・・・＋Ａ₁ Ｉ₁₃₉ ＋Ａ₀ Ｉ₁₄₀ ＋Ａ_-1Ｉ₁₄₁ ＋Ａ_-2Ｉ₁₄₂ ・・・ となり、基本構成は、１／３２のデシメーションを行う
場合と同様になる。なお、このように、０の係数を付加
することによって、各出力が、８４回の加算によって得
られ、３つの加算を平行して行うことで、３種類の移動
平均を計算できる。そして、２８毎の移動平均を出力す
ることによって、１／２８のデシメーションが達成され
る。

【００２９】すなわち、図１における加算器１６は、レ
ジスタ１８ａを利用して、Ｏ₀ の演算を行い、レジスタ
１８ｂを利用してＯ₂₈の演算を行い、レジスタ１８ｃを
利用してＯ₅₆の演算を行う。これら演算が完了した段階
で、演算結果を出力レジスタ２４を介し、順次出力す
る。また、出力した段階でレジスタの内容をリセットす
る。これによって、出力は、入力データの２８個毎に１
つに間引かれる。そして、その出力値は、８４個のデー
タの移動平均値になっている。また、Ｏ₈₄は、Ｏ₀ の演
算のための入力データを利用しないため、レジスタ１８
ａを利用して行える。すなわち、３つのレジスタ１８ａ
〜１８ｃがそれぞれ８４の入力データの移動平均に順次
利用される。

【００３０】ここで、本実施形態においては、移動平均
を２の補数で行う。そして、この移動平均の演算は、１
６ビットで表される２の補数で行い、得られた２の補数
の移動平均値について、リミッタで１５ビットの値に最
大最小値をクリップして出力する。

【００３１】本実施形態では、１／２８のデシメーショ
ンフィルタを３段にしているため、フィルタの係数の合
計は、 ２８³ ＝２１９５２ となる。この２１９５２は、２進数で表せば、 ２１９５２：１０１０１０１１１００００００ であり、１５ビットの値である。しかし、この２１９５
２の値が最大値であり、１５ビットで表せる最大値３２
７６５に比べかなり小さい値である。従って、このよう
な処理では、１５ビットで利用可能なダイナミックレン
ジに比べ、かなり小さいものになっている。

【００３２】本発明では、データを１６ビットの２の補
数に変換して取り扱う。すなわち、２の補数で表現すれ
ば、係数の正の最大値２１９５２及び負の最大値−２１
９５２は、それぞれ次のように表せる。

【００３３】 ２１９５２：０１０１０１０１１１００００００ −２１９５２：１０１０１０１００１００００００ このように、１６ビットで、−２１９５２〜２１９５２
が表現される。一方、本実施形態では、リミッタ２６に
おいて、出力データを１５ビット制限している。２の補
数を１５ビットに制限した場合には、これによって表せ
る範囲は、次のようになる。

【００３４】 １６３８３：０１１１１１１１１１１１１１１ −１６３８４：１００００００００００００００ 従って、値を１５ビットに制限することは、正の値につ
いての上限に対し２５％カットし、負の値についての下
限に対し２５％カットすることになる。すなわち、入力
信号の振幅に対し、上側及び下側について、それぞれ２
５％カットすることになる。

【００３５】ところが、この係数の最大値というのは、
理論的な数値であり、最大値まで出力が変動すること
は、ほとんどない。特に、ΔΣ型Ａ／Ｄ変換器では、入
力電圧の変化が出力のフルスケールに対し、７０％以上
になると量子化誤差の影響が大きくなり、入力信号を７
０％以下に抑制している。従って、出力において、フル
ビットが使用されることはない。そこで、デシメーショ
ンフィルタにおいて、最大振幅を上下２５％ずつカット
しても、信号自体が実際にクリップされ、歪むことは、
余りない。

【００３６】そして、２の補数の１５ビットを利用する
ことによって、１５ビットをフルに使用して、演算が行
え、十分なダイナミックレンジを確保することができ
る。

【００３７】ここで、リミッタ２６は、正及び負の数に
ついて、１６３８３以上または−１６３８４以下になっ
た場合に出力値、それ以上の値が入力された場合に、出
力値を１６３８３：０１１１１１１１１１１１１１１ま
たは−１６３８４：１００００００００００００００に
クリップする。

【００３８】このために、１６ビット目、及び１５ビッ
ト目が「０，１」または、「１，０」となった場合に、
上記値に出力値を入れ替える。これによって、リミッタ
の機能が達成される。

【００３９】「乗算回路及び加算器の構成」図４に、２
の補数への変換を含む乗算器１２および加算器１６の具
体的構成を示す。このように、係数ＲＯＭ１４からの１
０ビット（０〜９）の係数は、１０個のマルチプレクサ
ＭＰＸにそのまま及び反転して供給される。このマルチ
プレクサＭＰＸには、ΔΣＡ／Ｄ変換器からの１ビット
のデータＤＡＴＡが反転した信号が制御信号として入力
されており、ＤＡＴＡが「１」であれば、入力される反
転した係数を選択して、これをさらに反転して出力す
る。すなわち、ＤＡＴＡが「１」の場合には、マルチプ
レクサＭＰＸは、入力されてくる１０ビットの係数をそ
のまま出力する。

【００４０】一方、ＤＡＴＡが「０」であった場合に
は、マルチプレクサＭＰＸは、反転していない入力を選
択し、これを反転して出力する。従って、ＤＡＴＡが
「０」であった場合には、係数が反転して出力される。

【００４１】各マルチプレクサＭＰＸの出力はそれぞれ
対応するフルアダーＦＡに入力される。フルアダーＦＡ
は、１６個あり、１ビット目から１０ビット目までに１
０個のマルチプレクサＭＰＸの出力が入力されている。

【００４２】また、フルアダーＦＡの１１ビット目から
１６ビット目の６個には、ＤＡＴＡの反転が入力されて
いる。従って、ＤＡＴＡが「１」の場合には、それぞれ
「０」が入力され、ＤＡＴＡが「０」の場合には、それ
ぞれ「１」が入力される。

【００４３】従って、フルアダーＦＡの第１の入力端に
は、ＤＡＴＡが「１」の場合に、１１〜１６ビット目の
上位ビット「０」であり、係数がそのままの値として入
力される。一方、ＤＡＴＡが「０」の場合には、１１〜
１６の上位ビットがすべて「１」であり、１〜１０ビッ
ト目が係数を反転したデータであり、係数を反転したデ
ータが入力される。

【００４４】なお、マルチプレクサＭＰＸは、入力され
るＤＡＴＡが「１」の時係数をそのまま出力し、ＤＡＴ
Ａが「０」の時係数を反転して出力するものであり、排
他的ノア回路等を利用してもよい。

【００４５】さらに、フルアダーＦＡの１ビット目の第
２の入力端には、ＤＡＴＡの反転したデータが入力さ
れ、２ビット目〜６ビット目の各フルアダーＦＡの第２
の入力端には、１つ下位のフルアダーＦＡの出力が入力
されている。従って、ＤＡＴＡが「０」の時に１６個の
フルアダーＦＡ（加算器１６）に入力されるデータに１
が加算されることになる。すなわち、ＤＡＴＡが「０」
の時に、係数が反転され、「１」が加算されたデータが
フルアダーＦＡに入力されることになる。従って、入力
されるＤＡＴＡと係数を乗算して、２の補数変換した値
が１６のフルアダーＦＡからなる加算器１６に入力され
ることになる。

【００４６】さらに、フルアダーＦＡの第３の入力端に
は、レジスタ１８から供給されるそれまでの加算結果が
入力される。従って、この１６個のフルアダーＦＡによ
って２の補数に変換されたその時の入力信号と、レジス
タ１８から循環されてくるそれまでの加算結果が加算さ
れる。

【００４７】例えば、 Ｏ₀ ＝Ａ₈₁Ｉ_-81 ＋Ａ₈₀Ｉ_-80 ＋Ａ₇₉Ｉ_-79 ＋・・・＋
Ａ₁ Ｉ_-1 ＋Ａ₀ Ｉ₀ ＋Ａ_-1Ｉ₁ ＋Ａ_-2Ｉ₂ の演算であれば、最初は、レジスタ１８ａがリセットさ
れており、Ａ₈₁を係数ＲＯＭ１４から読み出し、入力さ
れてくるＩ_-81 との乗算により、Ａ₈₁Ｉ_-81 が演算さ
れ、これがレジスタ１８ａに記憶される。そして、Ｉ
_-80 が入力されてきた場合には、Ａ₈₀が係数ＲＯＭ１４
から読み出され、Ａ₈₀Ｉ_-80 が演算されて、これとレジ
スタ１８ａから読み出されたＡ₈₁Ｉ_-81 が加算され、上
式の２項目までの加算が行われる。これがＤＡＴＡが入
力される度に繰り返され、Ｉ₂ 入力の段階で、上記Ｏ₀
が得られ、これが加算器１６から出力レジスタ２４に入
力される。

【００４８】このようにして、１つの出力データが得ら
れる。一方、１つの出力は８４個の入力毎に得られる
が、出力は２８毎に得る。従って、１つの入力に対し、
３つの出力のための加算を行い、得られた加算結果を３
つのレジスタ１８ａ〜１８ｃにそれぞれ記憶し、３種類
の加算（移動平均）を平行して行っている。加算器を３
つ設けて独立してこの計算を行ってもよいことはいうま
でもない。

【００４９】なお、図１では、１つの入力に対する３種
類の加算動作及び得られた加算結果の出力タイミングの
制御などは、制御部２２にが行っている。

【００５０】「セレクタの構成」ここで、３つのレジス
タ１８ａ〜１８ｃからの出力選択のためのセレクタ２０
の構成を図５に示す。このようにレジスタ１８ａ〜１８
ｃの各ビットからの出力は、１ビット用のゲート３０に
入力されて、その１つが選択される。ゲート３０は、各
レジスタ１８ａ〜１８ｃからの出力がそれぞれ入力され
る３つのアンドゲートとこれら３つアンドゲートからの
出力が入力されるオアゲートからなっている。そして、
３つのアンドゲートには、レジスタ１８ａ選択用の制御
信号ａ、レジスタ１８ｂ選択用の制御信号ｂ、レジスタ
１８ｃ選択用の制御信号ｃが、それぞれ入力されてい
る。そこで、制御信号ａ、ｂ、ｃを順にＨレベルにする
ことによって、レジスタ１８ａ〜１８ｃからの信号が順
次選択される。

【００５１】「リミッタの構成」次に、リミッタの構成
について、図６に基づいて説明する。出力レジスタ１８
は、１６ビットのフリップフロップＦＦからなってお
り、加算器１６を構成する１６ビットのフルアダーＦＡ
からの信号がそれぞれのデータ入力端子Ｄに入力されて
いる。一方、フリップフロップＦＦのリセット端子Ｒに
は、リセット信号が供給されるようになっており、適宜
フリップフロップＦＦをリセットできる。そして、１６
ビット目のフリップフロップＦＦの出力Ｆ１５及びＦ１
５Ｂと１５ビット目のフリップフロップＦＦの出力Ｆ１
４から上述のような「１，０」「０，１」を検出し、出
力にリミットをかける。

【００５２】Ｆ１４及びＦ１５は、排他的ノアゲート４
０に入力される。従って、この排他的ノアゲート４０
は、Ｆ１５，Ｆ１４が「１，０」または「０，１」の時
に、「０」を出力する。すなわち、リミットに達してい
るときに「０」出力し、その他の時は「０」を出力す
る。

【００５３】排他的ノアゲート４０の出力は、インバー
タ４２で反転され、アンドゲート４４に入力される。こ
のアンドゲート４４には、もう一方の入力端にはＦ１５
が入力されている。インバータ４２は、リミットにかか
ったときに「１」を出力するため、アンドゲート４４
は、Ｆ１５が「１」の時に「１」を出力する。そこで、
Ｆ１５，Ｆ１４が「１，０」の時に、アンドゲート４４
が「１」を出力する。一方、リミットにかかっていても
Ｆ１５が「０」であれば、アンドゲート４４の出力は、
「０」になる。さらに、リミットにかかっていない場合
にも、アンドゲート４４は「０」を出力する。

【００５４】インバータ４２の出力とＦ１５Ｂは、アン
ドゲート４６に入力される。インバータ４２は、リミッ
トにかかったときに「１」を出力し、Ｆ１５Ｂは、ＭＳ
Ｂが「０」の時に「１」である。従って、アンドゲート
４６は、Ｆ１５，Ｆ１４が「０，１」の時に「１」を出
力し、Ｆ１５，Ｆ１４が「１，０」の時は、「０」を出
力する。また、リミットにかかっていないときには、イ
ンバータ４２の出力がＬであることからアンドゲート４
６の出力は、「０」になる。

【００５５】１ビット目から１４ビット目のフリップフ
ロップＦＦの反転出力は、それぞれアンドゲート５０に
入力されている。そして、このアンドゲート５０の他端
には、排他的ノアゲート４０の出力がそれぞれ入力され
ている。従って、このアンドゲート５０は、リミットに
かかっていないときには、フリップフロップＦＦの反転
出力をそのまま出力し、リミットにかかったときには出
力が禁止される（「０」にロックされる）。

【００５６】アンドゲート５０の出力は、ノアゲート５
２に入力されている。このノアゲート５２の他の入力端
には、アンドゲート４４の出力が入力されている。

【００５７】リミットのかかっていないときは、排他的
ノアゲート４０の出力が「１」であり、アンドゲート４
４の出力が「０」である。従って、１ビット目から１４
ビット目（０〜１３）のフリップフロップＦＦの反転出
力は、ノアゲート６２で反転されて出力される。すなわ
ち、リミットがかかっていないときには、１ビット目か
ら１４ビット目のフリップフロップＦＦの記憶内容がそ
のまま出力端（１〜１３）に出力される。

【００５８】次に、Ｆ１５，Ｆ１４が「１，０」で負の
最大値を超えていた場合には、排他的ノアゲート４０の
出力が「０」になり、アンドゲート５０の出力が「０」
に固定される。一方、アンドゲート４４の出力は「１」
であり、ノアゲート５２の出力は、「０」に固定され
る。従って、出力の１〜１４ビット（０〜１３）は、す
べて「０」になる。

【００５９】Ｆ１５，１４が「０，１」で正の最大値を
超えていた場合には、排他的ノアゲートの出力が同様に
「０」なり、アンドゲート５０の出力が「０」に固定さ
れる。そして、Ｆ１５が「０」であることからアンドゲ
ート４４の出力は「０」になる。従って、ノアゲート５
２の出力は「１」になる。従って、１〜１４ビット目
（０〜１３）の出力端は、すべて「１」になる。

【００６０】１５ビット目（１４）のフリップフロップ
ＦＦの反転出力は、アンドゲート６０に入力される。こ
のアンドゲート６０の他端には、排他的ノアゲート４０
の出力が入力されている。従って、このアンドゲート６
０は、リミットにかかってないときに、フリップフロッ
プＦＦの反転出力をそのまま出力し、リミットのかかっ
たときに出力を「０」に固定する。

【００６１】アンドゲート６０の出力は、ノアゲート６
２に入力される。このノアゲート６２の他の入力端に
は、アンドゲート４６の出力が供給されている。リミッ
トがかかっていないときには、アンドゲート４６の出力
は「０」であり、ノアゲート６２は、アンドゲート６０
の出力を反転して出力することになる。従って、リミッ
トがかかっていない状態、すなわちＦ１５，Ｆ１４が
「０，０」「１，１」の場合には、１５ビット目のフリ
ップフロップの出力Ｆ１４がそのままノアゲート６２か
ら出力される。

【００６２】一方、リミットがかかっている場合には、
排他的ノアゲート４０の出力は、「０」になっている。
従って、アンドゲート６０の出力は、「０」に固定され
る。そして、Ｆ１５、Ｆ１４が「０，１」の時には、ア
ンドゲート４６の出力は「１」である。従って、ノアゲ
ート６２には、「１」が供給されるため、その出力（１
５ビット目の出力（出力端１４））は「０」になる。一
方、Ｆ１５、Ｆ１４が 「１，０」の場合には、アンド
ゲート４６の出力は両方とも「０」である。従って、ノ
アゲート６２の２つの入力端には、両方共に「０」が供
給される。そこで、ノアゲート６２の出力（１５ビット
目の出力（出力端１４））は「１」になる。

【００６３】このようにして、リミットがかかっていな
いときには、１〜１４ビット目は、フリップフロップＦ
Ｆの出力がそのまま出力され、１５ビット目は、１６ビ
ット目（Ｆ１５）が「１」の時（Ｆ１５，Ｆ１４が
「１，１」の時）に「１」、１６ビット目（Ｆ１５）が
「０」の時（Ｆ１５，Ｆ１４が「０，０」の時）に
「０」になる。従って、１６ビットの出力を１５ビット
に変換した出力が得られる。

【００６４】一方、リミットがかかったときには、１
６、１５ビット目（Ｆ１５，Ｆ１４）が「０，１」の
時、「０１１１１１１１１１１１１１１」が出力され、
１６、１５ビット目（Ｆ１５，Ｆ１４）が「１，０」の
時、「１００００００００００００００」が出力され
る。

【００６５】「特性」このように、本実施形態では、入
力される１５ビットのデータを１６ビットの２の補数に
変換する。そして、演算結果を１５ビットに制限する。
これによって、正負両側の最大値付近がクリップされる
ことになる。すなわち、図７（Ａ）に示すように、振幅
の大きな波形について、正負両側でクリップされる。２
の補数で演算をしていない場合に大きな値をカットした
場合には、図７（Ｂ）に示すように、上側のみがカット
されその歪みが大きくなるが、本実施形態のように、２
の補数を利用することによって、歪みを小さくできる。
特に、前述したように、ΔΣ型のＡ／Ｄ変換器では、出
力ビット数をフルに利用することはないため、本実施形
態におけるリミッタによる制限によれば、実質的な出力
波形に対する悪影響はほとんどない。従って、出力を１
５ビットとして、その１５ビットをフルビット使用し
て、処理を行うことができ、十分なダイナミックレンジ
を確保することができる。

【図面の簡単な説明】

【図１】 実施形態の全体構成を示すブロック図であ
る。

【図２】 フィルタの動作を示す説明図である。

【図３】 フィルタの動作を示す説明図である。

【図４】 ２の補数への変換を含めた乗算器、加算器の
構成を示す図である。

【図５】 セレクタの構成を示す図である。

【図６】 リミッタの構成を示す図である。

【図７】 リミッタの特性を示す図である。

【符号の説明】

１０ ΔΣ型Ａ／Ｄ変換器、１２ ２の補数変換を含む
乗算器、１４ 係数ＲＯＭ、１６ 加算器、１８ レジ
スタ、２０ セレクタ、２２ 制御部、２４出力レジス
タ、２６ リミッタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力データに所定の係数を乗算し、得ら
   れた積を所定数加算して移動平均をとることによって、
   出力を得るデジタルフィルタにおいて、 上記入力データに所定の係数を乗算する際に２の補数に
   変換し、その後上記加算処理を行うことを特徴とするデ
   ジタルフィルタ。
2. 【請求項２】 請求項１に記載のフィルタにおいて、 出力のビット数を加算処理を行う際のビット数より小さ
   く制限することを特徴とするデジタルフィルタ。
3. 【請求項３】 請求項１または２に記載のフィルタにお
   いて、 １／２^m （ｍは正の整数）以外の分数のデシメーション
   を行うことを特徴とするデジタルフィルタ。
4. 【請求項４】 入力データに所定の係数を乗算し、得ら
   れた積を所定数加算して移動平均をとることによって、
   出力を得るデジタルフィルタにおいて、 順次入力されてくる１または０のデータに所定の係数を
   乗算する乗算器であって、入力データが、１の場合に係
   数をそのまま出力し、０の場合に係数を反転して出力す
   る乗算器と、 この乗算器の出力を順次積算する加算器であって、上記
   入力データが０であった場合に上記乗算器の出力に１を
   加算して、２の補数に変換された乗算結果の積算を行う
   加算器と、 この加算器の所定のタイミングにおける出力のビット数
   を加算器の出力のビット数より小さく制限すると共に、
   加算器の出力が制限後の出力の範囲を超えている場合に
   は、制限後のビット数における正負の最大値を出力する
   リミッタと、 を有することを特徴とするデジタルフィルタ。