JPH09238071A

JPH09238071A - デジタルｐｌｌ回路

Info

Publication number: JPH09238071A
Application number: JP8067518A
Authority: JP
Inventors: Shinichi Fukuda; 伸一福田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-02-29
Filing date: 1996-02-29
Publication date: 1997-09-09

Abstract

(57)【要約】【課題】入力信号に同期した精度の高い発振出力（再
生クロック）を得ることのできるデジタルＰＬＬ回路を
提供する。【解決手段】発振手段５と、発振手段からの発振出力
Ｓ_OSC をサンプリングクロックとして用い入力信号をデ
ジタルデータに変換する変換手段２と、変換手段により
得られたデジタルデータについて発振手段からの発振出
力に対する位相誤差情報を検出し、その位相誤差が少な
くなるように発振手段の発振出力位相を制御する発振制
御手段（３，４）によりデジタルＰＬＬ回路を構成す
る。つまり入力信号をデジタルデータに変換する変換手
段２もＰＬＬループに含むようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は入力信号に同期した
発振周波数（クロック）を得ることのできるデジタル方
式のＰＬＬ（フェイズ・ロックド・ループ）回路に関す
るものである。

【０００２】

【従来の技術】例えば磁気テープや光磁気ディスクなど
の記録媒体に記録したデジタルデータを再生する場合な
どには、記録媒体から読み出した情報から再生データを
抽出するために、ビット抜き出しのための再生クロック
（いわゆるビットクロック信号）が必要とされる。この
ような、読出情報に同期したクロックを生成するために
は、一般にＰＬＬ回路が用いられる。

【０００３】ＰＬＬ回路としては従来よりアナログ回路
として形成されることが多かったが、近年ではＰＬＬ回
路のデジタル化も進んでいる。デジタルＰＬＬ回路は、
位相誤差検出部、誤差信号のフィルタリング処理部、ク
ロック発振回路部をデジタル化することで実現される。

【０００４】

【発明が解決しようとする課題】ところで一般にデジタ
ルＰＬＬ回路では、発生される再生クロック（発振出
力）に対し十分高い周波数のマスタークロックを用意す
る。通常、マスタークロックの周波数は再生クロックの
それに対して数倍から数１０倍が必要である。そして、
アナログ入力信号に対してマスタークロックを用いてサ
ンプリングを行ない、デジタルデータとし、これを位相
誤差検出部に供給して、演算により入力信号のエッジの
位置やその位相誤差を計算する。そしてその位相誤差に
基づいてクロック発振回路部の発振周波数を制御するこ
とになる。クロック発振回路部では例えばマスタークロ
ックを適宜分周して所要の周波数の再生クロックを得
る。

【０００５】ところがマスタークロックは、ＰＬＬ回路
に入力される入力信号とは非同期のものであり、このマ
スタークロックで入力信号がサンプリングされるもので
あるため、そのサンプリング誤差は補正されないままと
なり、従って再生クロック上にはそのサンプリング誤差
は内包されたままとなってしまう。

【０００６】図６（ａ）は従来のデジタルＰＬＬ回路の
例を示しており、入力信号はフリップフロップ２５にお
いてマスタークロックＭＣＫに基づいてラッチされ、例
えば『１』『０』のデジタルデータとしてデジタルＰＬ
Ｌ回路２０における位相誤差検出部２１に供給される。
位相誤差検出部２１では発振器２３から出力される再生
クロックＳ_OSC と入力信号についての位相誤差情報を検
出し、ローパスフィルタ２３を介して発振器２３に供給
する。発振器２３では供給された位相誤差情報に応じて
マスタークロックＭＣＫの分周が行なわれることで、出
力される再生クロックＳ_OSC の周波数が可変制御され
る。

【０００７】なお再生クロックＳ_OSC は周期測定部２４
にも供給されるが、例えば周期測定部２４は発振器２３
における基準発振周波数を設定したり、基準チャネルク
ロックに基づいて再生クロックＳ_OSC の周期を測定し、
ロック外れなどに応じて基準発振周波数の変更などの処
理を行なう。

【０００８】また、図６（ｂ）の例は、フリップフロッ
プ２５に代えて例えば入力信号に対して８ビット量子化
を行なうＡ／Ｄ変換器２６が採用されている例である。
デジタルＰＬＬ回路２０内の構成は図６（ａ）と同様で
ある。

【０００９】例えば図６（ａ）のような構成において、
上述したサンプリング誤差について図７で説明する。図
７（ａ）のような入力信号に対して、フリップフロップ
２５で図７（ｄ）のマスタークロックＭＣＫでサンプリ
ングを行なうと、位相誤差検出部２１に供給される入力
信号は図７（ｂ）のようになる。再生クロックＳ_OSC が
図７（ｅ）のようであるとすると、図中ＰＥとして示す
ように位相誤差が検出され、この場合再生クロックＳ
_OSC の位相が入力信号に対して進んでいるため、図から
わかるように再生クロックＳ_OSC の位相が遅れるように
制御が行なわれることになる。

【００１０】ここで、図７（ａ）（ｂ）の入力信号とサ
ンプリングデータを比較してわかるように、サンプリン
グデータではマスタークロックＭＣＫの周期内のどの時
点で入力信号の反転があったかの情報が失われてしまっ
ている。すなわち、サンプリング誤差のない理想的なサ
ンプリングデータとしては図７（ｃ）のようなものが望
ましく、これは入力信号の反転タイミングが誤差なくあ
らわれているものであるが、マスタークロックＭＣＫに
よるサンプリングのため、サンプリングデータは図７
（ｂ）のようにならざるをえず、即ち図中ａ，ｂ，ｃ，
ｄとして示すようなサンプリング誤差が発生する。つま
り入力信号の実際の反転タイミングと、サンプリングデ
ータの反転タイミング（エッジ）との間の誤差のことで
ある。

【００１１】このようなサンプリング誤差により、再生
クロックＳ_OSC を入力信号に対して精度よく同期したも
のとすることができない。またサンプリング誤差を小さ
くするためには、サンプリングクロックの周波数を高く
することが考えられるが、マスタークロックとして利用
できる周波数も限界があり、好適な手段とはいえない。

【００１２】図６（ｂ）のようにＡ／Ｄ変換器２６を用
いた場合は、前後のサンプル点の値から、入力信号の反
転タイミングを補間計算等で求めることができるが、こ
の場合も入力信号とは非同期のマスタークロックによる
サンプリングデータに基づく演算のため、精度のよい補
間を行なうには膨大な演算量が必要となり、これにより
回路規模の大型化や演算時間の長時間化が発生する。そ
して実用上可能な回路規模や演算時間を考慮すると、サ
ンプリング誤差を解消することはできない。

【００１３】

【課題を解決するための手段】本発明はこのような問題
に鑑みて、入力信号に同期した精度の高い発振出力（再
生クロック）を得ることのできるデジタルＰＬＬ回路を
提供することを目的とする。

【００１４】このため、発振手段と、発振手段からの発
振出力をサンプリングクロックとして用い入力信号をデ
ジタルデータに変換する変換手段と、変換手段により得
られたデジタルデータについて発振手段からの発振出力
に対する位相誤差情報を検出し、その位相誤差が少なく
なるように発振手段の発振出力位相を制御する発振制御
手段によりデジタルＰＬＬ回路を構成する。

【００１５】即ち、入力信号をデジタルデータに変換す
る変換手段もＰＬＬループに含むようにし、発振手段の
発振出力により入力信号をサンプリングする。発振出力
は入力信号に対して同期させるように制御される、即ち
入力信号と発振出力の位相誤差をゼロに近づけようとす
るものであるため、発振手段の発振出力により入力信号
をサンプリングする場合、サンプリング時に発生する位
相誤差そのものもゼロに近づけるように機能することに
なる。

【００１６】

【発明の実施の形態】以下、図１〜図４により本発明の
実施の形態となるデジタルＰＬＬ回路例を説明する。図
１は本例のデジタルＰＬＬ回路のブロック図を示してい
る。このデジタルＰＬＬ回路はＡ／Ｄ変換器２、位相誤
差検出部３、ローパスフィルタ４、発振器５、周期測定
部７を有している。

【００１７】発振器５としては、アナログ発振回路を用
いるようにしてもよいが、本例の場合、この発振器５と
しては発振周波数を可変としたリングオシレータを用い
ている。本例のデジタルＰＬＬ回路全体の説明に先立
ち、発振器５とされるリングオシレータについて図３〜
図５で説明しておく。

【００１８】まず図３によりリングオシレータの原理を
説明する。リングオシレータは基本的には奇数個のイン
バータがリング状に直列接続されて形成される。図３は
５個のインバータＩＶ１〜ＩＶ５が直列接続されてルー
プが形成されているリングオシレータの例を示してい
る。既知のとおりインバータは入出力が異なる論理状態
（例えば入力が『Ｈ』で出力が『Ｌ』）で安定となる
が、図３のように奇数個のインバータが直列にループ接
続された場合は、常にどこかのインバータで入出力が同
じ論理状態とならざるを得ない。このような状態を本明
細書では矛盾状態とよぶこととする。

【００１９】あるインバータが矛盾状態となると、その
インバータは出力される論理状態を反転させることで安
定となるが、これによって同時に、次に接続されたイン
バータが矛盾状態となる。リングオシレータとは、この
動作により矛盾状態が順次推移していくことで、確実に
発振が約束された回路である。その発振周期は、１つの
インバータの入力変化から出力変化までの時間遅延をτ
inv とすると、Ｎ段（図３の例は５段）のリングオシレ
ータによる発振周期は２Ｎτinv となる。ただし、簡単
のため、インバータの出力が『Ｈ』→『Ｌ』となるとき
の遅延時間とインバータの出力が『Ｌ』→『Ｈ』となる
ときの遅延時間は同じτinv となるとしている。

【００２０】図３（ａ）での各インバータＩＶ１〜ＩＶ
５についての入出力〜の論理状態は図３（ｂ）に示
される。まずインバータＩＶ１に着目すると、インバー
タＩＶ１の入力が『Ｌ』となっている時点ではインバ
ータＩＶ１の出力は『Ｈ』であり安定しているが、入
力が『Ｈ』となることでインバータＩＶ１が矛盾状態
となる。

【００２１】この矛盾状態はインバータＩＶ１の出力
が『Ｌ』となることで解消されるが、この反転のための
遅延時間が図３（ｂ）に示すτinv となる。インバータ
ＩＶ１の出力（＝インバータＩＶ２の入力）が
『Ｌ』となることでつづいてインバータＩＶ２が矛盾状
態となるが、τinv 後にインバータＩＶ２の出力が反
転され、インバータＩＶ２が安定する。そしてインバー
タＩＶ３が矛盾状態となる。

【００２２】つまり〜の各点での論理状態は、矛盾
状態の伝ぱんが一巡した時点で変化することになり、従
って『Ｈ』又は『Ｌ』が継続する幅（時間）は、図３の
ように５段のインバータＩＶ１〜ＩＶ５による回路では
５τinv となる。例えばの点から信号を取り出すと、
図３（ｂ）のの信号が得られ、つまり２×５τinv の
周期の信号（クロック）を得ることができる。

【００２３】このようなリングオシレータにおいて、ル
ープに含まれるインバータの段数を変化させるようにす
れば、可変周波数発生器を実現することができる。図４
は可変発振周波数リングオシレータのブロック図であ
る。このリングオシレータでは１２７個のインバータＩ
Ｖ１〜ＩＶ１２７が直列接続されている。なお説明上、
インバータＩＶ２，ＩＶ３をインバータグループＧＰ
２、インバータＩＶ４，ＩＶ５をインバータグループＧ
Ｐ３・・・・・インバータＩＶ１２６，ＩＶ１２７をインバ
ータグループＧＰ６４と呼ぶこととする。各インバータ
ＩＶ１〜ＩＶ１２７の入力変化から出力変化までの時間
遅延は１／２τinv とし、従って各インバータグループ
ＧＰ２〜ＧＰ６４に付いてみると、２つのインバータの
論理反転が行なわれる時の遅延時間はτinv となる。ま
た、インバータＩＶ１の前段にバッファ部１３が接続さ
れているとしたときに、バッファ部１３とインバータＩ
Ｖ１における遅延時間をτbiasとする。

【００２４】インバータＩＶ１及び各インバータグルー
プＧＰ２〜ＧＰ６４の出力点は、それぞれセレクタ１１
の各端子Ｌ１〜Ｌ６４に接続されている。セレクタ１１
は、セレクタ制御部１２からの制御に基づいて、端子Ｌ
１〜Ｌ６４の６４個の選択ポイントの内の１つを選択
し、その接続された端子をバッファ部１３を介してイン
バータＩＶ１の入力としている。従って、端子Ｌ１が選
択された場合はインバータＩＶ１のみのループが形成さ
れ、端子Ｌ２が選択された場合はインバータＩＶ１〜Ｉ
Ｖ３による３個のインバータによるループが形成され
る。また端子Ｌ６４が選択された場合は、インバータＩ
Ｖ１〜ＩＶ１２７による１２７個のインバータによるル
ープが形成される。

【００２５】このリングオシレータにおいてインバータ
ＩＶ１の出力を端子６からリングオシレータによる発振
出力（クロック信号）Ｓ_OSC として取り出すとすると、
セレクタ１１の接続状態により、発振出力Ｓ_OSC として
は６４種類の周波数に可変することができる。発振出力
Ｓ_OSC の周期は２（τbias＋Ｎ・τinv ）としてあらわ
される。なお、ＮはＧＰ２〜ＧＰ６４の６３個のインバ
ータグループのうちで発振ループに含まれるインバータ
グループの数とする。図５（ａ）〜（ｅ）には６４種類
のうちの５種類を例示した。

【００２６】即ち、セレクタ１１で端子Ｌ１が選択され
ているときは、インバータＩＶ１のみによるループで発
振が発生するため、遅延時間τbiasにより、図５（ａ）
のように２τbiasの周期のクロック信号が発振出力Ｓ
_OSC として得られる。またセレクタ１１で端子Ｌ２が選
択されているときは、インバータＩＶ１〜ＩＶ３による
ループで発振が発生するため、図５（ｂ）のように２
（τbias＋τinv ）の周期のクロック信号が発振出力Ｓ
_OSC として得られる。同様に、セレクタ１１で端子Ｌ
３，Ｌ４‥‥Ｌ６４のいずれかが選択されているとき
は、それぞれ図５（ｃ）（ｄ）（ｅ）のように２（τbi
as＋２τinv ）、２（τbias＋３τinv ）‥‥２（τbi
as＋６３τinv ）の周期のクロック信号が発振出力Ｓ
_OSC として得られることになる。

【００２７】つまりこのリングオシレータでは、セレク
タ制御部１２がセレクタ１１における接続端子を可変制
御することで、出力されるクロック信号Ｓ_OSC の周波数
を６４段階に可変制御できることになる。

【００２８】例えばこのようなリングオシレータを図１
のデジタルＰＬＬ回路において発振器５として採用する
場合、発振器５に対する制御入力を行なう部位、即ちＡ
／Ｄ変換器２、位相誤差検出部３、ローパスフィルタ
４、周期測定部７が、図４におけるセレクタ制御部１２
として機能することにより、デジタルＰＬＬ回路が実現
される。

【００２９】図１のデジタルＰＬＬ回路では、入力信号
はＡ／Ｄ変換器２において例えば８ビットのデジタルデ
ータに変換される。このＡ／Ｄ変換器２に対しては、発
振器５の発振出力であるクロック信号Ｓ_OSC が供給さ
れ、このクロック信号Ｓ_OSC がサンプリングクロックと
して用いられている。

【００３０】Ａ／Ｄ変換器２から出力されるデジタルデ
ータは、位相誤差検出部３においてクロック信号Ｓ_OSC
との間の位相誤差が検出される。そしてその位相誤差情
報はローパスフィルタ４を介して発振器５に供給され
る。

【００３１】上述のように発振器５は例えば図４のよう
なリングオシレータで形成されているが、位相誤差情報
がセレクタ１１で選択する選択ポイントの値とされるこ
とになり、つまり発振器５において、位相誤差情報に応
じて端子６から出力されるクロック信号Ｓ_OSC の周波数
が可変制御されることになる。この動作により、入力信
号に同期したクロック信号Ｓ_OSC が生成される。

【００３２】なお、リングオシレータを用いた発振器５
ではいわゆる自走発振周波数がないため、入力のない状
態を仮定したときの基準となる発振周波数を設定しなけ
ればならない。つまり、基準となる発振周波数を得るた
めのセレクタ１１における選択ポイントを設定しておか
なければならない。このため、周期測定部７がその基準
となる選択ポイントに相当する値を出力し、発振器５に
供給されるようにしている。

【００３３】従って、位相誤差検出部３で検出された誤
差情報に基づく選択ポイントの値と、周期測定部７から
出力される基準周波数としての選択ポイントの値が加算
された値が、発振器５内のセレクタ１１で選択されるべ
き選択ポイントの値となり、これによって入力信号の位
相誤差状態に応じて発振周波数が適正にコントロールさ
れることになる。

【００３４】また、周期測定部７ではクロック信号Ｓ
_OSC の周期を基準チャネルクロックに基づいて測定して
おり、例えばＰＬＬロックレンジから外れているか否か
を検出している。そして、クロック信号Ｓ_OSC が所定の
周波数レンジから外れたような場合には、それに応じて
基準となる発振周波数、即ちセレクタ１１での選択ポイ
ントを変更するような値を出力する。さらに、このＰＬ
Ｌ回路が例えばＤＡＴ再生装置などにおける再生クロッ
ク生成のために用いられる場合などでは、動作モード
（再生／早送りなどの各種モード）に応じて所定の基準
発振周波数が得られるように選択ポイントを設定するよ
うにしてもよい。

【００３５】以上のように本例のデジタルＰＬＬ回路で
は、Ａ／Ｄ変換器２までをも帰還ループに含めるように
しており、このような構成により、サンプリング誤差に
よる精度低下のないクロック信号Ｓ_OSC を得ることがで
きるようにしている。

【００３６】図２は位相誤差検出に基づくクロック信号
Ｓ_OSC の制御動作の例を示している。Ａ／Ｄ変換器２で
は、図２（ｂ）に示すクロック信号Ｓ_OSC の立上りで図
２（ａ）のような入力信号に対するサンプリングを行な
い、ａ₁ ，ａ₂ ，ａ₃ ，ａ₄，ａ₅ ・・・・として示すよう
な値を位相誤差検出部２に出力する。位相誤差検出部２
では、極性が異なる２つのサンプリング点での値から位
相誤差を検出する。即ち、２つの連続したサンプリング
点ａ(i) とａ(i+1) について、ａ(i) ×ａ(i+1) が負の
値であるときは、そのサンプリング点の間に、入力信号
のエッジ（反転ポイント）があることがわかり、そのエ
ッジがクロック信号Ｓ_OSC の周期の中央（立下がりタイ
ミング）にあわせていくように制御を行なう。

【００３７】入力信号がＤＡＴ等の再生装置からの再生
信号である場合などは、そのアイパターンの開口（ア
イ）が開くようにすることが良好であることを考慮する
と、クロック信号Ｓ_OSC の立上りが入力信号の正負のピ
ークタイミングに相当するようにされる。そして本例の
場合、クロック信号Ｓ_OSC はＡ／Ｄ変換器２のサンプリ
ングクロックとして用いられるため、２つのサンプル点
ａ(i) ，ａ(i+1) について、その絶対値が等しくなるよ
うにクロック信号Ｓ_OSC の位相が制御されれば良いこと
になる。つまり、ａ(i) ＋ａ(i+1) ＝０に近づくように
クロック信号Ｓ_OS _C の位相が制御され、ａ(i) ＋ａ(i+
1) ＝０のときはいわゆるＰＬＬロック状態となる。

【００３８】実際の処理としては、２つの連続したサン
プリング点ａ(i) とａ(i+1) について、ａ(i) ×ａ(i+
1) が負の値であるときは、図２（ａ）に一点鎖線で示
すように直線補間を行なって入力信号のエッジを求め、
その入力信号のエッジとクロック信号Ｓ_OSC との間の位
相誤差を求める。図２中ｔ_1S、ｔ_2S、ｔ_3Sとして示す部
分が各時点で検出される位相誤差分となる。図２に示す
位相誤差ｔ_1Sが求められた時点では、それに応じて出力
されるクロック信号Ｓ_OSC の位相が進められる方向に発
振器５が制御されることになる。また位相誤差ｔ_2Sが求
められた時点では、それに応じて出力されるクロック信
号Ｓ_OSC の位相が遅れる方向に発振器５が制御されるこ
とになる。

【００３９】ここで、入力信号の本来のエッジとクロッ
ク信号Ｓ_OSC との間の位相誤差は図２中ｔ₁ 、ｔ₂ 、ｔ
₃ として示すものとなるべきであるところ、検出される
位相誤差ｔ_1S、ｔ_2S、ｔ_3Sは、いわゆるサンプリング誤
差を含むものとなっている。ところが本例の場合、Ａ／
Ｄ変換器２のサンプリングクロックにもクロック信号Ｓ
_OSC が用いられることから、サンプリングクロック自体
もＰＬＬ動作において可変制御される。そしてこれによ
って、位相誤差検出部３で単純な直線補間に基づいて算
出される位相誤差情報には、最終的にはサンプリング誤
差分も含まれることになり、つまり、本例の場合、入力
信号とクロック信号Ｓ_OSC の位相誤差がなくなるように
クロック信号Ｓ_OSC 周波数が制御される動作に際に、サ
ンプリング誤差分も解消されていくように推移してい
き、ロック状態においてはサンプリング誤差のない状態
で入力信号に同期したクロック信号Ｓ_OSC が得られるこ
とになる。

【００４０】このように本例のデジタルＰＬＬ回路で
は、Ａ／Ｄ変換器２のサンプリングクロックとしてクロ
ック信号Ｓ_OSC を用いているため、入力信号とは非同期
であるマスタークロックを用いてサンプリングする場合
に生じるようなサンプリング誤差成分のない高精度のク
ロック信号Ｓ_OSC を得ることができる。

【００４１】また、上述のように簡単な直線補間に基づ
いて求められた位相誤差に基づいて制御していけばよ
く、従来のようにサンプリング誤差成分をできるだけ解
消するための入力信号の正確なエッジ位置を推測する複
雑かつ膨大な演算は不要になり、処理時間の短縮化、回
路規模の縮小といった利点も得られる。またマスターク
ロックが不要となることから、マスタークロックの高周
波数化の限度から容易に性能の良いデジタルＰＬＬ回路
が実現できないといったことも解消される。

【００４２】以上実施の形態を説明してきたが、本発明
としては各種変形例が考えられることはいうまでもな
い。例えばＡ／Ｄ変換器２に代えてフリップフロップを
用いた回路例も考えられ、この場合、フリップフロップ
のラッチクロックとして発振器５から出力されるクロッ
ク信号Ｓ_OSC が用いられるようにすればよい。

【００４３】

【発明の効果】以上説明したように本発明のデジタルＰ
ＬＬ回路では、入力信号と発振出力についての位相誤差
情報を検出しその位相誤差が少なくなるように発振手段
の発振出力位相を制御する発振制御手段に対してデジタ
ルデータ化した入力信号を供給する変換手段もＰＬＬル
ープに含むようにし、つまり発振手段の発振出力により
入力信号がサンプリングされるようにしている。このた
め、サンプリングの際に発生する入力信号の検出位相誤
差（サンプリング誤差）についてもそれが解消されるよ
うにＰＬＬ動作が行なわれることになり、従ってサンプ
リング誤差成分のない高精度の発振出力（入力信号に同
期したクロック信号）を得ることができるという効果が
ある。

【００４４】また、従来のようにサンプリング誤差成分
をできるだけ解消するための複雑かつ膨大な演算は不要
になり、処理時間の短縮化、回路規模の縮小といった効
果も得られる。さらにマスタークロックが不要となるこ
とから、マスタークロックの高周波数化の限度という事
情から性能の良いデジタルＰＬＬ回路が実現できないと
いったこともなくなる。

【図面の簡単な説明】

【図１】実施の形態におけるＰＬＬ回路のブロック図で
ある。

【図２】実施の形態のＰＬＬ回路の位相誤差検出動作の
説明図である。

【図３】リングオシレータの原理の説明図である。

【図４】実施の形態で発振器として用いられる発振周波
数可変リングオシレータのブロック図である。

【図５】実施の形態で発振器として用いられる発振周波
数可変リングオシレータでの発振周波数の説明図であ
る。

【図６】従来のデジタルＰＬＬ回路のブロック図であ
る。

【図７】従来のデジタルＰＬＬ回路の動作の説明図であ
る。

【符号の説明】

２Ａ／Ｄ変換器３位相誤差検出部４ローパスフィルタ５発振器７周期測定部

Claims

【特許請求の範囲】

【請求項１】発振手段と、前記発振手段からの発振出力をサンプリングクロックと
して用い、入力信号をデジタルデータに変換する変換手
段と、前記変換手段により得られたデジタルデータについて、
前記発振手段からの発振出力に対する位相誤差情報を検
出し、当該位相誤差が少なくなるように前記発振手段の
発振出力位相を制御する発振制御手段と、を有して構成されることを特徴とするデジタルＰＬＬ回
路。
【請求項２】前記発振制御手段は、検出した位相誤差
情報に基づいて、入力されるデジタルデータのサンプリ
ング点の中間が前記発振手段からの発振出力のエッジと
なるように前記発振手段の発振出力位相を制御すること
を特徴とする請求項１に記載のデジタルＰＬＬ回路。