JPH09243671A - ヒステリシスコンパレータ - Google Patents
ヒステリシスコンパレータInfo
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- JPH09243671A JPH09243671A JP8051514A JP5151496A JPH09243671A JP H09243671 A JPH09243671 A JP H09243671A JP 8051514 A JP8051514 A JP 8051514A JP 5151496 A JP5151496 A JP 5151496A JP H09243671 A JPH09243671 A JP H09243671A
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Abstract
(57)【要約】
【課題】ヒステリシスコンパレータのヒステリシス特性
を向上させる。 【解決手段】比較器１２は入力信号ＶＩと基準信号ＶＡ
とを比較し、信号ＶＯを出力する。ヒステリシス回路１
３のトランジスタＴ１１，Ｔ１２のエミッタ面積の比は
１：ｎである。スイッチ１５は信号ＶＯによってオンオ
フし、定電流源１４からトランジスタへの電流の供給及
び遮断を行う。電圧源Ｖ１及び抵抗Ｒ１はトランジスタ
Ｔ１１のエミッタに接続され、抵抗Ｒ２はトランジスタ
Ｔ１２のエミッタに接続され、抵抗Ｒ３は電圧源Ｖ２に
接続される。抵抗Ｒ１〜Ｒ３の接続点から基準信号ＶＡ
が出力される。トランジスタＴ１１のコレクタ及びベー
スは接続され、トランジスタＴ１２のコレクタ及びベー
スは接続される。定電流源１４の電流は、トランジスタ
Ｔ１２のエミッタ電圧が電圧源Ｖ１と等しくなるよう
に、トランジスタＴ１２を流れる電流の（ｎ＋１）／ｎ
倍に設定される。
を向上させる。 【解決手段】比較器１２は入力信号ＶＩと基準信号ＶＡ
とを比較し、信号ＶＯを出力する。ヒステリシス回路１
３のトランジスタＴ１１，Ｔ１２のエミッタ面積の比は
１：ｎである。スイッチ１５は信号ＶＯによってオンオ
フし、定電流源１４からトランジスタへの電流の供給及
び遮断を行う。電圧源Ｖ１及び抵抗Ｒ１はトランジスタ
Ｔ１１のエミッタに接続され、抵抗Ｒ２はトランジスタ
Ｔ１２のエミッタに接続され、抵抗Ｒ３は電圧源Ｖ２に
接続される。抵抗Ｒ１〜Ｒ３の接続点から基準信号ＶＡ
が出力される。トランジスタＴ１１のコレクタ及びベー
スは接続され、トランジスタＴ１２のコレクタ及びベー
スは接続される。定電流源１４の電流は、トランジスタ
Ｔ１２のエミッタ電圧が電圧源Ｖ１と等しくなるよう
に、トランジスタＴ１２を流れる電流の（ｎ＋１）／ｎ
倍に設定される。
Description
【０００１】
【発明の属する技術分野】本発明はヒステリシスコンパ
レータに関する。近年の半導体装置を用いた電子機器シ
ステムの高精度化に伴い、これらのシステムに用いられ
るヒステリシスコンパレータにも高精度化が要求されて
いる。そのため、ヒステリシスコンパレータのヒステリ
シス特性を向上させる必要がある。
レータに関する。近年の半導体装置を用いた電子機器シ
ステムの高精度化に伴い、これらのシステムに用いられ
るヒステリシスコンパレータにも高精度化が要求されて
いる。そのため、ヒステリシスコンパレータのヒステリ
シス特性を向上させる必要がある。
【０００２】
【従来の技術】図７は従来のヒステリシスコンパレータ
の回路構成を示す。ヒステリシスコンパレータ１は、比
較器２とヒステリシス回路３とを備える。比較器２は高
電位電源ＶCCと低電位電源ＶSSとを動作電源として供給
されている。比較器２は＋側入力端子（非反転入力端
子）に入力信号ＶＩを入力し、−側入力端子（反転入力
端子）にヒステリシス回路３の基準信号ＶＤを基準信号
として入力している。比較器２は入力信号ＶＩの電圧が
基準信号ＶＤの電圧よりも高い場合には電源ＶCCレベル
（Ｈレベル）の信号ＶＯを出力し、入力信号ＶＩの電圧
が基準信号ＶＤの電圧よりも低い場合には電源ＶSSレベ
ル（Ｌレベル）の信号ＶＯを出力する。
の回路構成を示す。ヒステリシスコンパレータ１は、比
較器２とヒステリシス回路３とを備える。比較器２は高
電位電源ＶCCと低電位電源ＶSSとを動作電源として供給
されている。比較器２は＋側入力端子（非反転入力端
子）に入力信号ＶＩを入力し、−側入力端子（反転入力
端子）にヒステリシス回路３の基準信号ＶＤを基準信号
として入力している。比較器２は入力信号ＶＩの電圧が
基準信号ＶＤの電圧よりも高い場合には電源ＶCCレベル
（Ｈレベル）の信号ＶＯを出力し、入力信号ＶＩの電圧
が基準信号ＶＤの電圧よりも低い場合には電源ＶSSレベ
ル（Ｌレベル）の信号ＶＯを出力する。
【０００３】ヒステリシス回路３は、３つの抵抗Ｒ４，
Ｒ５，Ｒ６と、スイッチとしてのｎｐｎトランジスタＴ
１とを備える。抵抗Ｒ６の一端は高電位電源ＶCCに接続
され、他端は抵抗Ｒ４の一端に接続されている。抵抗Ｒ
４の他端は低電位電源ＶSSに接続されている。抵抗Ｒ５
の一端は抵抗Ｒ６，Ｒ４間のノードＤに接続され、他端
はｎｐｎトランジスタＴ１のコレクタに接続されてい
る。ｎｐｎトランジスタＴ１のエミッタは低電位電源Ｖ
SSに接続されており、ベースには前記比較器２の出力信
号ＶＯが入力されている。
Ｒ５，Ｒ６と、スイッチとしてのｎｐｎトランジスタＴ
１とを備える。抵抗Ｒ６の一端は高電位電源ＶCCに接続
され、他端は抵抗Ｒ４の一端に接続されている。抵抗Ｒ
４の他端は低電位電源ＶSSに接続されている。抵抗Ｒ５
の一端は抵抗Ｒ６，Ｒ４間のノードＤに接続され、他端
はｎｐｎトランジスタＴ１のコレクタに接続されてい
る。ｎｐｎトランジスタＴ１のエミッタは低電位電源Ｖ
SSに接続されており、ベースには前記比較器２の出力信
号ＶＯが入力されている。
【０００４】ヒステリシス回路３はｎｐｎトランジスタ
Ｔ１の導通状態及び非導通状態に基づいて抵抗Ｒ６，Ｒ
４間のノードＤから基準信号ＶＤを出力する。すなわ
ち、ｎｐｎトランジスタＴ１がオフしているときには、
電源ＶCCから抵抗Ｒ６，Ｒ４のみを介して電源ＶSSに電
流が流れるため、基準信号ＶＤの電圧ＶＤ１は以下の数
１のように表される。
Ｔ１の導通状態及び非導通状態に基づいて抵抗Ｒ６，Ｒ
４間のノードＤから基準信号ＶＤを出力する。すなわ
ち、ｎｐｎトランジスタＴ１がオフしているときには、
電源ＶCCから抵抗Ｒ６，Ｒ４のみを介して電源ＶSSに電
流が流れるため、基準信号ＶＤの電圧ＶＤ１は以下の数
１のように表される。
【０００５】
【数１】
【０００６】一方、ｎｐｎトランジスタＴ１がオンして
いるときには、電源ＶCCから抵抗Ｒ６，Ｒ４を介して電
源ＶSSに電流が流れるとともに、抵抗Ｒ５及びｎｐｎト
ランジスタＴ１を介して電源ＶSSに電流が流れる。この
とき、基準信号ＶＤの電圧をＶＤ２とし、抵抗Ｒ６，Ｒ
４，Ｒ５に流れる電流をそれぞれＩ１，Ｉ２，Ｉ３と
し、ノードＥ（ｎｐｎトランジスタＴ１のコレクタ）の
電圧をＶＥとする。なお、電圧ＶＥは低電位電源ＶSSに
ｎｐｎトランジスタＴ１のコレクタ・エミッタ間電圧Ｖ
CEを加えた値である。すると、
いるときには、電源ＶCCから抵抗Ｒ６，Ｒ４を介して電
源ＶSSに電流が流れるとともに、抵抗Ｒ５及びｎｐｎト
ランジスタＴ１を介して電源ＶSSに電流が流れる。この
とき、基準信号ＶＤの電圧をＶＤ２とし、抵抗Ｒ６，Ｒ
４，Ｒ５に流れる電流をそれぞれＩ１，Ｉ２，Ｉ３と
し、ノードＥ（ｎｐｎトランジスタＴ１のコレクタ）の
電圧をＶＥとする。なお、電圧ＶＥは低電位電源ＶSSに
ｎｐｎトランジスタＴ１のコレクタ・エミッタ間電圧Ｖ
CEを加えた値である。すると、
【０００７】
【数２】
【０００８】抵抗Ｒ６の両端間電圧（ＶCC−ＶＤ２）
は、
は、
【０００９】
【数３】
【００１０】となる。従って、各辺を移項して整理する
と、
と、
【００１１】
【数４】
【００１２】となる。よって、
【００１３】
【数５】
【００１４】上記数５からも分かるように、ｎｐｎトラ
ンジスタＴ１がオンしているときの基準信号ＶＤの電圧
ＶＤ２には、ｎｐｎトランジスタＴ１のコレクタ・エミ
ッタ間の電圧ＶCEの影響が出てしまう。ｎｐｎトランジ
スタＴ１のコレクタ・エミッタ間電圧ＶCEは、例えば
０．１Ｖ（ボルト）〜０．３Ｖ（ボルト）となる。
ンジスタＴ１がオンしているときの基準信号ＶＤの電圧
ＶＤ２には、ｎｐｎトランジスタＴ１のコレクタ・エミ
ッタ間の電圧ＶCEの影響が出てしまう。ｎｐｎトランジ
スタＴ１のコレクタ・エミッタ間電圧ＶCEは、例えば
０．１Ｖ（ボルト）〜０．３Ｖ（ボルト）となる。
【００１５】図８は従来のヒステリシス回路３におい
て、ｎｐｎトランジスタＴ１のベースに定電流源４を接
続し、電源ＶCC，ＶSSの電圧をそれぞれ１２Ｖ，−１２
Ｖとし、抵抗Ｒ４，Ｒ５，Ｒ６の抵抗値をそれぞれ２．
４ｋΩ（キロオーム），２．６７ｋΩ，８ｋΩとした場
合の基準信号ＶＤの特性を示す。
て、ｎｐｎトランジスタＴ１のベースに定電流源４を接
続し、電源ＶCC，ＶSSの電圧をそれぞれ１２Ｖ，−１２
Ｖとし、抵抗Ｒ４，Ｒ５，Ｒ６の抵抗値をそれぞれ２．
４ｋΩ（キロオーム），２．６７ｋΩ，８ｋΩとした場
合の基準信号ＶＤの特性を示す。
【００１６】図８（ｂ）に示すように、定電流源４の電
流が０Ａ（アンペア）、すなわち、ｎｐｎトランジスタ
Ｔ１がオフしているときには、基準信号ＶＤの電圧を−
８．０Ｖにすることができるが、定電流源４の電流を増
加させても、ｎｐｎトランジスタＴ１のコレクタ・エミ
ッタ間電圧ＶCEを０Ｖにすることはできず、よって基準
信号ＶＤの電圧を−１０．０Ｖにすることはできない。
流が０Ａ（アンペア）、すなわち、ｎｐｎトランジスタ
Ｔ１がオフしているときには、基準信号ＶＤの電圧を−
８．０Ｖにすることができるが、定電流源４の電流を増
加させても、ｎｐｎトランジスタＴ１のコレクタ・エミ
ッタ間電圧ＶCEを０Ｖにすることはできず、よって基準
信号ＶＤの電圧を−１０．０Ｖにすることはできない。
【００１７】
【発明が解決しようとする課題】従って、従来のヒステ
リシスコンパレータ１において、ｎｐｎトランジスタＴ
１がオンしているときの基準信号ＶＤの電圧はｎｐｎト
ランジスタＴ１のコレクタ・エミッタ間電圧ＶCEの影響
を受け、抵抗Ｒ４，Ｒ５，Ｒ６によって決定することが
できない。その結果、高精度のヒステリシス特性を得る
ことができなかった。
リシスコンパレータ１において、ｎｐｎトランジスタＴ
１がオンしているときの基準信号ＶＤの電圧はｎｐｎト
ランジスタＴ１のコレクタ・エミッタ間電圧ＶCEの影響
を受け、抵抗Ｒ４，Ｒ５，Ｒ６によって決定することが
できない。その結果、高精度のヒステリシス特性を得る
ことができなかった。
【００１８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、高精度のヒステリシス
特性を持つヒステリシスコンパレータを提供することに
ある。
れたものであって、その目的は、高精度のヒステリシス
特性を持つヒステリシスコンパレータを提供することに
ある。
【００１９】
【課題を解決するための手段】図１は請求項２を含む請
求項１の発明の原理説明図である。比較器１２は高電位
電源ＶCC及び低電位電源ＶSSが動作電源として供給され
ている。比較器１２は入力信号ＶＩと基準信号ＶＡとを
比較し、入力信号ＶＩの電圧が基準信号ＶＡの電圧より
も高いとき高電位電源ＶCCの電圧の信号ＶＯを出力し、
入力信号ＶＩの電圧が基準信号ＶＡの電圧よりも低いと
き低電位電源ＶSSの電圧の信号ＶＯを出力する。
求項１の発明の原理説明図である。比較器１２は高電位
電源ＶCC及び低電位電源ＶSSが動作電源として供給され
ている。比較器１２は入力信号ＶＩと基準信号ＶＡとを
比較し、入力信号ＶＩの電圧が基準信号ＶＡの電圧より
も高いとき高電位電源ＶCCの電圧の信号ＶＯを出力し、
入力信号ＶＩの電圧が基準信号ＶＡの電圧よりも低いと
き低電位電源ＶSSの電圧の信号ＶＯを出力する。
【００２０】ヒステリシス回路１３は比較器１２の出力
信号に基づいて電圧値が異なる第１の電圧と第２の電圧
の基準信号ＶＡを比較器１２に出力する。定電流源１４
は一定の電流を供給する。
信号に基づいて電圧値が異なる第１の電圧と第２の電圧
の基準信号ＶＡを比較器１２に出力する。定電流源１４
は一定の電流を供給する。
【００２１】第１及び第２のトランジスタＴ１１，Ｔ１
２は定電流源１４の電流を流すものであって、第１及び
第２のトランジスタＴ１１，Ｔ１２のエミッタ面積の比
は１：ｎ（ｎは正の数）である。
２は定電流源１４の電流を流すものであって、第１及び
第２のトランジスタＴ１１，Ｔ１２のエミッタ面積の比
は１：ｎ（ｎは正の数）である。
【００２２】スイッチ１５は比較器１２の出力信号ＶＯ
に基づいてオンオフされ、かつ、定電流源１４からの第
１及び第２のトランジスタＴ１１，Ｔ１２への電流の供
給及び遮断を行うためのものである。
に基づいてオンオフされ、かつ、定電流源１４からの第
１及び第２のトランジスタＴ１１，Ｔ１２への電流の供
給及び遮断を行うためのものである。
【００２３】第１の電圧源Ｖ１は第１のトランジスタＴ
１１のエミッタに接続され、第１の抵抗Ｒ１は一端が第
１のトランジスタＴ１１のエミッタに接続されている。
第２の抵抗Ｒ２は一端が第２のトランジスタＴ１２のエ
ミッタに接続されている。第３の抵抗Ｒ３は一端が第２
の電圧源Ｖ２に接続されている。第１〜第３の抵抗Ｒ１
〜Ｒ３の他端を互いに接続した接続点から基準信号ＶＡ
が出力される。
１１のエミッタに接続され、第１の抵抗Ｒ１は一端が第
１のトランジスタＴ１１のエミッタに接続されている。
第２の抵抗Ｒ２は一端が第２のトランジスタＴ１２のエ
ミッタに接続されている。第３の抵抗Ｒ３は一端が第２
の電圧源Ｖ２に接続されている。第１〜第３の抵抗Ｒ１
〜Ｒ３の他端を互いに接続した接続点から基準信号ＶＡ
が出力される。
【００２４】第１のトランジスタＴ１１のコレクタ及び
ベースは互いに接続され、第２のトランジスタＴ１２の
コレクタ及びベースは互いに接続されている。そして、
定電流源１４が供給する電流は、第２のトランジスタＴ
１２のエミッタの電圧が第１の電圧源Ｖ１の電圧と等し
くなるように、第２のトランジスタＴ１２を流れる電流
の（ｎ＋１）／ｎ倍に設定されている。
ベースは互いに接続され、第２のトランジスタＴ１２の
コレクタ及びベースは互いに接続されている。そして、
定電流源１４が供給する電流は、第２のトランジスタＴ
１２のエミッタの電圧が第１の電圧源Ｖ１の電圧と等し
くなるように、第２のトランジスタＴ１２を流れる電流
の（ｎ＋１）／ｎ倍に設定されている。
【００２５】図２は請求項３を含む請求項１の発明の原
理説明図である。ヒステリシス回路１７は比較器１２の
出力信号に基づいて電圧値が異なる第１の電圧と第２の
電圧の基準信号ＶＡを比較器１２に出力する。
理説明図である。ヒステリシス回路１７は比較器１２の
出力信号に基づいて電圧値が異なる第１の電圧と第２の
電圧の基準信号ＶＡを比較器１２に出力する。
【００２６】第１のトランジスタＴ１１のコレクタ及び
ベースは互いに接続され、第２のトランジスタＴ１２は
第１のトランジスタＴ１１に対してカレントミラー接続
されている。定電流源１４が供給する電流は、第２のト
ランジスタＴ１２のエミッタの電圧が第１の電圧源Ｖ１
の電圧と等しくなるように、第２のトランジスタＴ１２
を流れる電流の１／ｎ倍に設定されている。
ベースは互いに接続され、第２のトランジスタＴ１２は
第１のトランジスタＴ１１に対してカレントミラー接続
されている。定電流源１４が供給する電流は、第２のト
ランジスタＴ１２のエミッタの電圧が第１の電圧源Ｖ１
の電圧と等しくなるように、第２のトランジスタＴ１２
を流れる電流の１／ｎ倍に設定されている。
【００２７】（作用）従って、請求項１及び２の発明で
は、スイッチ１５によって定電流源１４からの第１及び
第２のトランジスタＴ１１，Ｔ１２への電流が遮断され
ると、基準信号ＶＡの第１の電圧は第１及び第３の抵抗
Ｒ１，Ｒ３の値のみで表される。また、スイッチ１５に
よって定電流源１４から第１及び第２のトランジスタＴ
１１，Ｔ１２に電流が供給されると、第２のトランジス
タＴ１２のエミッタの電位は第１の電圧源Ｖ１の電位と
同電位になり、基準信号ＶＡの第２の電圧は第２のトラ
ンジスタＴ１２のコレクタ−エミッタ間電圧の影響を受
けず、第１〜第３の抵抗Ｒ１，Ｒ２，Ｒ３の値のみで表
される。そのため、精度の良いヒステリシス特性を得る
ことができる。
は、スイッチ１５によって定電流源１４からの第１及び
第２のトランジスタＴ１１，Ｔ１２への電流が遮断され
ると、基準信号ＶＡの第１の電圧は第１及び第３の抵抗
Ｒ１，Ｒ３の値のみで表される。また、スイッチ１５に
よって定電流源１４から第１及び第２のトランジスタＴ
１１，Ｔ１２に電流が供給されると、第２のトランジス
タＴ１２のエミッタの電位は第１の電圧源Ｖ１の電位と
同電位になり、基準信号ＶＡの第２の電圧は第２のトラ
ンジスタＴ１２のコレクタ−エミッタ間電圧の影響を受
けず、第１〜第３の抵抗Ｒ１，Ｒ２，Ｒ３の値のみで表
される。そのため、精度の良いヒステリシス特性を得る
ことができる。
【００２８】また、請求項３の発明においても、基準信
号ＶＡの第１の電圧及び第２の電圧は抵抗Ｒ１，Ｒ２，
Ｒ３の値のみで表され、精度の良いヒステリシス特性を
得ることができるとともに、定電流源１４の電流値を小
さくして低消費電流化を図ることができる。
号ＶＡの第１の電圧及び第２の電圧は抵抗Ｒ１，Ｒ２，
Ｒ３の値のみで表され、精度の良いヒステリシス特性を
得ることができるとともに、定電流源１４の電流値を小
さくして低消費電流化を図ることができる。
【００２９】
［第１の実施の形態］以下、本発明の第１の実施の形態
を図３，図４に従って説明する。
を図３，図４に従って説明する。
【００３０】図３は本形態のヒステリシスコンパレータ
２１の回路構成を示す。ヒステリシスコンパレータ２１
は、比較器１２、ヒステリシス回路２２、及び出力回路
２５を備える。比較器１２は高電位電源（以下、高電源
という）ＶCCと低電位電源（以下、低電源という）ＶSS
とを動作電源として供給されている。比較器１２は＋側
入力端子（非反転入力端子）に入力信号ＶＩを入力し、
−入力端子（反転入力端子）にヒステリシス回路２２の
基準信号ＶＡを入力している。
２１の回路構成を示す。ヒステリシスコンパレータ２１
は、比較器１２、ヒステリシス回路２２、及び出力回路
２５を備える。比較器１２は高電位電源（以下、高電源
という）ＶCCと低電位電源（以下、低電源という）ＶSS
とを動作電源として供給されている。比較器１２は＋側
入力端子（非反転入力端子）に入力信号ＶＩを入力し、
−入力端子（反転入力端子）にヒステリシス回路２２の
基準信号ＶＡを入力している。
【００３１】比較器１２は入力信号ＶＩの電圧が基準信
号ＶＡの電圧以上の場合にはＨレベル（高電源ＶCCレベ
ル）の信号ＶＣ１を出力し、入力信号ＶＩの電圧が基準
信号ＶＡの電圧よりも低い場合にはＬレベル（低電源Ｖ
SSレベル）の信号ＶＣ１を出力する。
号ＶＡの電圧以上の場合にはＨレベル（高電源ＶCCレベ
ル）の信号ＶＣ１を出力し、入力信号ＶＩの電圧が基準
信号ＶＡの電圧よりも低い場合にはＬレベル（低電源Ｖ
SSレベル）の信号ＶＣ１を出力する。
【００３２】出力回路２５は、定電流源２６，２７、抵
抗２８，３３、入力用のｎｐｎトランジスタ３０、出力
用のｎｐｎトランジスタ３１、及びダイオード３２を備
える。
抗２８，３３、入力用のｎｐｎトランジスタ３０、出力
用のｎｐｎトランジスタ３１、及びダイオード３２を備
える。
【００３３】入力用のｎｐｎトランジスタ３０は定電流
源２６を介して高電源ＶCCに接続されたコレクタと、低
電源ＶSSに接続されたエミッタと、前記比較器１２の出
力信号ＶＣ１を入力するベースとを備える。ｎｐｎトラ
ンジスタ３０はＨレベルの信号ＶＣ１に基づいてオン
し、Ｌレベルの信号ＶＣ１に基づいてオフする。
源２６を介して高電源ＶCCに接続されたコレクタと、低
電源ＶSSに接続されたエミッタと、前記比較器１２の出
力信号ＶＣ１を入力するベースとを備える。ｎｐｎトラ
ンジスタ３０はＨレベルの信号ＶＣ１に基づいてオン
し、Ｌレベルの信号ＶＣ１に基づいてオフする。
【００３４】ダイオード３２は定電流源２７を介して高
電源ＶCCに接続されたアノードと、抵抗３３を介して低
電源ＶSSに接続されたカソードとを備える。出力用のｎ
ｐｎトランジスタ３１は、抵抗２８を介して高電源ＶCC
に接続されたコレクタと、低電源ＶSSに接続されたエミ
ッタと、前記入力用ｎｐｎトランジスタ３０のコレクタ
に接続されたベースとを備える。
電源ＶCCに接続されたアノードと、抵抗３３を介して低
電源ＶSSに接続されたカソードとを備える。出力用のｎ
ｐｎトランジスタ３１は、抵抗２８を介して高電源ＶCC
に接続されたコレクタと、低電源ＶSSに接続されたエミ
ッタと、前記入力用ｎｐｎトランジスタ３０のコレクタ
に接続されたベースとを備える。
【００３５】ｎｐｎトランジスタ３１はそのコレクタか
ら入力信号ＶＩに基づく出力信号ＶＯを出力する。すな
わち、Ｈレベルの信号ＶＣ１に基づいてｎｐｎトランジ
スタ３０がオンするとｎｐｎトランジスタ３１のベース
電位がＬレベルに低下するため、ｎｐｎトランジスタ３
１はオフし、Ｈレベル（高電源ＶCCレベル）の出力信号
ＶＯを出力する。逆に、Ｌレベルの信号ＶＣ１に基づい
てｎｐｎトランジスタ３０がオフするとｎｐｎトランジ
スタ３１のベース電位がＨレベルに上昇するため、ｎｐ
ｎトランジスタ３１はオンし、Ｌレベル（低電源ＶSSレ
ベル）の出力信号ＶＯを出力する。
ら入力信号ＶＩに基づく出力信号ＶＯを出力する。すな
わち、Ｈレベルの信号ＶＣ１に基づいてｎｐｎトランジ
スタ３０がオンするとｎｐｎトランジスタ３１のベース
電位がＬレベルに低下するため、ｎｐｎトランジスタ３
１はオフし、Ｈレベル（高電源ＶCCレベル）の出力信号
ＶＯを出力する。逆に、Ｌレベルの信号ＶＣ１に基づい
てｎｐｎトランジスタ３０がオフするとｎｐｎトランジ
スタ３１のベース電位がＨレベルに上昇するため、ｎｐ
ｎトランジスタ３１はオンし、Ｌレベル（低電源ＶSSレ
ベル）の出力信号ＶＯを出力する。
【００３６】ヒステリシス回路２２は、第１のトランジ
スタとしてのｎｐｎトランジスタＴ１１と、第２のトラ
ンジスタとしてのｎｐｎトランジスタＴ１２と、第１〜
第３の抵抗Ｒ１，Ｒ２，Ｒ３と、スイッチとしてのｎｐ
ｎトランジスタ２３と、抵抗２４と、定電流源１４とを
備える。ｎｐｎトランジスタＴ１１，Ｔ１２のエミッタ
面積の比は１：ｎ（ｎは正の数）に設定されている。
スタとしてのｎｐｎトランジスタＴ１１と、第２のトラ
ンジスタとしてのｎｐｎトランジスタＴ１２と、第１〜
第３の抵抗Ｒ１，Ｒ２，Ｒ３と、スイッチとしてのｎｐ
ｎトランジスタ２３と、抵抗２４と、定電流源１４とを
備える。ｎｐｎトランジスタＴ１１，Ｔ１２のエミッタ
面積の比は１：ｎ（ｎは正の数）に設定されている。
【００３７】定電流源１４は高電源ＶCCに接続されてお
り、一定の値の電流Ｉを供給するものである。ｎｐｎト
ランジスタＴ１１のコレクタ及びベースは互いに接続さ
れるとともに、定電流源１４に接続されている。ｎｐｎ
トランジスタＴ１２のコレクタ及びベースは互いに接続
されており、定電流源１４に対して第１のｎｐｎトラン
ジスタＴ１１と並列に接続されている。第１のｎｐｎト
ランジスタＴ１１のエミッタは第１の電圧源（Ｖ１）と
してのグランドＧＮＤに接続されている。
り、一定の値の電流Ｉを供給するものである。ｎｐｎト
ランジスタＴ１１のコレクタ及びベースは互いに接続さ
れるとともに、定電流源１４に接続されている。ｎｐｎ
トランジスタＴ１２のコレクタ及びベースは互いに接続
されており、定電流源１４に対して第１のｎｐｎトラン
ジスタＴ１１と並列に接続されている。第１のｎｐｎト
ランジスタＴ１１のエミッタは第１の電圧源（Ｖ１）と
してのグランドＧＮＤに接続されている。
【００３８】ｎｐｎトランジスタ２３は、前記ｎｐｎト
ランジスタＴ１１，Ｔ１２のコレクタに接続されたコレ
クタと、抵抗２４を介して前記出力用ｎｐｎトランジス
タ３１のベースに接続されたエミッタと、定電流源２７
及びダイオード３２間のノードに接続されたベースとを
備える。
ランジスタＴ１１，Ｔ１２のコレクタに接続されたコレ
クタと、抵抗２４を介して前記出力用ｎｐｎトランジス
タ３１のベースに接続されたエミッタと、定電流源２７
及びダイオード３２間のノードに接続されたベースとを
備える。
【００３９】ｎｐｎトランジスタ３０がオンしてｎｐｎ
トランジスタ３１のベース電位がＬレベルに低下する
と、ｎｐｎトランジスタ２３はオンして、定電流源１４
からｎｐｎトランジスタＴ１１，Ｔ１２への電流を遮断
する。逆に、ｎｐｎトランジスタ３０がオフしてｎｐｎ
トランジスタ３１のベース電位がＨレベルに上昇する
と、ｎｐｎトランジスタ２３はオフして、定電流源１４
からｎｐｎトランジスタＴ１１，Ｔ１２への電流の供給
を許容する。
トランジスタ３１のベース電位がＬレベルに低下する
と、ｎｐｎトランジスタ２３はオンして、定電流源１４
からｎｐｎトランジスタＴ１１，Ｔ１２への電流を遮断
する。逆に、ｎｐｎトランジスタ３０がオフしてｎｐｎ
トランジスタ３１のベース電位がＨレベルに上昇する
と、ｎｐｎトランジスタ２３はオフして、定電流源１４
からｎｐｎトランジスタＴ１１，Ｔ１２への電流の供給
を許容する。
【００４０】第１の抵抗Ｒ１は第１のｎｐｎトランジス
タＴ１１のエミッタ及びグランドＧＮＤに接続され、第
２の抵抗Ｒ２の一端は第２のｎｐｎトランジスタＴ１２
のエミッタに接続されている。第３の抵抗Ｒ３の一端は
第２の電圧源（Ｖ２）としての電源ＶSSに接続されてい
る。第１〜第３の抵抗Ｒ１〜Ｒ３の他端は接続点Ａにて
互いに接続されており、接続点Ａから基準信号ＶＡが出
力される。
タＴ１１のエミッタ及びグランドＧＮＤに接続され、第
２の抵抗Ｒ２の一端は第２のｎｐｎトランジスタＴ１２
のエミッタに接続されている。第３の抵抗Ｒ３の一端は
第２の電圧源（Ｖ２）としての電源ＶSSに接続されてい
る。第１〜第３の抵抗Ｒ１〜Ｒ３の他端は接続点Ａにて
互いに接続されており、接続点Ａから基準信号ＶＡが出
力される。
【００４１】上記した定電流源１４が供給する電流は、
ｎｐｎトランジスタＴ１２のエミッタの電圧がグランド
ＧＮＤの電圧と等しくなるように、ｎｐｎトランジスタ
Ｔ１２を流れる電流の（ｎ＋１）／ｎ倍に設定されてい
る。
ｎｐｎトランジスタＴ１２のエミッタの電圧がグランド
ＧＮＤの電圧と等しくなるように、ｎｐｎトランジスタ
Ｔ１２を流れる電流の（ｎ＋１）／ｎ倍に設定されてい
る。
【００４２】従って、ヒステリシス回路２２はｎｐｎト
ランジスタ２３の導通状態及び非導通状態に基づいて電
圧値が異なる第１の電圧と第２の電圧の基準信号ＶＡを
出力する。
ランジスタ２３の導通状態及び非導通状態に基づいて電
圧値が異なる第１の電圧と第２の電圧の基準信号ＶＡを
出力する。
【００４３】すなわち、ｎｐｎトランジスタ２３がオン
しているときには、グランドＧＮＤ（第１の電圧源Ｖ
１）から抵抗Ｒ１，Ｒ３のみを介して低電源ＶSS（第２
の電圧源Ｖ２）に電流が流れるため、基準信号ＶＡの電
圧ＶＡ１は以下の数６のように表される。
しているときには、グランドＧＮＤ（第１の電圧源Ｖ
１）から抵抗Ｒ１，Ｒ３のみを介して低電源ＶSS（第２
の電圧源Ｖ２）に電流が流れるため、基準信号ＶＡの電
圧ＶＡ１は以下の数６のように表される。
【００４４】
【数６】
【００４５】一方、ｎｐｎトランジスタ２３がオフして
いるときには、定電流源１４の電流Ｉが第１及び第２の
ｎｐｎトランジスタＴ１１，Ｔ１２に流れる。このとき
の基準信号ＶＡの電圧をＶＡ２とし、抵抗Ｒ１，Ｒ２，
Ｒ３に流れる電流をそれぞれＩ１，Ｉ２，Ｉとし、ｎｐ
ｎトランジスタＴ１２のエミッタの電圧をＶＢとする。
すると、
いるときには、定電流源１４の電流Ｉが第１及び第２の
ｎｐｎトランジスタＴ１１，Ｔ１２に流れる。このとき
の基準信号ＶＡの電圧をＶＡ２とし、抵抗Ｒ１，Ｒ２，
Ｒ３に流れる電流をそれぞれＩ１，Ｉ２，Ｉとし、ｎｐ
ｎトランジスタＴ１２のエミッタの電圧をＶＢとする。
すると、
【００４６】
【数７】
【００４７】となる。数７から、
【００４８】
【数８】
【００４９】となる。従って、各辺を移項して整理する
と、
と、
【００５０】
【数９】
【００５１】となる。このとき、電流Ｉは
【００５２】
【数１０】
【００５３】となる。定電流源１４の電流Ｉを数１０の
値に設定すると、ｎｐｎトランジスタＴ１１，Ｔ１２の
ベース・エミッタ間電圧が等しくなるため、ＶＢ＝Ｖ１
となる。従って、第２の電圧ＶＡ２は、
値に設定すると、ｎｐｎトランジスタＴ１１，Ｔ１２の
ベース・エミッタ間電圧が等しくなるため、ＶＢ＝Ｖ１
となる。従って、第２の電圧ＶＡ２は、
【００５４】
【数１１】
【００５５】となり、定電流Ｉは、
【００５６】
【数１２】
【００５７】となる。本形態において、グランドＧＮＤ
が第１の電圧源Ｖ１であり、低電源ＶSSが第２の電圧源
Ｖ２であるため、
が第１の電圧源Ｖ１であり、低電源ＶSSが第２の電圧源
Ｖ２であるため、
【００５８】
【数１３】
【００５９】となる。なお、低電源ＶSSは負電圧である
ので、ＶＡ２＞ＶＡ１となる。また、定電流Ｉは、
ので、ＶＡ２＞ＶＡ１となる。また、定電流Ｉは、
【００６０】
【数１４】
【００６１】となる。次に、上記のように構成されたヒ
ステリシスコンパレータ２１の作用を説明する。
ステリシスコンパレータ２１の作用を説明する。
【００６２】いま、入力信号ＶＩの電圧が基準信号ＶＡ
の電圧よりも低い場合には、比較器１２からはＬレベル
の信号ＶＣ１が出力される。Ｌレベルの信号ＶＣ１に基
づいてｎｐｎトランジスタ３０はオフし、ｎｐｎトラン
ジスタ３１のベース電位がＨレベルになる。すると、ｎ
ｐｎトランジスタ３１はオンし、Ｌレベルの出力信号Ｖ
Ｏを出力する。
の電圧よりも低い場合には、比較器１２からはＬレベル
の信号ＶＣ１が出力される。Ｌレベルの信号ＶＣ１に基
づいてｎｐｎトランジスタ３０はオフし、ｎｐｎトラン
ジスタ３１のベース電位がＨレベルになる。すると、ｎ
ｐｎトランジスタ３１はオンし、Ｌレベルの出力信号Ｖ
Ｏを出力する。
【００６３】このとき、ｎｐｎトランジスタ３１のベー
ス電圧がＨレベルであるため、ｎｐｎトランジスタ２３
はオフして、定電流源１４からｎｐｎトランジスタＴ１
１，Ｔ１２への電流の供給が許容される。従って、ヒス
テリシス回路２２の基準信号ＶＡの電圧はＶＡ２（＞Ｖ
Ａ１）となっている。
ス電圧がＨレベルであるため、ｎｐｎトランジスタ２３
はオフして、定電流源１４からｎｐｎトランジスタＴ１
１，Ｔ１２への電流の供給が許容される。従って、ヒス
テリシス回路２２の基準信号ＶＡの電圧はＶＡ２（＞Ｖ
Ａ１）となっている。
【００６４】次に、入力信号ＶＩの電圧が上昇してＶＡ
２以上になると、比較器１２からはＨレベルの信号ＶＣ
１が出力される。Ｈレベルの信号ＶＣ１に基づいてｎｐ
ｎトランジスタ３０はオンし、ｎｐｎトランジスタ３１
のベース電位がＬレベルになる。すると、ｎｐｎトラン
ジスタ３１はオフし、Ｈレベルの出力信号ＶＯを出力す
る。
２以上になると、比較器１２からはＨレベルの信号ＶＣ
１が出力される。Ｈレベルの信号ＶＣ１に基づいてｎｐ
ｎトランジスタ３０はオンし、ｎｐｎトランジスタ３１
のベース電位がＬレベルになる。すると、ｎｐｎトラン
ジスタ３１はオフし、Ｈレベルの出力信号ＶＯを出力す
る。
【００６５】このとき、ｎｐｎトランジスタ３１のベー
ス電圧がＬレベルであるため、ｎｐｎトランジスタ２３
はオンして、定電流源１４からｎｐｎトランジスタＴ１
１，Ｔ１２への電流が遮断される。従って、ヒステリシ
ス回路２２の基準信号ＶＡの電圧はＶＡ１となる。
ス電圧がＬレベルであるため、ｎｐｎトランジスタ２３
はオンして、定電流源１４からｎｐｎトランジスタＴ１
１，Ｔ１２への電流が遮断される。従って、ヒステリシ
ス回路２２の基準信号ＶＡの電圧はＶＡ１となる。
【００６６】この後、入力信号ＶＩの電圧が低下してＶ
Ａ１よりも低くなると、信号ＶＣ１はＬレベルになり、
ｎｐｎトランジスタ３０はオフし、ｎｐｎトランジスタ
３１はオンしてＬレベルの出力信号ＶＯが出力される。
Ａ１よりも低くなると、信号ＶＣ１はＬレベルになり、
ｎｐｎトランジスタ３０はオフし、ｎｐｎトランジスタ
３１はオンしてＬレベルの出力信号ＶＯが出力される。
【００６７】このとき、ｎｐｎトランジスタ２３はオフ
して、定電流源１４からｎｐｎトランジスタＴ１１，Ｔ
１２へ電流が供給され、ヒステリシス回路２２の基準信
号ＶＡの電圧はＶＡ２に復帰する。
して、定電流源１４からｎｐｎトランジスタＴ１１，Ｔ
１２へ電流が供給され、ヒステリシス回路２２の基準信
号ＶＡの電圧はＶＡ２に復帰する。
【００６８】ちなみに、抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値
をそれぞれ４ｋΩ、２．６７ｋΩ、８ｋΩとし、高電源
ＶCC及び低電源ＶSSの電圧をそれぞれ１２Ｖ、−１２Ｖ
とし、さらにｎｐｎトランジスタＴ１１，Ｔ１２のエミ
ッタ面積の比を１：１に設定したときのヒステリシス回
路２２の出力特性を図４に示す。図４（ｂ）に示すよう
に、Ｉ＝０（Ａ）のとき、ＶＡ１＝−４（Ｖ）となり、
定電流Ｉが のとき、ＶＡ２＝−２（Ｖ）となる。こ
のとき、Ｉ＝１．５（ｍＡ）となる。
をそれぞれ４ｋΩ、２．６７ｋΩ、８ｋΩとし、高電源
ＶCC及び低電源ＶSSの電圧をそれぞれ１２Ｖ、−１２Ｖ
とし、さらにｎｐｎトランジスタＴ１１，Ｔ１２のエミ
ッタ面積の比を１：１に設定したときのヒステリシス回
路２２の出力特性を図４に示す。図４（ｂ）に示すよう
に、Ｉ＝０（Ａ）のとき、ＶＡ１＝−４（Ｖ）となり、
定電流Ｉが のとき、ＶＡ２＝−２（Ｖ）となる。こ
のとき、Ｉ＝１．５（ｍＡ）となる。
【００６９】さて、本実施の形態は、以下の効果があ
る。 （１）本形態では、ヒステリシス回路２２のｎｐｎトラ
ンジスタ２３がオンすることによって定電流源１４から
ｎｐｎトランジスタＴ１１，Ｔ１２への電流が遮断され
ると、基準信号ＶＡの第１の電圧ＶＡ１は第１及び第３
の抵抗Ｒ１，Ｒ３の値のみで表される。また、ｎｐｎト
ランジスタ２３がオフすることによって定電流源１４か
らｎｐｎトランジスタＴ１１，Ｔ１２に電流が供給され
ると、ｎｐｎトランジスタＴ１２のエミッタの電位はグ
ランドＧＮＤの電位と等しくなり、基準信号ＶＡの第２
の電圧ＶＡ２はｎｐｎトランジスタＴ１２のコレクタ−
エミッタ間電圧の影響を受けず、第１〜第３の抵抗Ｒ
１，Ｒ２，Ｒ３の値のみで表される。そのため、精度の
良いヒステリシス特性を得ることができる。
る。 （１）本形態では、ヒステリシス回路２２のｎｐｎトラ
ンジスタ２３がオンすることによって定電流源１４から
ｎｐｎトランジスタＴ１１，Ｔ１２への電流が遮断され
ると、基準信号ＶＡの第１の電圧ＶＡ１は第１及び第３
の抵抗Ｒ１，Ｒ３の値のみで表される。また、ｎｐｎト
ランジスタ２３がオフすることによって定電流源１４か
らｎｐｎトランジスタＴ１１，Ｔ１２に電流が供給され
ると、ｎｐｎトランジスタＴ１２のエミッタの電位はグ
ランドＧＮＤの電位と等しくなり、基準信号ＶＡの第２
の電圧ＶＡ２はｎｐｎトランジスタＴ１２のコレクタ−
エミッタ間電圧の影響を受けず、第１〜第３の抵抗Ｒ
１，Ｒ２，Ｒ３の値のみで表される。そのため、精度の
良いヒステリシス特性を得ることができる。
【００７０】［第２の実施の形態］次に、本発明の第２
の実施の形態を図５，図６に従って説明する。なお、重
複説明を避けるため、図３において説明したものと同じ
要素については、同じ参照番号が付されている。
の実施の形態を図５，図６に従って説明する。なお、重
複説明を避けるため、図３において説明したものと同じ
要素については、同じ参照番号が付されている。
【００７１】図５は本形態のヒステリシスコンパレータ
４１の回路構成を示す。ヒステリシスコンパレータ４１
は、前記比較器１２、ヒステリシス回路４２、及び出力
回路４６を備える。
４１の回路構成を示す。ヒステリシスコンパレータ４１
は、前記比較器１２、ヒステリシス回路４２、及び出力
回路４６を備える。
【００７２】出力回路４６は、定電流源４７，４８、抵
抗４９，５２、入力用のｐｎｐトランジスタ５０、出力
用のｐｎｐトランジスタ５１、及びダイオード５２を備
える。
抗４９，５２、入力用のｐｎｐトランジスタ５０、出力
用のｐｎｐトランジスタ５１、及びダイオード５２を備
える。
【００７３】入力用のｐｎｐトランジスタ５０は高電源
ＶCCに接続されたエミッタと、定電流源４７を介して低
電源ＶSSに接続されたコレクタと、前記比較器１２の出
力信号ＶＣ１を入力するベースとを備える。ｐｎｐトラ
ンジスタ５０はＬレベルの信号ＶＣ１に基づいてオン
し、Ｈレベルの信号ＶＣ１に基づいてオフする。
ＶCCに接続されたエミッタと、定電流源４７を介して低
電源ＶSSに接続されたコレクタと、前記比較器１２の出
力信号ＶＣ１を入力するベースとを備える。ｐｎｐトラ
ンジスタ５０はＬレベルの信号ＶＣ１に基づいてオン
し、Ｈレベルの信号ＶＣ１に基づいてオフする。
【００７４】ダイオード５２は抵抗５３を介して高電源
ＶCCに接続されたアノードと、定電流源４８を介して低
電源ＶSSに接続されたカソードとを備える。出力用のｐ
ｎｐトランジスタ５１は、高電源ＶCCに接続されたエミ
ッタと、抵抗４９を介して低電源ＶSSに接続されたコレ
クタと、前記入力用ｐｎｐトランジスタ５０のコレクタ
に接続されたベースとを備える。
ＶCCに接続されたアノードと、定電流源４８を介して低
電源ＶSSに接続されたカソードとを備える。出力用のｐ
ｎｐトランジスタ５１は、高電源ＶCCに接続されたエミ
ッタと、抵抗４９を介して低電源ＶSSに接続されたコレ
クタと、前記入力用ｐｎｐトランジスタ５０のコレクタ
に接続されたベースとを備える。
【００７５】ｐｎｐトランジスタ５１はそのコレクタか
ら入力信号ＶＩに基づく出力信号ＶＯを出力する。すな
わち、Ｌレベルの信号ＶＣ１に基づいてｐｎｐトランジ
スタ５０がオンするとｐｎｐトランジスタ５１のベース
電位がＨレベルに上昇するため、ｐｎｐトランジスタ５
１はオフし、Ｌレベルの出力信号ＶＯを出力する。逆
に、Ｈレベルの信号ＶＣ１に基づいてｐｎｐトランジス
タ５０がオフするとｐｎｐトランジスタ５１のベース電
位がＬレベルに低下するため、ｐｎｐトランジスタ５１
はオンし、Ｈレベルの出力信号ＶＯを出力する。
ら入力信号ＶＩに基づく出力信号ＶＯを出力する。すな
わち、Ｌレベルの信号ＶＣ１に基づいてｐｎｐトランジ
スタ５０がオンするとｐｎｐトランジスタ５１のベース
電位がＨレベルに上昇するため、ｐｎｐトランジスタ５
１はオフし、Ｌレベルの出力信号ＶＯを出力する。逆
に、Ｈレベルの信号ＶＣ１に基づいてｐｎｐトランジス
タ５０がオフするとｐｎｐトランジスタ５１のベース電
位がＬレベルに低下するため、ｐｎｐトランジスタ５１
はオンし、Ｈレベルの出力信号ＶＯを出力する。
【００７６】ヒステリシス回路４２は、第１のトランジ
スタとしてのｐｎｐトランジスタＴ１３と、第２のトラ
ンジスタとしてのｐｎｐトランジスタＴ１４と、第１〜
第３の抵抗Ｒ１，Ｒ２，Ｒ３と、スイッチとしてのｎｐ
ｎトランジスタ２３と、抵抗４５と、定電流源４３とを
備える。ｐｎｐトランジスタＴ１３，Ｔ１４のエミッタ
面積の比は１：ｎ（ｎは正の数）に設定されている。
スタとしてのｐｎｐトランジスタＴ１３と、第２のトラ
ンジスタとしてのｐｎｐトランジスタＴ１４と、第１〜
第３の抵抗Ｒ１，Ｒ２，Ｒ３と、スイッチとしてのｎｐ
ｎトランジスタ２３と、抵抗４５と、定電流源４３とを
備える。ｐｎｐトランジスタＴ１３，Ｔ１４のエミッタ
面積の比は１：ｎ（ｎは正の数）に設定されている。
【００７７】定電流源４３は低電源ＶSSに接続されてお
り、一定の値の電流Ｉを供給するものである。ｐｎｐト
ランジスタＴ１３のコレクタ及びベースは互いに接続さ
れるとともに、定電流源４３に接続されている。ｐｎｐ
トランジスタＴ１３のエミッタは第１の電圧源（Ｖ１）
としてのグランドＧＮＤに接続されている。ｐｎｐトラ
ンジスタＴ１４のベースはｐｎｐトランジスタＴ１３の
ベースに接続されており、ｐｎｐトランジスタＴ１４は
ｐｎｐトランジスタＴ１３に対してカレントミラー接続
されている。ｐｎｐトランジスタＴ１４のコレクタは低
電源ＶSSに接続されている。
り、一定の値の電流Ｉを供給するものである。ｐｎｐト
ランジスタＴ１３のコレクタ及びベースは互いに接続さ
れるとともに、定電流源４３に接続されている。ｐｎｐ
トランジスタＴ１３のエミッタは第１の電圧源（Ｖ１）
としてのグランドＧＮＤに接続されている。ｐｎｐトラ
ンジスタＴ１４のベースはｐｎｐトランジスタＴ１３の
ベースに接続されており、ｐｎｐトランジスタＴ１４は
ｐｎｐトランジスタＴ１３に対してカレントミラー接続
されている。ｐｎｐトランジスタＴ１４のコレクタは低
電源ＶSSに接続されている。
【００７８】ｐｎｐトランジスタ４４は、前記ｐｎｐト
ランジスタＴ１３，Ｔ１４のベースに接続されたコレク
タと、抵抗４５を介して前記出力用ｐｎｐトランジスタ
５１のベースに接続されたエミッタと、定電流源４８及
びダイオード５２間のノードに接続されたベースとを備
える。
ランジスタＴ１３，Ｔ１４のベースに接続されたコレク
タと、抵抗４５を介して前記出力用ｐｎｐトランジスタ
５１のベースに接続されたエミッタと、定電流源４８及
びダイオード５２間のノードに接続されたベースとを備
える。
【００７９】ｐｎｐトランジスタ５０がオンしてｐｎｐ
トランジスタ５１のベース電位がＨレベルに上昇する
と、ｐｎｐトランジスタ４４はオンして、定電流源４３
からｐｎｐトランジスタＴ１３，Ｔ１４への電流を遮断
する。逆に、ｐｎｐトランジスタ５０がオフしてｐｎｐ
トランジスタ５１のベース電位がＬレベルに低下する
と、ｐｎｐトランジスタ４４はオフして、定電流源４３
からｐｎｐトランジスタＴ１３，Ｔ１４への電流の供給
を許容する。
トランジスタ５１のベース電位がＨレベルに上昇する
と、ｐｎｐトランジスタ４４はオンして、定電流源４３
からｐｎｐトランジスタＴ１３，Ｔ１４への電流を遮断
する。逆に、ｐｎｐトランジスタ５０がオフしてｐｎｐ
トランジスタ５１のベース電位がＬレベルに低下する
と、ｐｎｐトランジスタ４４はオフして、定電流源４３
からｐｎｐトランジスタＴ１３，Ｔ１４への電流の供給
を許容する。
【００８０】第１の抵抗Ｒ１はｐｎｐトランジスタＴ１
３のエミッタ及びグランドＧＮＤに接続され、第２の抵
抗Ｒ２の一端はｐｎｐトランジスタＴ１４のエミッタに
接続されている。第３の抵抗Ｒ３の一端は第２の電圧源
（Ｖ２）としての高電源ＶCCに接続されている。第１〜
第３の抵抗Ｒ１〜Ｒ３の他端は接続点Ａにて互いに接続
されており、接続点Ａから基準信号ＶＡが出力される。
３のエミッタ及びグランドＧＮＤに接続され、第２の抵
抗Ｒ２の一端はｐｎｐトランジスタＴ１４のエミッタに
接続されている。第３の抵抗Ｒ３の一端は第２の電圧源
（Ｖ２）としての高電源ＶCCに接続されている。第１〜
第３の抵抗Ｒ１〜Ｒ３の他端は接続点Ａにて互いに接続
されており、接続点Ａから基準信号ＶＡが出力される。
【００８１】上記した定電流源４３が供給する電流は、
ｐｎｐトランジスタＴ１４のエミッタの電圧がグランド
ＧＮＤの電圧と等しくなるように、ｐｎｐトランジスタ
Ｔ１４を流れる電流の１／ｎ倍に設定されている。
ｐｎｐトランジスタＴ１４のエミッタの電圧がグランド
ＧＮＤの電圧と等しくなるように、ｐｎｐトランジスタ
Ｔ１４を流れる電流の１／ｎ倍に設定されている。
【００８２】従って、ヒステリシス回路４２はｐｎｐト
ランジスタ４４の導通状態及び非導通状態に基づいて電
圧値が異なる第１の電圧と第２の電圧の基準信号ＶＡを
出力する。
ランジスタ４４の導通状態及び非導通状態に基づいて電
圧値が異なる第１の電圧と第２の電圧の基準信号ＶＡを
出力する。
【００８３】すなわち、ｐｎｐトランジスタ４４がオン
しているときには、高電源ＶCC（第２の電圧源Ｖ２）か
ら抵抗Ｒ３，Ｒ１のみを介してグランドＧＮＤ（第１の
電圧源Ｖ１）に電流が流れるため、基準信号ＶＡの電圧
ＶＡ１は抵抗Ｒ３，Ｒ１の抵抗値のみによって以下の数
１５のように表される。
しているときには、高電源ＶCC（第２の電圧源Ｖ２）か
ら抵抗Ｒ３，Ｒ１のみを介してグランドＧＮＤ（第１の
電圧源Ｖ１）に電流が流れるため、基準信号ＶＡの電圧
ＶＡ１は抵抗Ｒ３，Ｒ１の抵抗値のみによって以下の数
１５のように表される。
【００８４】
【数１５】
【００８５】一方、ｐｎｐトランジスタ４４がオフして
いるときには、定電流源４３の電流Ｉが第１及び第２の
ｐｎｐトランジスタＴ１３，Ｔ１４に流れる。このとき
の基準信号ＶＡの電圧をＶＡ２とし、抵抗Ｒ１，Ｒ２に
流れる電流をそれぞれＩ１，Ｉ２とし、ｐｎｐトランジ
スタＴ１４のエミッタの電圧をＶＢとする。すると、
いるときには、定電流源４３の電流Ｉが第１及び第２の
ｐｎｐトランジスタＴ１３，Ｔ１４に流れる。このとき
の基準信号ＶＡの電圧をＶＡ２とし、抵抗Ｒ１，Ｒ２に
流れる電流をそれぞれＩ１，Ｉ２とし、ｐｎｐトランジ
スタＴ１４のエミッタの電圧をＶＢとする。すると、
【００８６】
【数１６】
【００８７】となる。このとき、抵抗Ｒ３を流れる電流
は、
は、
【００８８】
【数１７】
【００８９】となる。数１７に数１６を代入すると、
【００９０】
【数１８】
【００９１】となる。従って、各辺を移項して整理する
と、
と、
【００９２】
【数１９】
【００９３】となる。このとき、電流Ｉ２は、
【００９４】
【数２０】
【００９５】となる。電流Ｉ２を数２１の値に設定する
と、ｐｎｐトランジスタＴ１３，Ｔ１４のベース・エミ
ッタ間電圧が等しくなるため、ＶＢ＝Ｖ１となる。従っ
て、電流Ｉ２及び定電流Ｉは、
と、ｐｎｐトランジスタＴ１３，Ｔ１４のベース・エミ
ッタ間電圧が等しくなるため、ＶＢ＝Ｖ１となる。従っ
て、電流Ｉ２及び定電流Ｉは、
【００９６】
【数２１】
【００９７】となり、第２の電圧ＶＡ２は、
【００９８】
【数２２】
【００９９】となる。本形態において、グランドＧＮＤ
が第１の電圧源Ｖ１であり、高電源ＶCCが第２の電圧源
Ｖ２であるため、基準電圧ＶＡの第１及び第２の電圧Ｖ
Ａ１，ＶＡ２は、
が第１の電圧源Ｖ１であり、高電源ＶCCが第２の電圧源
Ｖ２であるため、基準電圧ＶＡの第１及び第２の電圧Ｖ
Ａ１，ＶＡ２は、
【０１００】
【数２３】
【０１０１】となる。なお、高電源ＶCCは正電圧である
ので、ＶＡ２＜ＶＡ１となる。また、定電流Ｉは、
ので、ＶＡ２＜ＶＡ１となる。また、定電流Ｉは、
【０１０２】
【数２４】
【０１０３】となる。次に、上記のように構成されたヒ
ステリシスコンパレータ４１の作用を説明する。
ステリシスコンパレータ４１の作用を説明する。
【０１０４】いま、入力信号ＶＩの電圧が基準信号ＶＡ
の電圧よりも低い場合には、比較器１２からはＬレベル
の信号ＶＣ１が出力される。Ｌレベルの信号ＶＣ１に基
づいてｐｎｐトランジスタ５０はオンし、ｐｎｐトラン
ジスタ５１のベース電位がＨレベルになる。すると、ｐ
ｎｐトランジスタ５１はオフし、Ｌレベルの出力信号Ｖ
Ｏを出力する。
の電圧よりも低い場合には、比較器１２からはＬレベル
の信号ＶＣ１が出力される。Ｌレベルの信号ＶＣ１に基
づいてｐｎｐトランジスタ５０はオンし、ｐｎｐトラン
ジスタ５１のベース電位がＨレベルになる。すると、ｐ
ｎｐトランジスタ５１はオフし、Ｌレベルの出力信号Ｖ
Ｏを出力する。
【０１０５】このとき、ｐｎｐトランジスタ５１のベー
ス電圧がＨレベルであるため、ｐｎｐトランジスタ４４
はオンして、定電流源４３からｐｎｐトランジスタＴ１
３，Ｔ１４への電流が遮断される。従って、ヒステリシ
ス回路４２の基準信号ＶＡの電圧はＶＡ１（＞ＶＡ２）
となっている。
ス電圧がＨレベルであるため、ｐｎｐトランジスタ４４
はオンして、定電流源４３からｐｎｐトランジスタＴ１
３，Ｔ１４への電流が遮断される。従って、ヒステリシ
ス回路４２の基準信号ＶＡの電圧はＶＡ１（＞ＶＡ２）
となっている。
【０１０６】次に、入力信号ＶＩの電圧が上昇してＶＡ
１以上になると、Ｈレベルの信号ＶＣ１が出力される。
Ｈレベルの信号ＶＣ１に基づいてｐｎｐトランジスタ５
０はオフし、ｐｎｐトランジスタ５１のベース電位がＬ
レベルになる。すると、ｐｎｐトランジスタ５１はオン
し、Ｌレベルの出力信号ＶＯを出力する。
１以上になると、Ｈレベルの信号ＶＣ１が出力される。
Ｈレベルの信号ＶＣ１に基づいてｐｎｐトランジスタ５
０はオフし、ｐｎｐトランジスタ５１のベース電位がＬ
レベルになる。すると、ｐｎｐトランジスタ５１はオン
し、Ｌレベルの出力信号ＶＯを出力する。
【０１０７】このとき、ｐｎｐトランジスタ５１のベー
ス電圧がＬレベルであるため、ｐｎｐトランジスタ４４
はオフして、定電流源４３からｐｎｐトランジスタＴ１
３，Ｔ１４への電流の供給が許容される。従って、ヒス
テリシス回路４２の基準信号ＶＡの電圧はＶＡ２とな
る。
ス電圧がＬレベルであるため、ｐｎｐトランジスタ４４
はオフして、定電流源４３からｐｎｐトランジスタＴ１
３，Ｔ１４への電流の供給が許容される。従って、ヒス
テリシス回路４２の基準信号ＶＡの電圧はＶＡ２とな
る。
【０１０８】この後、入力信号ＶＩの電圧が低下してＶ
Ａ２よりも低くなると、信号ＶＣ１はＬレベルになり、
ｐｎｐトランジスタ５０はオンし、ｐｎｐトランジスタ
５１はオフしてＬレベルの出力信号ＶＯが出力される。
Ａ２よりも低くなると、信号ＶＣ１はＬレベルになり、
ｐｎｐトランジスタ５０はオンし、ｐｎｐトランジスタ
５１はオフしてＬレベルの出力信号ＶＯが出力される。
【０１０９】このとき、ｐｎｐトランジスタ４４はオン
して、定電流源１４からｐｎｐトランジスタＴ１３，Ｔ
１４への電流が遮断され、ヒステリシス回路４２の基準
信号ＶＡの電圧はＶＡ１に復帰する。
して、定電流源１４からｐｎｐトランジスタＴ１３，Ｔ
１４への電流が遮断され、ヒステリシス回路４２の基準
信号ＶＡの電圧はＶＡ１に復帰する。
【０１１０】ちなみに、抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値
をそれぞれ４ｋΩ、２．６７ｋΩ、８ｋΩとし、高電源
ＶCC及び低電源ＶSSの電圧をそれぞれ１２Ｖ、−１２Ｖ
としたときのヒステリシス回路４２の出力特性を図６に
示す。図６（ｂ）はｐｎｐトランジスタＴ１３，Ｔ１４
のエミッタ面積の比を１：１に設定したときの出力特性
を示し、Ｉ＝０（Ａ）のとき、ＶＡ１＝４（Ｖ）とな
り、定電流Ｉが７５０（μＡ）のとき、ＶＡ２＝２
（Ｖ）となる。また、図６（ｃ）はｐｎｐトランジスタ
Ｔ１３，Ｔ１４のエミッタ面積の比を１：５に設定した
ときの出力特性を示し、Ｉ＝０（Ａ）のとき、ＶＡ１＝
４（Ｖ）となり、定電流Ｉが１５０（μＡ）のとき、Ｖ
Ａ２＝２（Ｖ）となる。
をそれぞれ４ｋΩ、２．６７ｋΩ、８ｋΩとし、高電源
ＶCC及び低電源ＶSSの電圧をそれぞれ１２Ｖ、−１２Ｖ
としたときのヒステリシス回路４２の出力特性を図６に
示す。図６（ｂ）はｐｎｐトランジスタＴ１３，Ｔ１４
のエミッタ面積の比を１：１に設定したときの出力特性
を示し、Ｉ＝０（Ａ）のとき、ＶＡ１＝４（Ｖ）とな
り、定電流Ｉが７５０（μＡ）のとき、ＶＡ２＝２
（Ｖ）となる。また、図６（ｃ）はｐｎｐトランジスタ
Ｔ１３，Ｔ１４のエミッタ面積の比を１：５に設定した
ときの出力特性を示し、Ｉ＝０（Ａ）のとき、ＶＡ１＝
４（Ｖ）となり、定電流Ｉが１５０（μＡ）のとき、Ｖ
Ａ２＝２（Ｖ）となる。
【０１１１】さて、本実施の形態は、以下の効果があ
る。 （１）本形態では、ヒステリシス回路４２のｐｎｐトラ
ンジスタ４４がオンすることによって定電流源４３から
ｐｎｐトランジスタＴ１３，Ｔ１４への電流が遮断され
ると、基準信号ＶＡの第１の電圧ＶＡ１は第１及び第３
の抵抗Ｒ１，Ｒ３の値のみで表される。また、ｐｎｐト
ランジスタ４４がオフすることによって定電流源４３か
らｐｎｐトランジスタＴ１３，Ｔ１４に電流が供給され
ると、ｐｎｐトランジスタＴ１４のエミッタの電位はグ
ランドＧＮＤの電位と等しくなり、基準信号ＶＡの第２
の電圧ＶＡ２はｐｎｐトランジスタＴ１４のコレクタ−
エミッタ間電圧の影響を受けず、第１〜第３の抵抗Ｒ
１，Ｒ２，Ｒ３の抵抗値のみで表される。そのため、精
度の良いヒステリシス特性を得ることができる。
る。 （１）本形態では、ヒステリシス回路４２のｐｎｐトラ
ンジスタ４４がオンすることによって定電流源４３から
ｐｎｐトランジスタＴ１３，Ｔ１４への電流が遮断され
ると、基準信号ＶＡの第１の電圧ＶＡ１は第１及び第３
の抵抗Ｒ１，Ｒ３の値のみで表される。また、ｐｎｐト
ランジスタ４４がオフすることによって定電流源４３か
らｐｎｐトランジスタＴ１３，Ｔ１４に電流が供給され
ると、ｐｎｐトランジスタＴ１４のエミッタの電位はグ
ランドＧＮＤの電位と等しくなり、基準信号ＶＡの第２
の電圧ＶＡ２はｐｎｐトランジスタＴ１４のコレクタ−
エミッタ間電圧の影響を受けず、第１〜第３の抵抗Ｒ
１，Ｒ２，Ｒ３の抵抗値のみで表される。そのため、精
度の良いヒステリシス特性を得ることができる。
【０１１２】（２）本形態のｐｎｐトランジスタＴ１
３，Ｔ１４をカレントミラー接続しているため、定電流
源４３の電流値Ｉを小さくすることができ、低消費電流
化を図ることができる。
３，Ｔ１４をカレントミラー接続しているため、定電流
源４３の電流値Ｉを小さくすることができ、低消費電流
化を図ることができる。
【０１１３】
【発明の効果】以上詳述したように、本発明は、高精度
のヒステリシス特性を持つヒステリシスコンパレータを
提供することができる。
のヒステリシス特性を持つヒステリシスコンパレータを
提供することができる。
【図１】請求項１及び２の発明の原理説明図
【図２】請求項１及び３の発明の原理説明図
【図３】第１の形態のヒステリシスコンパレータを示す
回路図
回路図
【図４】図３のヒステリシス回路の出力特性を示す説明
図
図
【図５】第２の形態のヒステリシスコンパレータを示す
回路図
回路図
【図６】図５のヒステリシス回路の出力特性を示す説明
図
図
【図７】従来のヒステリシスコンパレータを示す回路図
【図８】図７のヒステリシス回路の出力特性を示す説明
図
図
１２ 比較器 １３，１７ ヒステリシス回路 １４ 定電流源 １５ スイッチ Ｒ１〜Ｒ３ 第１〜第３の抵抗 Ｔ１１，Ｔ１２ 第１及び第２のトランジスタとしての
ｎｐｎトランジスタ Ｖ１ 第１の電圧源 Ｖ２ 第２の電圧源 ＶＡ 基準信号 ＶCC 高電位電源 ＶＩ 入力信号 ＶＯ 出力信号 ＶSS 低電位電源
ｎｐｎトランジスタ Ｖ１ 第１の電圧源 Ｖ２ 第２の電圧源 ＶＡ 基準信号 ＶCC 高電位電源 ＶＩ 入力信号 ＶＯ 出力信号 ＶSS 低電位電源
フロントページの続き (72)発明者 鈴木 久雄 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 佐野 芳昭 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (3)
- 【請求項１】 高電位電源及び低電位電源が動作電源と
して供給されるとともに、入力信号と基準信号とを比較
し、入力信号の電圧が基準信号の電圧よりも高いとき前
記高電位電源又は低電位電源の電圧の出力信号を出力
し、入力信号の電圧が基準信号の電圧よりも低いとき前
記低電位電源又は高電位電源の電圧の出力信号を出力す
る比較器と、 前記比較器の出力信号に基づいて電圧値が異なる第１の
電圧と第２の電圧の基準信号を前記比較器に出力するヒ
ステリシス回路とを備えたヒステリシスコンパレータで
あって、 前記ヒステリシス回路は、一定の電流を供給するための
定電流源と、 前記定電流源の電流を流すための第１及び第２のトラン
ジスタであって、第１及び第２のトランジスタのエミッ
タ面積の比は１：ｎ（ｎは正の数）であることと、 前記比較器の出力信号に基づいてオンオフされ、かつ、
前記定電流源からの前記第１及び第２のトランジスタへ
の電流の供給及び遮断を行うためのスイッチと、 前記第１のトランジスタのエミッタに接続された第１の
電圧源と、 前記第１の電圧源とは異なる第２の電圧源と、 前記第１のトランジスタのエミッタに一端が接続された
第１の抵抗と、前記第２のトランジスタのエミッタに一
端が接続された第２の抵抗と、前記第２の電圧源に一端
が接続された第３の抵抗とを備え、第１〜第３の抵抗の
他端を互いに接続した接続点から前記基準信号を出力す
ることとを備え、 前記定電流源が供給する電流を、前記第２のトランジス
タのエミッタの電圧が前記第１の電圧源の電圧と等しく
なるような値に設定したヒステリシスコンパレータ。 - 【請求項２】 前記第１のトランジスタのコレクタ及び
ベースは互いに接続され、前記第２のトランジスタのコ
レクタ及びベースは互いに接続されており、前記定電流
源が供給する電流は、前記第２のトランジスタを流れる
電流の（ｎ＋１）／ｎ倍である請求項１に記載のヒステ
リシスコンパレータ。 - 【請求項３】 前記第１のトランジスタのコレクタ及び
ベースは互いに接続され、前記第２のトランジスタは前
記第１のトランジスタに対してカレントミラー接続され
ており、前記定電流源が供給する電流は、前記第２のト
ランジスタを流れる電流の１／ｎ倍である請求項１に記
載のヒステリシスコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8051514A JPH09243671A (ja) | 1996-03-08 | 1996-03-08 | ヒステリシスコンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8051514A JPH09243671A (ja) | 1996-03-08 | 1996-03-08 | ヒステリシスコンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09243671A true JPH09243671A (ja) | 1997-09-19 |
Family
ID=12889124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8051514A Withdrawn JPH09243671A (ja) | 1996-03-08 | 1996-03-08 | ヒステリシスコンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09243671A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001053840A1 (en) * | 2000-01-19 | 2001-07-26 | Koninklijke Philips Electronics N.V. | Circuit for voltage level detection |
-
1996
- 1996-03-08 JP JP8051514A patent/JPH09243671A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001053840A1 (en) * | 2000-01-19 | 2001-07-26 | Koninklijke Philips Electronics N.V. | Circuit for voltage level detection |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |