JPH09244986A - 通信バス上で多重構成要素にアドレスする方法とシステム - Google Patents

通信バス上で多重構成要素にアドレスする方法とシステム

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JPH09244986A
JPH09244986A JP29500896A JP29500896A JPH09244986A JP H09244986 A JPH09244986 A JP H09244986A JP 29500896 A JP29500896 A JP 29500896A JP 29500896 A JP29500896 A JP 29500896A JP H09244986 A JPH09244986 A JP H09244986A
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address
unit
communication bus
bus
component
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JP29500896A
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Christopher St Clair Joseph
ジョセフ・クリストファー・セント・クレール
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International Business Machines Corp
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
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Abstract

(57)【要約】 【課題】 従来のように外部から使用することのできる
アドレス線の数に関心を払うことなく事実上無制限の数
の構成要素を通信バスに対して結合することのできる方
法と装置の提供。 【解決手段】 外部から使用することのできるアドレス
線の数が限定されている多重構成要素を通信バス上で連
続的にアドレスする方法とシステムにおいて、この方法
とシステムは上記構成要素の特定の相互接続と組み合わ
されたアドレス・スキームを採用する。この組み合わせ
によって各構成要素はそのアドレスを動的に変更するこ
とによって連続的にアドレスすることができるようにな
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に通信バス
に関し、更に詳しくは、多重構成要素にアクセスするた
めのアドレス・スキームを使用した通信バスに関する。
【０００２】
【従来の技術】データ処理システムの設計では、種々雑
多な装置をインタフェース及び制御することがしばしば
好ましい。これらの装置は、例えば、制御盤上の指示装
置、温度検出器、及び電源である。これらの装置との通
信では、一般的に時間は重要ではなく、従って、しばし
ば低速のバスを適応することができる。このような用途
で使用するかかる１つの低速バスはフィリップス半導体
製のＩ2Ｃバスである。このような低速バスが通常直面
する１つの問題はアドレスすることのできる構成要素の
数である。この問題は、設計者にとって限定されたアド
レス線の数しか外部から使用することができないという
このような構成要素の一般的な工場に於ける設計に起因
するものである。従って、このような構成要素に対する
アドレスの可能性は、使用することのできるアドレス線
の数に直接関係している。例えば、もし１つの構成要素
が通常外部から使用することのできるアドレス線を２本
しか有していなければ、このような構成要素は４個しか
バスに結合してアドレスすることができず、もし３本の
外部アドレス線しか使用することができなければ、この
ような構成要素は８個しかバスに結合してアドレスする
ことができない、等々である。
【０００３】従って、従来のように使用することのでき
るアドレス線の数に関心を払うことなく事実上無制限の
数の構成要素をバスに対して結合することを可能にする
方法と装置を有することは、明らかに利点のあることで
ある。本発明はこのような方法と装置を提供するもので
ある。
【０００４】
【発明が解決しようとする課題】本発明は、多重構成要
素の各々に対して従来のように外部から使用することの
できるアドレス線の数に関心を払うことなく多重構成要
素を通信バスに接続することを可能にするものである。
一般的に、このことは、構成要素の各々に系統化スキー
ムに従ってそのアドレスを動的に変更する能力を与える
ことによって達成する。
【０００５】
【課題を解決するための手段】１つの曲面では、本発明
は、通信バスに結合されたユニットのチェーンにアドレ
スする方法である。この方法は、リセット命令の受信に
応答して上記各ユニットがリセット・アドレスを有する
ように上記各ユニットを動的に変更するステップを有す
る。この方法は、アクセス命令の受信に応答して、上記
ユニットの内の第１ユニットがアクセス・アドレスを有
するように上記第１ユニットを動的に変更するステップ
を更に有する。この方法は、またアクセス・アドレスを
有するユニットがシーケンシャル命令を受信する毎に、
上記受信ユニットがリセット・アドレスを有し当該ユニ
ットに続く次のユニットが上記アクセス・アドレスを有
するように上記受信ユニットと上記次に続くユニットを
動的に変更するステップを有する。
【０００６】
【発明の実施の形態】図１を参照して、これは本発明の
教示に従って相互に接続された複数の回路ユニット１０
２〜１０２ｎを示す概略図である。これらの回路ユニッ
ト１０２〜１０２ｎの各々は、それぞれ並列に接続した
入力／出力エクスパンダ１０４〜１０４ｎを有してい
る。これらの回路ユニット１０２〜１０２ｎとの通信は
通信バス１００を介して行われ、この通信バス１００は
エクスパンダ１０４〜１０４ｎの各々と双方向に結合さ
れている。本発明の好適な実施例では、通信バス１００
は、フィリップス半導体の開発したＩ2Ｃバスのような
低速（１００Ｋ ビット／秒〜４００Ｋ ビット／秒）
シリアル・バスである。しかし、本発明は低速バスのみ
に適用されるものではなくて、速度が可変のバスに対し
ても同様に適用することのできるものであり、特に、多
重構成要素をバスに取り付ける能力がこれらの構成要素
の使用可能なアドレス線によって限定されている場合に
は本発明を適用することができる。Ｉ2Ｃバスによって
提供される種々の機能を更に十分明らかにするため、こ
のＩ2Ｃバスの一般的な説明を以下で行う。
【０００７】基本的なＩ2Ｃバスは、双方向のデータ線
信号とクロック線信号によって構成する。一般的に、Ｉ
2Ｃバスはマイクロ・コントローラのような１本以上の
バス・マスターがスレーブ装置にアクセスする能力を与
え、プレーナ上の読み出し専用メモリ（ＲＯＭ）から重
要製品データ（ＶＰＤ）を読み取るタスク、制御盤上の
スイッチと指示装置に対してインターフェースを行うタ
スク、温度または電源電圧のような環境状態を検出する
タスク、及び電源を制御するタスクのようなタスクに対
して使用することができる。このＩ2Ｃバスに関する更
に具体的な情報は、フィリップス半導体の「電子部品と
応用」("Electronic Components and Applications)、
第５巻、第１号、１９８２年１１月等から得ることがで
きる。
【０００８】引き続き図１を参照して、本発明の好適な
実施例では、並列に接続したＩ／Ｏエクスパンダ（拡張
装置）１０４〜１０４ｎは、フィリップス半導体製の８
５７４Ａである。多くのこのような構成要素が一般的に
そうであるように、これらのエキスパンダの所定数のア
ドレス線は内部で工場の特定の値に対してハード的に配
線され、そこで設計者は全ての残りのアドレス線を外部
に対するアドレスに使用することができる。この実施例
では、エクスパンダ１０４〜１０４ｎの各々は７ビット
のアドレスを有し、高位ビット（ニブル）は７（０１１
１）の値に内部でハード的に配線され、一方より低いニ
ブルの残りの高位３ビットＡ２〜Ａ０が設計者にとって
外部に対するアドレスのために使用可能になっている。
【０００９】留意すべきことは、Ｉ2Ｃバス１００のプ
ロトコルは、より低いニブルの最下位アドレスビットを
使用して転送されたデータを読み取るべきかまたはアド
レスされた構成要素に書き込むべきかを指示する。この
実施例ではエクスパンダ１０４〜１０４ｎのアドレスは
あたかもデータが絶えず底に書き込まれているかのよう
に表され、従って、最下位アドレスビットの値（図示せ
ず）はゼロのままである。
【００１０】本発明の好適な実施例の採用しているアド
レス・スキームによって、エクスパンダ１０４〜１０４
ｎのアドレスに対する制限に関心を払うことなく、事実
上無制限（電気的負荷に対する配慮によってのみ制限さ
れる）の数のこれらのエクスパンダ１０４〜１０４ｎを
Ｉ2Ｃバス１００に接続する能力が与えられる。更に詳
しくは、もし３個の使用可能なアドレス・ビットＡ０〜
Ａ２を一般的に各エクスパンダの独自のアドレス値に割
り当てれば、これらのエキスパンダの最大数は２3即ち
８に制限される。
【００１１】しかし、本発明の好適な実施例では、アド
レス・スキームを独自のアドレス値の代わりに採用して
いる。図１から分かるように、エクスパンダ１０４〜１
０４ｎは連続して即ちチェーン状に相互に接続されてい
る。具体的には、エクスパンダ１０４〜１０４ｎの各々
は、このチェーンの最初のエクスパンダ１０４を例外と
して、そのアドレス線Ａ１の各々を先行するエクスパン
ダ１０４〜１０４ｎの出力線Ｐ０に接続するように接続
している。更に、これらのエクスパンダ１０４〜１０４
ｎの各々はそのアドレス線Ａ０をその出力線Ｐ０に接続
し、そのアドレス線Ａ２は一定値ゼロに設定されている
（このアドレス線をアースに対してハード的に配線する
ことにより）。この種の相互接続によって、外部から使
用することのできるアドレス線の数とは無関係にエクス
パンダ１０４〜１０４ｎに対してアドレスを行うことが
できる。これらのエクスパンダ１０４〜１０４ｎの各々
に対してアドレスを行う方法を、以下で詳細に説明す
る。
【００１２】以後、本発明をよりよく例示するため、図
２と図３を参照しこれらを共に説明する。図２を参照し
て、これは本発明の教示に従って図１のエクスパンダ１
０４〜１０４ｎのチェーンにアクセスする方法を構成す
るステップを図示するものである。これらのエクスパン
ダ１０４〜１０４ｎに対するアドレスは、例えば、サー
ビス・コントローラ（図示せず）によって行われ、ステ
ップ２００では先ずＩ2Ｃバス１００を介して各エクス
パンダ１０４〜１０４ｎにリセット命令を転送する。こ
のリセット命令を受信すると各エクスパンダ１０４〜１
０４ｎは１６進値である７６Ｈを有するアドレスをとる
が、以後１６進の表示は値の後にＨを付けることによっ
て識別する。
【００１３】さて、図３を参照してこれは本発明の教示
に従って図１のＩ2Ｃバス上で種々の命令を転送する期
間中の各エクスパンダ１０４〜１０４ｎの状態を示す状
態表３００である。リセット命令の受信に応答して行わ
れる各エクスパンダ１０４〜１０４ｎのアドレスの変更
は、見出し項目３０２によって示す。見出し項目３０２
に示すように、各エクスパンダ１０４〜１０４ｎは値７
６Ｈを有するアドレスをとり、これらの各出力線Ｐ０は
値１を有している。
【００１４】図２に戻って、この方法は次にステップ２
０４に進み、ここでサービス・プロセッサは値ＦＥＨを
有するアクセス命令をアドレス７６Ｈに転送する。各エ
クスパンダ１０４〜１０４ｎは７６Ｈのアドレスをとっ
ているので、これらはそれぞれこのアクセス命令を受信
する。このアクセス命令に応答して、エクスパンダ１０
４（上記チェーンの内の最初のエクスパンダ）は７４Ｈ
のアドレスをとり、その出力線Ｐ０は値０をとる。これ
らのエクスパンダの相互接続に従って、残りのエクスパ
ンダ１０４〜１０４ｎは値７０Ｈを有するパーキング・
アドレスをとり、これらのエクスパンダのそれぞれの出
力線Ｐ０は値０をとる。このことは、図３の見出し項目
３０４に例示する。
【００１５】その後、この方法はステップ２０６に進
み、ここでサービス・プロセッサは、もしこれが希望す
れば、アドレス７４Ｈを有するエクスパンダと通信を行
ってもよい。この例では、エクスパンダ１０４がアドレ
ス７４Ｈを有している。状態表３００の見出し項目３０
６はエクスパンダと通信を行っている例を示している。
その後、この方法はステップ２０８に進み、ここでサー
ビス・プロセッサは値ＦＦＨを有するシーケンシャル命
令をアドレス７４Ｈに転送する。この場合、エクスパン
ダ１０４がこのシーケンシャル命令を受信し、チェーン
構成に従ってそのアドレスを値７６Ｈを有するように変
更し、値１をその出力線Ｐ０に出力する。そのアドレス
線Ａ１を前のエクスパンダの出力線Ｐ０に結合している
結果エクスパンダ１０４ａはアドレス７４Ｈをとり、全
ての残りのエクスパンダ１０４ｂ〜ｎはアドレス７０Ｈ
をとる。状態表の見出し項目３０８はこのようなシナリ
オを表している。
【００１６】この点で、留意すべきことは命令をエクス
パンダ１０４〜１０４ｎが受信する度に、このエクスパ
ンダは確認信号を発生し、これをサービス・プロセッサ
に戻すことである。この方法は次にステップ２１０に進
み、ここでこの確認信号をチェックし、いずれかのエク
スパンダ１０４〜１０４ｎが上記シーケンシャル命令に
応答したかどうかを判定する。もし確認信号がサービス
・プロセッサに戻らなければ、上記チェーン内の最後の
エクスパンダ１０４ｎとの通信が終了したと仮定する。
【００１７】本発明のアドレス・スキームに従って、エ
クスパンダ１０４〜１０４ｎとのいずれかの通信を当初
最初のエクスパンダ１０４からスタートして更に連続し
て再開しなければならない。しかし、もし確認信号が戻
されれば、後続のエクスパンダ１０４〜１０４ｎが存在
し、これはシーケンシャル命令を使用してアドレスする
ことができると仮定する。上記の解析は、ステップ２１
０における判定によって表す。もし、ステップ２１０
で、確認信号が戻されたと判定されると、次にこの方法
はステップ２１２に進む。しかし、もしステップ２１０
で確認信号が戻されていないと判定されると、この方法
はステップ２０２に戻り、その点から上で述べたステッ
プを反復する。
【００１８】この特定の例では状態表の見出し項目３１
２〜３１６はエクスパンダ１０４ａの後に追加のエクス
パンダ１０４ｎが存在するという仮定とこのエクスパン
ダ１０４ｎは上記チェーン内の最後のエクスパンダであ
るという仮定を示す。状態表３００を検討した場合、留
意すべき事柄は、アクセスすべき全てのエクスパンダ１
０４〜１０４ｎがアドレス７４Ｈを有し、一方既にアク
セスされている全てのエクスパンダ１０４〜１０４ｎは
アドレス７６Ｈを有し、この方法がステップ２０２に戻
る迄に後程アドレスすべき全てのエクスパンダ１０４〜
１０４ｎはアドレス７０Ｈを有していることである。こ
の方法がステップ２０２に戻った時点で、全てのエクス
パンダ１０４〜１０４ｎは、アドレス７６Ｈをとる。も
し１個のエクスパンダ１０４〜１０４ｎのみとの通信を
保持すべきでありこのエクスパンダ１０４〜１０４ｎが
上記チェーン内の最初のエクスパンダとしてまたはシー
ケンスコマンドを介してアドレスされていれば、これら
のエクスパンダ１０４〜１０４ｎのチェーンは、ステッ
プ２０２と関連して説明したように任意にリセットする
ことができることをまた理解しなければならない。
【００１９】さて図４を参照して、これは本発明を実行
することのできるデータ処理システム４００の概略図を
示す。このデータ処理システム４００は３つのドローワ
４０２、４０４、と４０６を有し、これらはそれぞれＩ
2Ｃバス４０８を介して相互に接続されている。各ドロ
ーワ４０２〜４０６は回路ユニット４０２ａ、４０４ａ
と４０６ａをそれぞれ有している。各回路ユニット４０
２ａ〜４０６ａはそれぞれエクスパンダ４０２ｂ、４０
４ｂ、と４０６ｂを有している。各エクスパンダ４０２
ｂ〜４０６ｂは相互に接続され、図１〜図３を参照して
前に述べたようにアドレスされる。エクスパンダ４０２
ｂ〜４０６ｂは、例えば、プレーナ上のＲＯＭとのイン
タフェース、スイッチ、制御盤及び環境設定などとのイ
ンタフェースに使用してもよい。ドローワ４０４はまた
各エクスパンダ４０２ｂ〜４０６ｂを制御するためのサ
ービス・プロセッサ４０４ｄを有し、双方向の接続線４
０４ｃを介してＩ2Ｃバス４０８に接続されている。
【００２０】サービス・プロセッサ４０４ｄは他のＩ2
Ｃバス４０４Ｉに接続され、電源４０４ｅと４０４ｆ内
にあるエクスパンダ４０４ｇと４０４ｆをそれぞれ制御
する装置として機能する。エクスパンダ４０４ｇと４０
４ｈは相互に接続されて図１〜図３と関連して説明した
ようにアドレスされ、例えば、電圧の許容誤差、ファン
の速度などに使用してもよい。
【００２１】本発明の動作と構造は上述の説明から明ら
かである。図示及び説明した方法とシステムは好適なも
のとしての特徴を有しているが、上記の請求項で規定す
るように本発明の技術思想と範囲から逸脱することなく
種々の変更及び／または変形が可能であることは容易に
明らかとなる。
【００２２】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）通信バスに結合したユニットのチェーンにアドレ
スする方法であって、リセット命令の受信に応答して、
上記ユニットの各々がリセット・アドレスを有するよう
に上記各ユニットを動的に変更するステップと、アクセ
ス命令の受信に応答して、上記ユニットの内の第１ユニ
ットがアクセス・アドレスを有するように上記第１ユニ
ットを動的に変更するステップと、アクセス・アドレス
を有するユニットがシーケンシャル命令を受信する毎
に、上記受信ユニットがリセット・アドレスを有し当該
ユニットに続く次のユニットが上記アクセス・アドレス
を有するように上記受信ユニットと上記次に続くユニッ
トを動的に変更するステップ、によって構成されること
を特徴とする方法。 （２）上記リセット命令を上記各ユニットに転送するス
テップと、上記アクセス命令を上記第１ユニットに転送
するステップ、によって更に構成されることを特徴とす
る上記（１）記載の方法。 （３）上記通信バスは低速バスであることを特徴とする
上記（２）記載の方法。 （４）上記通信バスはＩ2Ｃバスであることを特徴とす
る上記（３）記載の方法。 （５）上記各ユニットは上記チェーン内のその位置に従
って連続的にアクセスされることを特徴とする上記
（２）記載の方法。 （６）通信バスに結合されたユニットのチェーンをアド
レスするための上記通信バスを有する装置であって、リ
セット命令の受信に応答して、上記ユニットの各々がリ
セット・アドレスを有するように上記各ユニットを動的
に変更する手段と、アクセス命令の受信に応答して、上
記ユニットの内の第１ユニットがアクセス・アドレスを
有するように上記第１ユニットを動的に変更する手段
と、アクセス・アドレスを有するユニットがシーケンシ
ャル命令を受信する毎に、上記受信ユニットがリセット
・アドレスを有し当該ユニットに続く次のユニットが上
記アクセス・アドレスを有するように上記受信ユニット
と上記次に続くユニットを動的に変更する手段、によっ
て構成されることを特徴とする装置。 （７）上記リセット命令を上記各ユニットに転送する手
段と、上記アクセス命令を上記第１ユニットに転送する
手段、によって更に構成されることを特徴とする上記
（６）記載の装置。 （８）上記通信バスは低速バスであることを特徴とする
上記（７）記載の装置。 （９）上記通信バスはＩ2Ｃバスであることを特徴とす
る上記（７）記載の装置。 （１０）上記各ユニットは上記チェーン内のその位置に
従って連続的にアクセスされることを特徴とする上記
（７）記載の装置。 （１１）通信バスと、上記通信バスに結合され、相互に
結合された第１アドレス線と第１出力線を有する第１構
成要素と、上記通信バスに結合され、第１及び第２アド
レス線と第１出力線を有する第２構成要素であって、上
記第２構成要素の第１アドレス線と第１出力線は相互に
結合され、上記第１構成要素の第１出力線は上記第２構
成要素の第２アドレス線と結合されている上記第２構成
要素と、上記通信バスに結合され、第１及び第２アドレ
ス線と第１出力線を有する第３構成要素であって、上記
第３構成要素の第１アドレス線と第１出力線は相互に結
合され、上記第３構成要素の第２アドレス線は上記第２
構成要素の出力線と結合されている上記第３構成要素、
によって構成されることを特徴とする装置。 （１２）上記各構成要素は少なくとも２つの更に使用可
能なアドレス線を有していることを特徴とする上記（１
１）記載の装置。 （１３）上記通信バスは低速バスであることを特徴とす
る上記（１２）記載の装置。 （１４）上記通信バスはＩ2Ｃバスであることを特徴と
する上記（１２）記載の装置。
【図面の簡単な説明】
以下の図面を添付の明細書と関連させて参照することに
よって、当業者は本発明を更によく理解することがで
き、またその種々の目的と利点が一層明らかになる。
【図１】図１は、本発明の教示に従って相互に接続され
たエクスパンダを有する複数の回路ユニットを示す概略
図である。
【図２】図２は、本発明の教示に従って図１のエクスパ
ンダのチェーンにアクセスする方法を構成するステップ
を示すフローチャートである。
【図３】図３は、本発明の教示に従って図１の通信バス
上で種々の命令を転送する期間中における各エクスパン
ダの状態を示す状態表である。
【図４】図４は、本発明を実行することのできるデータ
処理システムの概略図である。
【符号の説明】
１００ 通信バス １０２、１０２ａ、１０２ｎ、４０２ａ、４０４ａ、４
０６ａ回路ユニット １０４、１０４ａ、１０４ｎ、４０２ｂ、４０４ｂ、４
０６ｂ、４０４ｇ、３００ 状態表 ４０４ｈ、 エクスパンダ ４００ データ処理システム ４０２、４０４、４０６ ドローワ ４０４ｃ 双方向接続線 ４０４ｄ サービス・プロセッサ ４０４ｅ、４０４ｆ 電源 ４０８、４０４Ｉ Ｉ2Ｃバス

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】通信バスに結合したユニットのチェーンに
    アドレスする方法であって、 リセット命令の受信に応答して、上記ユニットの各々が
    リセット・アドレスを有するように上記各ユニットを動
    的に変更するステップと、 アクセス命令の受信に応答して、上記ユニットの内の第
    １ユニットがアクセス・アドレスを有するように上記第
    １ユニットを動的に変更するステップと、 アクセス・アドレスを有するユニットがシーケンシャル
    命令を受信する毎に、上記受信ユニットがリセット・ア
    ドレスを有し当該ユニットに続く次のユニットが上記ア
    クセス・アドレスを有するように上記受信ユニットと上
    記次に続くユニットを動的に変更するステップ、 によって構成されることを特徴とする方法。
  2. 【請求項２】上記リセット命令を上記各ユニットに転送
    するステップと、 上記アクセス命令を上記第１ユニットに転送するステッ
    プ、 によって更に構成されることを特徴とする請求項１記載
    の方法。
  3. 【請求項３】上記通信バスは低速バスであることを特徴
    とする請求項２記載の方法。
  4. 【請求項４】上記通信バスはＩ2Ｃバスであることを特
    徴とする請求項３記載の方法。
  5. 【請求項５】上記各ユニットは上記チェーン内のその位
    置に従って連続的にアクセスされることを特徴とする請
    求項２記載の方法。
  6. 【請求項６】通信バスに結合されたユニットのチェーン
    をアドレスするための上記通信バスを有する装置であっ
    て、 リセット命令の受信に応答して、上記ユニットの各々が
    リセット・アドレスを有するように上記各ユニットを動
    的に変更する手段と、 アクセス命令の受信に応答して、上記ユニットの内の第
    １ユニットがアクセス・アドレスを有するように上記第
    １ユニットを動的に変更する手段と、 アクセス・アドレスを有するユニットがシーケンシャル
    命令を受信する毎に、上記受信ユニットがリセット・ア
    ドレスを有し当該ユニットに続く次のユニットが上記ア
    クセス・アドレスを有するように上記受信ユニットと上
    記次に続くユニットを動的に変更する手段、 によって構成されることを特徴とする装置。
  7. 【請求項７】上記リセット命令を上記各ユニットに転送
    する手段と、 上記アクセス命令を上記第１ユニットに転送する手段、 によって更に構成されることを特徴とする請求項６記載
    の装置。
  8. 【請求項８】上記通信バスは低速バスであることを特徴
    とする請求項７記載の装置。
  9. 【請求項９】上記通信バスはＩ2Ｃバスであることを特
    徴とする請求項７記載の装置。
  10. 【請求項１０】上記各ユニットは上記チェーン内のその
    位置に従って連続的にアクセスされることを特徴とする
    請求項７記載の装置。
  11. 【請求項１１】通信バスと、 上記通信バスに結合され、相互に結合された第１アドレ
    ス線と第１出力線を有する第１構成要素と、 上記通信バスに結合され、第１及び第２アドレス線と第
    １出力線を有する第２構成要素であって、上記第２構成
    要素の第１アドレス線と第１出力線は相互に結合され、
    上記第１構成要素の第１出力線は上記第２構成要素の第
    ２アドレス線と結合されている上記第２構成要素と、 上記通信バスに結合され、第１及び第２アドレス線と第
    １出力線を有する第３構成要素であって、上記第３構成
    要素の第１アドレス線と第１出力線は相互に結合され、
    上記第３構成要素の第２アドレス線は上記第２構成要素
    の出力線と結合されている上記第３構成要素、 によって構成されることを特徴とする装置。
  12. 【請求項１２】上記各構成要素は少なくとも２つの更に
    使用可能なアドレス線を有していることを特徴とする請
    求項１１記載の装置。
  13. 【請求項１３】上記通信バスは低速バスであることを特
    徴とする請求項１２記載の装置。
  14. 【請求項１４】上記通信バスはＩ2Ｃバスであることを
    特徴とする請求項１２記載の装置。
JP29500896A 1995-11-20 1996-11-07 通信バス上で多重構成要素にアドレスする方法とシステム Pending JPH09244986A (ja)

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