JPH0533413B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 システム立上げを初期設定モードと動作モード
にて行う情報処理装置であつて、情報処理装置に
おける立上げ時の中央処理装置とメモリ装置との
情報転送を、動作モードと同一手法にて行われる
ために、そのバス制御方法が複雑でしかもシステ
ム診断に長時間を要していることを解決するため
に、初期設定モード時にはバス上の情報転送方法
及び経路を動作モード時と異なるタイミング及び
経路になるように制御するように構成することに
より、より確かな情報を効率良く迅速に転送する
ことが可能となる。

〔産業上の利用分野〕

本発明は、情報処理システム立上げを初期設定
モードと動作モードにて行う情報処理装置に関す
る。

情報処理装置を構成する主装置である中央処理
装置（以下CPUと称する）とメモリ装置とは、
非常に密接な関わりがあり、その間のデータ転送
は高速且つ大量であることが要求される。

しかし、製造コストを重視する小型のコンピユ
ータやオフイスコンピユータの分野では、一般に
ハードウエア量を出来るだけ削減することが必要
になることから、情報転送用・情報転送制御用の
ハードウエアが少量且つ簡単であることが要求さ
れる。

更に、最近ではメモリ装置を構成する記憶素子
である複数枚のメモリカードのアドレス割付け状
態及び全メモリ容量をCPUが把握出来る機能や、
メモリ装置の動作に先立ち、メモリ装置の初期診
断をCPUが行い、メモリ装置内の不良メモリカ
ードがある場合はそのメモリカードを論理的に切
り離して残りのメモリカードのみにアドレスを割
付けて動作させる縮退と呼ぶ機能を有しているも
のが多くなつている。

上述のような各要求及び機能を確実にしかも高
速に対応可能な情報転送方式の実用化が要望され
ている。

〔従来の技術〕

第４図は従来例を説明するブロツク図、第５図
は従来例における情報転送時のバスを説明する図
をそれぞれ示す。

第４図に示す従来例のブロツク図は、情報処理
システムを構成する機能ブロツクに対して、指
示・命令を与えると共に各種動作を制御する
CPU１と、複数メモリカード２１〜２３からな
ると共に各種情報をCPU１の制御のもとに記憶
するメモリ装置２とから構成されている。

又、本例のCPU１はメモリ装置２との情報の
遣り取りを所定のプログラムに基づき制御するマ
イクロプロセツサ（以下MPUと称する）１１と、 MPU１１から送出されるアドレス情報をメモ
リ装置２に対応するアドレスデータに変換するア
ドレス変換部１２と、 MPU１１とメモリ装置２との間のデータ転送
を制御するデータ転送制御部１３と、 MPU１１とアドレス変換部１２との間でアド
レス情報を遣り取りする双方向バスドライバ１４
１と、 MPU１１とデータ転送制御部１３との間でデ
ータ情報を遣り取りする双方向バスドライバ１４
２と、 データ転送制御部１３とメモリ装置２との間で
アドレスデータ、データ情報を遣り取りする双方
向バスドライバ１４３，１４４と、 アドレス変換部１２からのアドレスデータを送
出する単方向バスドライバ１５１とを具備して構
成されている。

又、メモリ装置２内メモリカード２１〜２３は
同一の機能ブロツクで構成され、その構成は、 当該メモリカード２１〜２３の記憶素子である
メモリモジユール２２１と、 CPU１から転送されて来るアドレスデータを
ラツチするアドレスラツチ部２２２と、 メモリモジユール２２１に対する制御レジスタ
の１つであり、メモリモジユール２２１に対する
アドレス割付けデータを予め設定する割付けアド
レスレジスタ２２３と、 アドレスラツチ部２２２に保持されているアド
レスデータと割付けアドレスレジスタ２２３に割
付けられているアドレスの内容とを比較する比較
器２２４(1)と、 アドレスラツチ部２２２に保持されているアド
レスデータと当該メモリカード２１〜２３のカー
ドアドレスとを比較する比較器２２４(2)と、 アドレスラツチ部２２２に保持されているアド
レスデータの一部をデコードして複数のメモリ制
御情報レジスタ（割付けアドレスレジスタ２２
３、カード情報レジスタ２２８等）を選択する情
報に変換するアドレスデコーダ２２５と、 CPU１から転送されて来るアドレスデータ及
びデータ情報の遣り取りをする双方向バスドライ
バ２２６(1)と、 カード情報レジスタ２２８の内容を送出する単
方向バスドライバ２２７と、 メモリモジユール２２１に対する制御レジスタ
の１つであり、当該メモリカード２１〜２３に関
する情報を格納するカード情報レジスタ２２８
と、 当該メモリカード２１〜２３のアドレス情報を
格納するカードアドレスレジスタ２２９とを具備
して構成されている。

上述のように構成されるCPU１とメモリ装置
２との間の情報の遣り取りは、第５図(1)に示すよ
うに構成されるアドレス情報と、第５図(2)に示す
ようにに構成されるデータ情報が時分割タイミン
グで転送される。

尚、第５図(1)の例は32ビツトのアドレス情報
と、４ビツトのパリテイビツトと、４ビツトの未
使用部分とから構成され、第５図(2)の例は32ビツ
トのデータ情報と、８ビツトのECCビツトとか
ら構成されている。

次に、情報転送動作を以下複数の処理項目に分
けて説明する。

〔1〕 メモリモジユール２２１に記憶されている
情報のリード動作は、MPU１１から出力され
るアドレス情報をアドレス変換部１２でメモリ
装置２内のメモリカード２１〜２３の構成数に
対応したアドレスデータに変換し、単方向のバ
スドライバ１５１、双方向バスドライバ１４４
及びメモリカード２２内双方向バスドライバ２
２６(1)を介してアドレスラツチ部２２にラツチ
される。

次に、メモリカード２２アドレスラツチ部２
２に保持されたアドレスデータの上位部分と、
割付けアドレスレジスタ２２３に設定されてい
るメモリモジユール２２１に対する割付けアド
レスの内容が比較器２２４で比較され、一致し
た時はメモリカード２２内メモリモジユール２
２１が選択される。

又、アドレスラツチ部２２に保持されたアド
レスデータの下位部分に格納されたメモリモジ
ユール２２１内のデータが読出された、データ
転送制御部１３への経路を介してMPU１１に
送出される。

〔2〕 メモリモジユール２２１に対して情報をラ
イトする時、MPU１１からのアドレスは上記
と同様にメモリカード２２内アドレスラツチ部
２２２にラツチされる。

アドレスラツチ部２２２に保持されたアドレ
スデータの上位部分と割付けアドレスレジスタ
２２３に設定された割付けアドレスの内容が比
較器２２４で一致した時は、上記と同様にメモ
リカード２２内メモリモジユール２２１が選択
される。

次に、MPU１１から出力されたライトデー
タがデータ転送制御部１３の制御のもとにメモ
リカード２２内メモリモジユール２２１に送出
され、アドレスラツチ部２２に保持されたアド
レスデータの下位部分にライトされる。

〔3〕 メモリ装置２の初期設定モードにおけるメ
モリ制御情報レジスタ（即ち、割付けアドレス
レジスタ２２３、カード情報レジスタ２２８
等）のリード時、MPU１１から出力されるア
ドレスはアドレス変換部１２を介してアドレス
ラツチ部２２２にラツチされる。

このアドレスラツチ部２２２に保持されたア
ドレスの内、所定３ビツトと当該メモリカード
２２のアドレスを示すカードアドレスレジスタ
２２９の内容とが比較器２２４(2)にて比較され
る。

この比較で一致した場合、残りのアドレスラ
ツチ部２２２内アドレスがアドレスデコーダ２
２５で変換され、当該メモリカード２２内のメ
モリ制御情報レジスタの１つ（例えば、カード
情報レジスタ２２８）が選択される。

次に、選択されたメモリ制御情報レジスタの
１つの内容がデータ転送制御部１３を介して
MPU１１に読込まれる。

〔4〕 メモリ装置２の初期設定モードの場合のメ
モリ制御情報レジスタに対するライト時、
MPU１１から出力されるアドレスは〔３〕項
と同様な経路を経てメモリ制御情報レジスタの
１つ（例えば、割付けアドレスレジスタ２２
３）を選択する。

次に、MPU１１から出力されたライトデー
タはデータ転送制御部１３の制御のもとに先に
選択された、例えば割付けアドレスレジスタ２
２３に書込まれる。

上記に説明した通り、第４図に示す従来例では
メモリ装置２の動作モード時のメモリモジユール
２２１に対するリード／ライト処理の場合も、メ
モリモジユール２２１の初期設定モードの場合
も、CPU１とメモリ装置２間を接続する双方向
バスの制御方式は共通であり、全て時分割タイミ
ングで制御されたバスを介して行われる。

しかし、この場合以下の問題点があつた。即
ち、 (1) メモリカード２１〜２３に実装されるメモリ
素子（メモリモジユール２２１）の種類（アク
セスタイムの差異）によつて、メモリカード２
１〜２３を最高のタイミングで動作させなけれ
ばならない。

即ち、最新の技術では、CPU１がメモリカ
ード２１〜２３のカード情報（例えば、そのメ
モリカード２１〜２３に実装されるメモリ素子
の容量、種類等）を読取り、その情報に従つて
メモリカード２１〜２３の動作タイミングの最
適値をタイミング設定レジスタ（メモリ制御情
報レジスタの１つで、例えば割付けアドレスレ
ジスタ２２３）に書込む。

このタイミング設定レジスタに値が設定され
る前のメモリ素子（メモリモジユール２２１）
のリード／ライトタイミング（例えば、RAS
タイミング、CASタイミング、ライトイネー
ブルタイミング等）が不定の状態にあり、メモ
リ制御情報レジスタのリード／ライトタイミン
グとしては使用出来ない状態である。

(2) 前述のように、メモリ装置２の動作モード時
は、前半のサイクルでバスの全ビツトを用いて
アドレス情報が送出され、後半のサイクルでも
全ビツトを用いてデータ情報が転送される。

メモリ素子（メモリモジユール２２１）自体
はアドレス空間が大きくデータ幅も大きいので
この方法が最適である。

しかし、メモリ初期設定モード時の割付けア
ドレスレジスタ２２３、カード情報レジスタ２
２８等のメモリ制御情報レジスタのリード／ラ
イト時は、メモリ制御情報レジスタの数も多く
なく、又そのデータ幅もメモリ素子（メモリモ
ジユール２２１）に比べて小さい。

従つて、メモリ素子（メモリモジユール２２
１）のリード／ライトと共通のバスの使い方を
すると、かなりの無駄が生じることになる。

(3) メモリ素子（メモリモジユール２２１）への
データ情報には、第５図２で示すようにECC
のようなチエツクビツトが必要であるが、メモ
リ制御情報レジスタの情報はいわゆるソフトエ
ラーが存在しないので、複雑なチエツクビツト
を付加する必要がない。

従つて、メモリ制御情報レジスタからリード
して来た情報を、メモリ素子（メモリモジユー
ル２２１）からリードして来たデータのように
ECC回路（データ転送制御部１３内に含まれ
図示してない）を通す必要がない。

更に、メモリ制御情報レジスタへの情報のライ
ト／リードは、システムの診断の一環として行わ
れるもので、ECC回路を含むデータ転送制御部
１３の診断に先立つて行われるべきものである。

〔発明が解決しようとする問題点〕

以上のように、第４図に示す従来例での双方向
バスの制御方式ではその使用効率が悪く、しかも
CPU１とより密接な関係にあるメモリ装置２の
診断を、充分な診断がなされてないデータ転送制
御部１３を介して行う等の問題点がある。

〔問題点を解決するための手段〕

第１図は本発明の原理を説明するブロツク図を
示す。

第１図に本発明の原理ブロツク図は、第４図で
説明したものと同一機能を有するCPU１０とメ
モリ装置２０とで構成されている。

又、本発明のCPU１０は第４図で説明した機
能ブロツク１１，１２，１４１，１４４，１５５
と、 新たに定義された初期設定モード命令時のバス
制御タイミングと、動作モード命令時のバス制御
タイミングとを発生し、CPU１内バスドライバ
（双方向バスドライバ１４５等）及びメモリ装置
２内バスドライバ（双方向バスドライバ２２６
(1)，２２６(2)等）をそれぞれのタイミングで制御
するタイミング制御部１４と、 双方向バスドライバ１４５とを具備して構成さ
れている。

更に、本発明のメモリ装置２０は下記に説明す
るメモリカード２１′〜２３′から構成されてい
る。即ち、第４図で説明した機能ブロツク２２１
〜２２３，２２４(1)，２２６(1)，２２７，２２８
と、 メモリモジユール２２１に対して双方向バスド
ライバ２２６(1)と平行に接続されている双方向バ
スドライバ２２６(2)とを具備して構成されてい
る。

〔作用〕

メモリ初期設定モード時にはバス上のアドレス
情報転送とデータ情報転送とがそれぞれ特定部分
を用いて非時分割タイミングで制御されるように
構成することにより、アドレス情報、データ情報
各々の転送でバスビツトの無駄がなく、より効率
的で高速な転送制御が可能となる。

〔実施例〕

以下本発明の要旨を第２図、第３図に示す実施
例により具体的に説明する。

第２図は本発明の実施例を説明するブロツク
図、第３図は本発明の実施例における情報転送状
況を説明する図をそれぞれ示す。尚、全図を通じ
て同一符号は同一対象物を示す。

本実施例における初期設定モード時の情報は、
第３図(1)に示すようなビツト構成情報を非時分割
タイミングで転送する。又、動作モードは第３図
(2)，(3)に示す情報を時分割タイミングで転送す
る。

この非時分割タイミング及び時分割タイミング
の制御は、MPU１１から送出される初期設定モ
ード命令及び動作モード命令を受けて、タイミン
グ制御部１４にて制御される。

尚、第３図(2)，(3)は第５図(1)，(2)と同一内容で
あり、第３図(1)に示す情報は、割付けアドレスレ
ジスタ２２３、カード情報レジスタ２２８等のよ
うなメモリ制御情報レジスタに対する13ビツトの
レジスタアドレスと、メモリカード２１′〜２
３′に対する３ビツトのカードアドレスからなる
16ビツトのアドレス情報と、メモリモジユール２
２１に対する16ビツトのデータ情報及び８ビツト
の未使用部分とから構成されている。

又、メモリカード２１′〜２３′内双方向バスド
ライバ２２６(1)，２２６(2)は、動作モードでは両
方とも同じタイミングで方向が切り換わるように
タイミング制御部１４にて制御される。

一方、初期設定モードでの双方向バスドライバ
２２６(1)は、メモリ制御情報レジスタへの情報ラ
イトとリードによつて方向が切り換わるが、双方
向バスドライバ２２６(2)は常にCPU１からメモ
リ装置２（即ち、メモリカード２２′）へ向かう
方向でアドレス情報のみが転送される。

次に、本実施例における情報転送処理状況を以
下説明する。尚、〔従来の技術〕の項で説明した
ものと、〔１〕、〔２〕項の動作は同一動作のため
省略し〔３〕、〔４〕項に付いて説明する。

〔3〕 メモリ初期設定モードにおけるメモリ制御
情報レジスタリード時にMPU１１から発行さ
れる命令は、アドレス変換部１２内のレジスタ
をリードする命令と同一命令により行う。

MPU１１から出力されるアドレス情報はア
ドレス変換部１２，単方向バスドライバ１５１
を介して転送され、そのうちの所定３ビツトが
比較器２２４(2)で当該メモリカード２２′のカ
ードアドレスと比較される。

この比較で一致した場合、残りの部分がアド
レスデコーダ２２５で変換され、当該メモリカ
ード２２′内メモリ制御情報レジスタの１つ
（例えば、カード情報レジスタ２２８）が選択
され、その内容が双方向バスドライバ１４５、
アドレス変換部１２を介して転送され、MPU
１１に読込まれる。

〔4〕 メモリ初期設定モードにおけるメモリ制御
情報レジスタライト時、メモリ制御情報レジス
タの１つ（例えば、割付けアドレスレジスタ２
２３）が選択される。

次に、MPU１１から出力されたライトデー
タは双方向バスドライバ１４１、アドレス変換
部１２、双方向バスドライバ１４５及び双方向
バスドライバ２２６(1)を介して割付けアドレス
レジスタ２２３へ書込まれる。

以上のように、メモリ装置２の初期設定モード
では複雑なタイミングを必要としない非時分割タ
イミングでバスを制御するため、システムの初期
診断を少ないハードウエアで高速に行える。

又、初期設定が終了した後の動作モードにおい
ては、限られた本数のバスを第３図２，３で示す
ようにアドレス情報転送とデータ情報転送とを時
分割タイミングで制御することにより、より効率
的なバス制御が可能となる。

〔発明の効果〕

以上のような本発明によれば、アドレス情報、
データ情報各々の転送でバスビツトの無駄がな
く、より効率的で高速な転送制御が出来る。

【図面の簡単な説明】

第１図は本発明の原理を説明するブロツク図、
第２図は本発明の実施例を説明するブロツク図、
第３図は本発明の実施例における情報転送状況を
説明する図、第４図は従来例を説明するブロツク
図、第５図は従来例における情報転送時のバスを
説明する図、をそれぞれ示す。 図において、１，１０はCPU、２，２０はメ
モリ装置、１１はMPU、１２はアドレス変換部、
１３はデータ転送制御部、１４はタイミング制御
部、２１〜２３，２１′〜２３′はメモリカード、
１４１〜１４５，２２６(1)，２２６(2)は双方向バ
スドライバ、１５１，２２７は単方向バスドライ
バ、２２１はメモリモジユール、２２２はアドレ
スラツチ部、２２３は割付けアドレスレジスタ、
２２４(1)，２２４(2)は比較器、２２５はアスデコ
ーダ、２２８はカード情報レジスタ、２２９カー
ドアドレスレジスタ、をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 中央処理装置１０とメモリ装置２０とを双方
   向バスで結合して構成され、更に情報処理システ
   ムの立上げを制御する前記中央処理装置１０は、
   前記メモリ装置２０内各制御レジスタ２２３，２
   ２８を初期設定するための初期設定モードと、前
   記制御レジスタ２２３，２２８が初期設定されて
   前記メモリ装置２０が動作可能状態になつた後の
   動作モードとで制御する情報処理装置であつて、 前記処理設定モード制御時には、前記双方向バ
   スを複数のビツト群に分割するタイミングを制御
   する分割制御手段１４と、 前記初期設定モードでの前記制御レジスタ２２
   ３，２２８のリード／ライトデータの転送経路１
   ４５，２２６(1)，２２６(2)とを設けると共に、 前記初期設定モードでの前記制御レジスタ２２
   ３，２２８のリード／ライトデータの転送を指示
   する所定命令を定義し、 前記所定命令発生による前記初期設定モード制
   御時には、前記制御レジスタ２２３，２２８に対
   する複数の情報を、前記分割制御手段１４で前記
   双方向バスを非時分割タイミングで制御し転送
   し、 前記動作モード制御時には、当該複数情報を前
   記双方向バスを時分割タイミングで制御し転送す
   ることを特徴とする情報処理装置。