JPH09246550A - 半導体装置，半導体装置の製造方法，絶縁ゲート型半導体装置および絶縁ゲート型半導体装置の製造方法 - Google Patents

半導体装置，半導体装置の製造方法，絶縁ゲート型半導体装置および絶縁ゲート型半導体装置の製造方法

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JPH09246550A
JPH09246550A JP8075330A JP7533096A JPH09246550A JP H09246550 A JPH09246550 A JP H09246550A JP 8075330 A JP8075330 A JP 8075330A JP 7533096 A JP7533096 A JP 7533096A JP H09246550 A JPH09246550 A JP H09246550A
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groove
semiconductor substrate
film
forming
manufacturing
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Takashi Suzuki
隆司 鈴木
Tsutomu Uesugi
勉 上杉
Masayasu Ishiko
雅康 石子
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Toyota Central R&D Labs Inc
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Abstract

(57)【要約】 【課題】 本発明の目的は、従来技術の問題点を克服
し、より微細で、しかも良好なソースコンタクトを確保
でき、かつ信頼性の高い絶縁ゲート型トランジスタなら
びにその製造方法を提供することにある。 【解決手段】 本製造方法では、基板に「斜面を有する
溝」を形成し、かつ２つの「サイドウオール」を形成
し、これらを活用してトランジスタを製造する。つま
り、ダブルのサイドウオールを用いてトレンチ加工端を
決めるため、フォトリソグラフィの限界を越えて微細な
トレンチを作成でき、しかも、プレーナー構造であるた
め、フォトリソグラフィによる加工も容易である。ま
た、斜面を第２のサイドウオールで覆ってトレンチ形成
まで保存しておき、その後に第２のサイドウオールを除
去して斜面を露出させ、その斜面をソース電極コンタク
ト領域として使用するため、接触面積が増大し、よって
ソースコンタクト抵抗が低減される。また、斜面の存在
によりトレンチの開口径が大きく、ソース電極の埋め込
みも容易である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、縦型の絶縁ゲートパワートラ
ンジスタおよびその製造方法に関する。
【０００２】
【背景技術】パワートランジスタの微細化技術として
は、例えば、特開昭６２−１２６６７４号に示される技
術、IEEE.TRANS.ON ELECTRON DEVICES,VOL.41,NO.5,PP.
814に示されるような技術がある。上述の２つの技術
は、主に、ソース領域の微細化に関するものである。
【０００３】また、Ｕ溝を用いたＭＯＳＦＥＴ（ＵＭＯ
Ｓ）の構造（製造方法）についても、いろいろと提案さ
れている。基本的には、フォトリソグラフィを用いてエ
ッチングマスクを形成し、ＲＩＥにより半導体基板にト
レンチを形成し、そのトレンチ内にポリシリコン等を埋
め込むことにより製造される。
【０００４】
【発明が解決しようとする課題】上述の特開昭６２−１
２６６７４号の技術では、複雑な凹凸面上における絶縁
膜加工（コンタクト形成）が必要となり、ソース領域の
微細化には一定の限界がある。また、IEEE.TRANS.ON EL
ECTRON DEVICES,VOL.41,NO.5,PP.814の技術では、ソー
ス電極がソース領域に接することができる面は、ソース
領域の側壁（接合深さに相当）部分のみであり、きわめ
て接触面積が小さい。よって、ソース電極の接触抵抗が
大きくなる。ソース電極の接触面積を増やすには、ソー
ス領域自体を深くするしかなく、必然的にデバイスの大
型化を招く。
【０００５】また、今までのＵＭＯＳの構造（製造方
法）では、トレンチ寸法がフォトリソグラフィの精度で
決定され、また、ソースコンタクト領域の確保のために
はデバイスの微細化が犠牲となり、さらに、ソース電極
が接触するソース領域の表面における不純物濃度が低下
してコンタクト抵抗が増大するといった問題がある。ま
た、Ｕ溝内の酸化に際し、基板表面において応力集中や
結晶欠陥が生じやすいという問題もある。
【０００６】このように、トランジスタを微細化してい
くと、そのトランジスタの高性能を維持するのがむずか
しくなる。
【０００７】本発明の目的は、上述の従来技術の問題点
を克服し、より微細で、かつ高性能な半導体装置を提供
すること、およびその製造方法を提供することにある。
具体的には、微細で、しかも良好なソースコンタクトを
確保でき、かつ信頼性の高い絶縁ゲート型トランジスタ
ならびにその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
（１）請求項１に記載の本発明の半導体装置の製造方法
は、半導体基板の表面に形成された絶縁膜に選択的に開
口部を形成し、前記半導体基板の一部を露出させる工程
と、前記開口部の外縁を形成している前記絶縁膜の側壁
に接して第１のサイドウオールを形成する工程と、前記
絶縁膜および前記第１のサイドウオールをマスクとして
用いて、露出している前記半導体基板の表面をエッチン
グし、斜面をもつ溝を形成する工程と、前記第１の膜お
よび前記第１のサイドウオールをマスクとして用いて、
前記溝の底面に相当する露出した半導体基板表面から不
純物を導入し、前記半導体基板内に不純物層を形成する
工程と、前記溝の斜面を覆い、かつ前記第１のサイドウ
オールに連接する第２のサイドウオールを形成する工程
と、前記絶縁膜および前記第１および第２のサイドウオ
ールをエッチングマスクとして用い、かつ前記第２のサ
イドウオールの端部を基準として、前記シリコン半導体
基板をエッチングし、溝を形成する工程と、前記第２の
サイドウオールを除去し、前記半導体基板の表面の前記
斜面を露出させる工程と、前記垂直な溝内に導電材料を
埋め込む工程と、を有することを特徴とする。
【０００９】本請求項の製造方法によれば、基板に形成
した斜面を有する溝を介して基板内に不純物を導入する
ため、容易に曲率が大きい拡散層を形成することができ
る。また、最小寸法で加工したマスクの端部に２つのサ
イドウオールを重ねてマスクの端部を決定できるため、
フォトリソグラフィの加工限界を越えてより微細な加工
が可能となる。
【００１０】また、第２のサイドウオールにより前記溝
の斜面が保存され、その斜面の存在は、導電体の埋め込
みを容易にしたり、接触面積を増大させてコンタクト抵
抗を低減したりするのに役立つ。
【００１１】（２）請求項２に記載の本発明は、請求項
１に記載の方法により製造される半導体装置である。
【００１２】微細かつ高性能な半導体装置を得ることが
できる。
【００１３】（３）請求項３に記載の本発明の絶縁ゲー
ト型半導体装置の製造方法は、第１導電型の半導体基板
の表面に、第１の絶縁膜／導電体層／第２の絶縁膜を順
次に重ね合わせて構成される積層膜を形成する工程と、
前記積層膜の一部に開口部を形成して前記半導体基板の
表面の一部を露出させる工程と、前記開口部の外縁を形
成している前記積層膜の側面に接して、電気的絶縁材料
からなる第１のサイドウオールを形成する工程と、前記
積層膜および第１のサイドウオールをマスクとして用い
て、露出している前記半導体基板の表面をエッチング
し、斜面をもつ溝を形成する工程と、前記第１の膜およ
び第１のサイドウオールをマスクとして用いて、前記溝
の底面に相当する露出した半導体基板表面から第２導電
型の不純物を導入し、前記半導体基板内に第２導電型の
第１の不純物層を形成する工程と、前記第１の不純物層
の表面部分に、第１導電型の第２の不純物層を形成する
工程と、前記溝の斜面を覆い、かつ前記第１のサイドウ
オールに連接する第２のサイドウオールを形成する工程
と、前記積層膜および前記第１，第２のサイドウオール
をエッチングマスクとして用い、かつ第２のサイドウオ
ールの端部を基準として、前記シリコン半導体基板をエ
ッチングし、断面形状がＵ字形をしている溝（Ｕ溝）を
形成する工程と、前記第２のサイドウオールを除去し、
前記半導体基板の表面の前記斜面を露出させる工程と、
露出した前記斜面を含む前記Ｕ溝内に導電材料を埋め込
む工程とを有し、前記各工程により、前記積層膜を構成
する導電体層をゲートとし、前記積層膜を構成する第１
の絶縁膜をゲート絶縁膜とし、前記第１の不純物層の表
面部分をチャネル形成領域とし、前記第２の不純物層を
ソースまたはドレイン領域とする絶縁ゲート型半導体装
置を製造することを特徴とする。
【００１４】本製造方法では、基板に「斜面を有する
溝」を形成し、かつ２つの「サイドウオール」を形成
し、これらを活用してトランジスタを製造する。
【００１５】つまり、ダブルのサイドウオールを用いて
トレンチ加工端を決めるため、フォトリソグラフィの限
界を越えて微細なトレンチを作成でき、しかも、プレー
ナー構造であるため、フォトリソグラフィによる加工も
容易である。
【００１６】また、斜面を第２のサイドウオールで覆っ
てトレンチ形成まで保存しておき、その後に第２のサイ
ドウオールを除去して斜面を露出させ、その斜面をソー
ス電極コンタクト領域として使用するため、接触面積が
増大し、よってソースコンタクト抵抗が低減される。ま
た、斜面の存在によりトレンチの開口径が大きく、ソー
ス電極の埋め込みも容易である。
【００１７】また、斜面の表面より不純物を基板内に拡
散させるため、浅い拡散で十分な曲率を確保でき、微細
化を犠牲にすることなく耐圧も確保できる。
【００１８】（４）請求項４に記載の本発明の絶縁ゲー
ト型半導体装置の製造方法は、請求項１において、シリ
コン半導体基板の表面は（１００）等価面であり、前記
形状の構成要素として斜面をもつ溝は断面がＶ字形の溝
（Ｖ溝）であり、そのＶ溝はアルカリエッチング液を用
いたエッチングにより形成されることを特徴とする。
【００１９】シリコンの（１００）等価面の性質を利用
した異方性エッチングにより、容易に斜面をもつ溝を形
成できる。
【００２０】（５）請求項５に記載の本発明の絶縁ゲー
ト型半導体装置の製造方法は、請求項１または２におい
て、第１の不純物層の表面部分に第１導電型の第２の不
純物層を形成する工程は、不純物がドープされたシリケ
ートガラス膜から不純物を拡散させる工程であり、ま
た、第２のサイドウオールを形成する工程は、前記シリ
ケートガラス膜を異方性エッチングにより加工する工程
であることを特徴とする。
【００２１】不純物がドープされたシリケートガラス膜
（例えば、ＰＳＧ膜，ＡｓＳＧ膜）をデポジットし、熱
処理により不純物を拡散させればよく、工程が容易であ
る。また、第１導電型の第２の不純物層はソース領域と
して機能し、低抵抗化のためには不純物濃度を高く維持
する必要があるが、本方法によれば、十分な不純物の導
入が可能である。
【００２２】さらに、シリケートガラス膜をＲＩＥ等に
より加工して、第２のサイドウオールをセルフアライン
で形成する。よって、精度が高く、微細化にも適する。
【００２３】（６）請求項６に記載の本発明の絶縁ゲー
ト型半導体装置の製造方法は、請求項１〜３のいずれか
において、前記Ｕ溝を形成する工程と、前記Ｕ溝内に導
電材料を充填する工程との間に、Ｕ溝加工に用いたマス
クを不純物導入用のマスクとしても利用してＵ溝の底部
に不純物を導入する工程が挿入されることを特徴とす
る。
【００２４】パワートランジスタでは、ソース電位の安
定化のために、ソースを基板（Ｐボディ層）と接続した
構成をとるのが一般的であるが、本工程により、ソース
と基板（Ｐボディ層）のオーミックコンタクトが可能と
なる。
【００２５】（７）請求項７に記載の本発明の絶縁ゲー
ト型半導体装置は、請求項１〜６のいずれかの製造方法
により製造されるものである。
【００２６】何回もセルフアラインを連続して用いる超
微細プロセスにより製造される、微細，高信頼度、かつ
低消費電力のデバイスである。
【００２７】（８）請求項８に記載の本発明の絶縁ゲー
ト型半導体装置の製造方法は、Ｕ溝の内壁面にゲート絶
縁膜が形成され、そのＵ溝内に埋め込まれた導電材料を
ゲートとして用いる、縦型の絶縁ゲート型半導体装置の
製造方法であって、第１導電型の第１の半導体層と、第
２導電型の第２の半導体層と、第１導電型の第３の半導
体層とを順次に積層した構造を有する半導体基板の表面
に、積層膜を形成する工程と、前記積層膜の一部に開口
部を形成して前記半導体基板の表面の一部を露出させる
工程と、前記開口部の外縁を形成している前記積層膜の
側面に接して、電気的絶縁材料からなる第１のサイドウ
オールを形成する工程と、前記積層膜および第１のサイ
ドウオールをマスクとして用いて、露出している前記半
導体基板の表面をエッチングし、斜面をもつ溝を形成す
る工程と、前記積層膜，第１のサイドウオールおよび前
記半導体基板表面の露出した前記斜面の上に、不純物が
ドープされたシリケートガラス膜を形成する工程と、前
記シリケートガラス膜から第１導電型の不純物を前記半
導体基板の表面部分に位置する前記第３の半導体層内に
拡散させ、その第３の半導体層の不純物濃度を高める工
程と、前記シリケートガラス膜の全面に異方性エッチン
グを施して、前記半導体基板の表面の前記斜面の一部を
露出させると共に、前記斜面の他部を覆い、かつ前記第
１のサイドウオールに連接する第２のサイドウオールを
形成する工程と、前記積層膜および前記第１，第２のサ
イドウオールをエッチングマスクとして用い、かつ第２
のサイドウオールの端部を基準として、前記シリコン半
導体基板をエッチングし、断面形状がＵ字形をしている
溝（Ｕ溝）を形成する工程と、前記第２のサイドウオー
ルを除去し、前記半導体基板の表面の前記斜面を露出さ
せる工程と、露出した前記斜面を含む前記Ｕ溝の内壁面
にゲート絶縁膜を形成する工程と、前記Ｕ溝内に導電材
料を埋め込む工程と、前記第１のサイドウオールをマス
クとして用いて、前記Ｕ溝内に埋め込まれた前記導電材
料層の表面を酸化して酸化膜を形成する工程と、半導体
基板の表面の全面に異方性エッチングを施し、その結果
として前記積層膜のみを除去して前記半導体基板の表面
を露出させ、電極コンタクト領域を形成する工程と、前
記電極コンタクト領域に電極を接続する工程と、前記半
導体基板の裏面に電極を接続する工程と、を有すること
を特徴とする。
【００２８】積層膜をフォトリソグラフィで加工し、さ
らに２つのサイドウオールによりトレンチマスクの端部
を決めるため、フォトリソの限界を越えて微細なトレン
チを形成可能である。
【００２９】また、斜面を有する溝を形成し、その斜面
上に不純物がドープされたシリケートガラス膜をデポジ
ットして第１導電型の不純物の拡散を行うため、トレン
チが形成される領域の近傍の第１導電型不純物の濃度を
効果的に高めることができ、したがって、ソースコンタ
クト抵抗の低減が可能となる。
【００３０】また、トレンチ内部の酸化の際、第１のサ
イドウオールにより積層膜の端部が覆われているため、
酸化による応力集中（例えば、バーズビークの発生）が
発生しない。
【００３１】さらに、ソースコンタクト領域の形成も、
一連のセルフアライン工程により自動的に行え、よっ
て、精度よくソースコンタクト領域を確保しつつ、デバ
イスの微細化を行える。
【００３２】（９）請求項９に記載の本発明の絶縁ゲー
ト型半導体装置の製造方法は、シリコン半導体基板の表
面は（１００）等価面であり、前記斜面をもつ溝（２９
０）は断面がＶ字形の溝（Ｖ溝）であり、そのＶ溝はア
ルカリエッチング液を用いたエッチングにより形成され
ることを特徴とする。
【００３３】シリコンの（１００）等価面の性質を利用
した異方性エッチングにより、容易に斜面をもつ溝を形
成できる。
【００３４】（１０）請求項１０に記載の本発明の絶縁
ゲート型半導体装置の製造方法は、請求項８または９に
おいて、積層膜は、絶縁膜／ポリシリコン層／絶縁膜の
重ね膜からなり、また、前記第１のサイドウオールは、
シリコン窒化膜からなることを特徴とする。
【００３５】積層膜は、トレンチ内に埋め込まれたポリ
シリコンの表面の酸化（キャップ酸化）の際に、下地の
シリコン基板に応力集中が発生するのを防止する働きを
する。
【００３６】また、第１のサイドウオールはキャップ酸
化のマスクとして機能する。
【００３７】（１１）請求項１１に記載の本発明の絶縁
ゲート型半導体装置は、請求項８〜１０のいずれかの製
造方法により製造されるものである。
【００３８】何回もセルフアラインを連続して用いる超
微細プロセスにより製造される、微細，高信頼度、かつ
低消費電力のデバイスである。
【００３９】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。
【００４０】（第１の実施の形態） （構造）図１１は、本発明のＤＭＯＳ（Ｄｏｕｂｌｅ
Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）の構造を示すデバイ
ス断面図である。図１２に示されるように、このＤＭＯ
Ｓは、ソース（Ｓ）と基板（ボディｐ層）とを接続して
ソース電位のフローティングを防止した構成となってい
る。
【００４１】図１１に示されるように、半導体基板の表
面にソース電極（１３０），ゲート電極（４０）が形成
され、裏面にドレイン電極１４０が形成されている、縦
型のＭＯＳＦＥＴである。
【００４２】図１１において、参照番号１０，２０はド
レイン層，参照番号３０はＳｉＯ2膜，参照番号４０は
ポリシリコン層，参照番号５０はシリコン窒化膜，参照
番号６２はシリコン窒化膜からなるサイドウオール（第
１のサイドウオール），参照番号８０はボディｐ層，参
照番号１２０はオーミックコンタクト用のｐ+層を、そ
れぞれ表す。
【００４３】（製造プロセス）次に、図１１の構造の製
造方法の一例を、図１〜図１０を用いて順をおって説明
する。
【００４４】（１）まず、図１に示すように、ｎ+層お
よびｎ-層からなるＳｉ基板の（１００）面上に、５０
ｎｍ〜１００ｎｍ程度の熱酸化膜３０を形成後、約４０
０ｎｍのドープドポリシリコン膜４０，Ｓｉ3Ｎ4膜等の
酸化防止用の膜５０を順次に形成する。これにより、多
層積層膜が形成される。
【００４５】（２）次に、図２に示すように、フォトリ
ソグラフィの最小線幅でマスクを加工し、そのマスクを
用いてＲＩＥにより多層積層膜（Ｓｉ3Ｎ4／ポリシリコ
ン／ＳｉＯ2）に開口５２を形成する。
【００４６】（３）次に、図３に示すように、Ｓｉ3Ｎ4
膜６０を基板の全面に形成し、ＲＩＥによりエッチング
を施す。これによって、図４に示すように、多層積層膜
の側面にサイドウォール（第１のサイドウオール）６２
が形成される。
【００４７】（４）次に、図５に示すように、シリコン
のエッチング異方性を利用したウエットエッチング（ア
ルカリエッチング）によりＶ溝７０を形成する。
【００４８】（５）次に、図６に示すように、不純物を
含むＳｉＯ2膜からの不純物の拡散、あるいはイオン注
入と熱処理によりボディｐ-拡散層８０を形成する。こ
のとき、拡散層の形状はＶ溝の形状を反映して形成され
る。
【００４９】（６）次に、図７に示すように、ＡｓＳＧ
（砒素シリケートガラス）膜９０を形成し、そのＡｓＳ
Ｇ膜からの砒素（Ａｓ）の拡散によりソース（ｎ+）層
１００を形成する。ＡｓＳＧ膜の代わりにＰＳＧを使用
することもできる。また、イオン注入とドライブイン拡
散でソースを形成しておき、その後、ＣＶＤ−ＳｉＯ2
膜を全面にデポジットしてもよい。
【００５０】（７）次に、図８に示すように、基板の全
面にＲＩＥによるエッチングを施し、第１のサイドウオ
ール６２の側面に、重ねて第２のサイドウォール１１０
を形成する。
【００５１】なお、シリコン基板への不純物拡散（ソー
ス層の形成）は、不純物をドープしたＳｉＯ2膜を用い
ることにより、第２のサイドウオール形成後に行うこと
も可能である。
【００５２】（８）次に、図９に示すように、多層積層
膜（３０，４０，５０），第１のサイドウオール６２お
よび第２のサイドウオール１１０をマスクとして用い
て、ＲＩＥによりトレンチを形成し、さらに、イオン打
ち込みによりトレンチの底面部へｐ型不純物（ボロン）
を導入して、オーミックコンタクト層（ｐ+）１２０を
形成する。
【００５３】（９）次に、図１０に示すように、第２の
サイドウオール１１０をウエットエッチングで除去し、
Ｖ溝の斜面の表面を露出させる。これにより、Ｙ型のト
レンチ形状が形成される。このＹ型のトレンチを上面か
ら見ると、例えば、図１３のようになっており、斜面の
分だけ接触面積が増大している。
【００５４】（１０）次に、図１１に示すように、トレ
ンチ内を金属で埋め込み、ソース電極１３０を形成す
る。また、半導体基板の裏面にドレイン電極１４０を形
成する。
【００５５】積層膜を構成するポリシリコン層４０がゲ
ート電極となる。トランジスタのオン電流Ｉは、図１１
中に図示されるように、基板表面から裏面に向かって流
れる。
【００５６】以上説明した方法によれば、Ｖ溝の表面か
らの拡散によってボディｐ層を形成するため、接合耐圧
を決めるボディ拡散層コーナー曲率を従来の拡散深さの
５０％で形成できる。ボディｐ層の拡散深さが浅くなる
ため、素子を微細化できる。また、プロセスも簡略化さ
れる。
【００５７】また、ボディｐ層の形成後に、同じくＶ溝
の表面からソースとなるｎ+拡散層を形成する（２重拡
散）ことにより、チャネル領域を精度よく形成でき、か
つチャネル幅も短くできる。
【００５８】さらに、トレンチの上部をＹ字型としてあ
るため、ソース電極とソース領域との接触面積が大き
く、ソースコンタクト抵抗を小さくできる。また、Ｙ字
型トレンチであるため、ソース電極の埋め込み特性も良
好である。
【００５９】また、トレンチ底部のオーミックコンタク
ト層もセルフアラインプロセスを用いて形成できる。
【００６０】したがって、図１１に示されるトランジス
タは、オン抵抗が小さく、低消費電力かつ高信頼度な、
超微細なトランジスタとなる。
【００６１】以上の実施例では、ＤＭＯＳを用いて説明
したが、ＵＭＯＳ，ＬＤＭＯＳやＩＧＢＴなどのパワー
トランジスタにも適用可能である。ＩＧＢＴ（Ｉｎｓｕ
ｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉ
ｓｔｏｒ）は、図１１におけるｎ+拡散層１０をｐ+拡散
層に変更した構造を有し、電極１３０がエミッタ電極と
なり、電極１４０がコレクタ電極となる。
【００６２】（第２の実施の形態）第２の実施の形態
は、ＵＭＯＳトランジスタに関する。
【００６３】（構造）本実施の形態にかかるＵＭＯＳト
ランジスタは、図２９に示すように、Ｙ字型トレンチを
用いた縦型のＭＯＳである。
【００６４】基板の表面にソース電極４１０が設けら
れ、基板の裏面にドレイン電極４２０が設けられてい
る。トレンチ内部のポリシリコン層３４２がゲート電極
（ゲート配線）となる。ソース電極４１０とゲート電極
（ゲート配線）３４２とはキャップ酸化層３５０により
分離されている。参照番号２３０，２３２はソース層で
あり、参照番号２２０はｐ型ベース層（チャネル形成領
域）であり、参照番号２００，２１０はドレイン層であ
り、参照番号３２０はゲート酸化膜であり、参照番号３
４２はサイドウオールである。
【００６５】図２９に示すように、トランジスタのオン
電流Ｉは、基板表面から基板裏面に向かって流れる。
【００６６】図３０に、図２９のトランジスタの平面構
造が示されている。また、図３１には、図３０のＢ−Ｂ
線に沿うデバイスの断面図が示されている。
【００６７】（製造方法）以下、図２９に示されるＵＭ
ＯＳＦＥＴの製造方法を、図１４〜図２８を用いて順を
おって説明する。
【００６８】（１）まず、図１４に示すように、Ｓｉ基
板（ｎ型層２００，２１０を有する）上に、５０ｎｍ程
度の熱酸化膜２４０を形成し、続いてイオン注入による
不純物導入と熱処理により、ソース層２３０及びベース
層２２０を形成する。
【００６９】（２）次に、図１５に示すように、ＳｉＯ
2膜２４０上に、３００ｎｍ〜５００ｎｍ程度のポリシ
リコン膜２５０を形成し、さらに約２００ｎｍのＳｉ3
Ｎ4膜２５０ならびに約２５０ｎｍのＣＶＤ-ＳｉＯX膜
２７０を順次に積層する。これにより、多層積層膜を形
成する。
【００７０】（３）次に、フォトリソグラフィの最小線
幅でマスクを加工し、そのマスクを用いてＲＩＥで多層
積層膜（ＳｉＯX／Ｓｉ3Ｎ4／ポリシリコン／ＳｉＯ2）
を選択的にエッチングすることにより、図１６に示すよ
うな開口部２７２を形成する。
【００７１】（４）次に、図１７に示すように全面にＳ
ｉ3Ｎ4膜２８０を形成し、続いて、図１８に示すよう
に、ＲＩＥにより全面エッチングを施し、その結果とし
てサイドウォール（第１のサイドウオール）２８２を形
成する。
【００７２】（５）次に、図１９に示すように、アルカ
リエッチングによりＶ溝２９０を形成する。
【００７３】（６）次に、図２０に示すように、ＰＳＧ
膜またはＡｓＳＧ膜３００をデポジットし、続いて、ア
ニールを行ってｎ型不純物を拡散させ、高濃度ｎ+層２
３２を形成する。これにより、ソース層の表面の不純物
濃度が高くなり、ソースの低抵抗化が図られる。
【００７４】（７）次に、図２１に示すように、全面に
ＲＩＥを施し、第１のサイドウォール２８２に連接する
第２のサイドウォール３０２を形成する。なお、高濃度
ｎ+層２３２の形成を、第２のサイドウオール完成後と
することもできる。
【００７５】（８）次に、図２２に示すように、多層積
層膜（２４０，２５０，２６０，２７０）および第１，
第２のサイドウオール（２８２，３０２）をマスクとし
て用いて、自己整合的にトレンチ３２０を形成する。
【００７６】（９）次に、図２３に示すように、第２の
サイドウオール３０２を除去し、Ｖ溝の斜面の表面を露
出させる。これにより、Ｙ型のトレンチ形状となる。
【００７７】（１０）次に、図２４に示すように、トレ
ンチの内部を酸化し、２０ｎｍ〜１００ｎｍのゲート酸
化膜を形成する。このとき、多層積層膜（２４０，２５
０，２６０）の端面は第１のサイドウオール（Ｓｉ3Ｎ4
膜）により覆われているため、バーズビークの成長等に
よる半導体基板への応力集中が生じない。
【００７８】（１１）次に、図２５に示すように、多結
晶シリコン３４０をデポジットし、平坦化する。なお、
多結晶シリコンの代わりに、ドープドアモルファスを使
用することもできる。
【００７９】（１２）次に、図２６に示すように、ＲＩ
Ｅによる全面エッチングにより、多結晶シリコン３４２
をトレンチの内部に埋め込む。
【００８０】（１３）次に、図２７に示すように、サイ
ドウォール２８２で挟まれたドープドポリシリコン層３
４２の表面を酸化（キャップ酸化）し、フィールド酸化
膜３５０を形成する。フィールド酸化膜の膜厚は、３０
０ｎｍ〜５００ｎｍ程度である。
【００８１】（１４）次に、図２８に示すように、ＲＩ
Ｅによりフィールド酸化膜膜３５０および多層積層膜
（Ｓｉ3Ｎ4／ポリシリコン／ＳｉＯ2）を同時にエッチ
ングする。フィールド酸化膜（ＳｉＯ2）３５０とＳｉ3
Ｎ4膜との選択比は約「５」であり、フィールド酸化膜
（ＳｉＯ2）３５０とポリシリコン層２５０との選択比
は約「７０」であり、フィールド酸化膜（ＳｉＯ2）３
５０と表面酸化膜２４０との選択比は約「１」である。
したがって、全面エッチングにより、フィールド酸化膜
３５０は１００ｎｍ程度目減りすると同時に、多層積層
膜はすべて除去されて半導体基板の表面が露出する。こ
の露出部分がソースコンタクト領域となる。
【００８２】（１５）次に、図２９に示すように、ソー
ス電極４１０およびドレイン電極４２０を形成して、Ｕ
ＭＯＳＦＥＴが完成する。
【００８３】上述の方法よれば、Ｓｉ3Ｎ4膜サイドウォ
ール及びＰＳＧ膜サイドウォールを用いてトレンチを形
成するため、フォトリソ加工寸法より小さい幅のトレン
チを精度よく形成できる。
【００８４】また、キャップ酸化の際、Ｓｉ3Ｎ4膜のサ
イドウォールにより、バーズビークの発生が防止され
る。これにより、応力集中の問題も生じず、かつデバイ
スの高集積化が可能となる。
【００８５】また、図２０に示される工程において、Ｐ
ＳＧ膜やＡｓＳＧ膜（３００）からの不純物の拡散を行
いソース領域を高濃度化するため、トレンチのごく近傍
における表面部の不純物濃度を高めることができ、ソー
スコンタクト抵抗が低減される。
【００８６】また、Ｙ字型トレンチを用いるため、ポリ
シリコンの埋め込みが容易である。さらに、ソースコン
タクトの形成もセルフアラインプロセスに行うことがで
き、プロセスが複雑化しない。
【００８７】これにより、図２７に示されるトランジス
タは、信頼性が高く、低消費電力でかつ超微細なパワー
トランジスタとなる。
【００８８】なお、上述の製造方法によりＩＧＢＴを製
造することもできる。ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）
は、図２９におけるｎ+拡散層２００を、ｐ+拡散層に変
更した構造を有し、電極４１０がエミッタ電極となり、
電極４２０がコレクタ電極となる。
【００８９】以上の実施例では、Ｓｉ基板を用いていた
が、ＳＯＩ基板やＳｉＣ基板などを用いたデバイスにも
本発明を適用可能である。
【００９０】
【図面の簡単な説明】
【図１】第１の実施の形態にかかるＤＭＯＳ（Ｄｏｕｂ
ｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）の第１の製造
工程を説明するためのデバイス断面図である。
【図２】第１の実施の形態にかかるＤＭＯＳの第２の製
造工程を説明するためのデバイス断面図である。
【図３】第１の実施の形態にかかるＤＭＯＳの第３の製
造工程を説明するためのデバイス断面図である。
【図４】第１の実施の形態にかかるＤＭＯＳの第４の製
造工程を説明するためのデバイス断面図である。
【図５】第１の実施の形態にかかるＤＭＯＳの第５の製
造工程を説明するためのデバイス断面図である。
【図６】第１の実施の形態にかかるＤＭＯＳの第６の製
造工程を説明するためのデバイス断面図である。
【図７】第１の実施の形態にかかるＤＭＯＳの第７の製
造工程を説明するためのデバイス断面図である。
【図８】第１の実施の形態にかかるＤＭＯＳの第８の製
造工程を説明するためのデバイス断面図である。
【図９】第１の実施の形態にかかるＤＭＯＳの第９の製
造工程を説明するためのデバイス断面図である。
【図１０】第１の実施の形態にかかるＤＭＯＳの第１０
の製造工程を説明するためのデバイス断面図である。
【図１１】第１の実施の形態にかかるＤＭＯＳ（完成
品）のデバイス断面図である。
【図１２】図１１に示されるＤＭＯＳの等価回路図であ
る。
【図１３】図１１に示されるＤＭＯＳを上からみた場合
の、Ｖ溝の斜面の形状を示す図である。
【図１４】第２の実施の形態にかかるＵＭＯＳの第１の
製造工程を説明するためのデバイス断面図である。
【図１５】第２の実施の形態にかかるＵＭＯＳの第２の
製造工程を説明するためのデバイス断面図である。
【図１６】第２の実施の形態にかかるＵＭＯＳの第３の
製造工程を説明するためのデバイス断面図である。
【図１７】第２の実施の形態にかかるＵＭＯＳの第４の
製造工程を説明するためのデバイス断面図である。
【図１８】第２の実施の形態にかかるＵＭＯＳの第５の
製造工程を説明するためのデバイス断面図である。
【図１９】第２の実施の形態にかかるＵＭＯＳの第６の
製造工程を説明するためのデバイス断面図である。
【図２０】第２の実施の形態にかかるＵＭＯＳの第７の
製造工程を説明するためのデバイス断面図である。
【図２１】第２の実施の形態にかかるＵＭＯＳの第８の
製造工程を説明するためのデバイス断面図である。
【図２２】第２の実施の形態にかかるＵＭＯＳの第９の
製造工程を説明するためのデバイス断面図である。
【図２３】第２の実施の形態にかかるＵＭＯＳの第１０
の製造工程を説明するためのデバイス断面図である。
【図２４】第２の実施の形態にかかるＵＭＯＳの第１１
の製造工程を説明するためのデバイス断面図である。
【図２５】第２の実施の形態にかかるＵＭＯＳの第１２
の製造工程を説明するためのデバイス断面図である。
【図２６】第２の実施の形態にかかるＵＭＯＳの第１３
の製造工程を説明するためのデバイス断面図である。
【図２７】第２の実施の形態にかかるＵＭＯＳの第１４
の製造工程を説明するためのデバイス断面図である。
【図２８】第２の実施の形態にかかるＵＭＯＳの第１５
の製造工程を説明するためのデバイス断面図である。
【図２９】第２の実施の形態にかかるＵＭＯＳ（完成
品）の要部構造を示す断面図である。
【図３０】図２９に示されるＵＭＯＳの平面構造を示す
図である。
【図３１】図３０に示されるＵＭＯＳの、Ｂ−Ｂ線に沿
う断面構造を示す図である。
【符号の説明】
１０，２００ ｎ+層（ドレイン領域） ２０，２１０ ｎ-層（ドレイン領域） ３０ 表面酸化膜（ＳｉＯ2膜） ４０ ポリシリコン層（ゲート電極） ５０ シリコン窒化膜 ６０ シリコン窒化膜 ６２ 第１のサイドウオール ７０ Ｖ溝 ８０，２２０ ボディｐ層（チャネル形成領域） ９０ ＰＳＧ膜 １００ ソース領域（ｎ+層） １１０ 第２のサイドウオール １３０，４１０ ソース電極 １４０，４２０ ドレイン電極

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の表面に形成された絶縁膜に選
    択的に開口部を形成し、前記半導体基板の一部を露出さ
    せる工程と、 前記開口部の外縁を形成している前記絶縁膜の側壁に接
    して第１のサイドウオールを形成する工程と、 前記絶縁膜および前記第１のサイドウオールをマスクと
    して用いて、露出している前記半導体基板の表面をエッ
    チングし、斜面をもつ溝を形成する工程と、 前記第１の膜および前記第１のサイドウオールをマスク
    として用いて、前記溝の底面に相当する露出した半導体
    基板表面から不純物を導入し、前記半導体基板内に不純
    物層を形成する工程と、 前記溝の斜面を覆い、かつ前記第１のサイドウオールに
    連接する第２のサイドウオールを形成する工程と、 前記絶縁膜および前記第１および第２のサイドウオール
    をエッチングマスクとして用い、かつ前記第２のサイド
    ウオールの端部を基準として、前記シリコン半導体基板
    をエッチングし、溝を形成する工程と、 前記第２のサイドウオールを除去し、前記半導体基板の
    表面の前記斜面を露出させる工程と、 前記溝内に導電材料を埋め込む工程と、を有することを
    特徴とする半導体装置の製造方法。
  2. 【請求項２】請求項１に記載の方法により製造される半
    導体装置。
  3. 【請求項３】 第１導電型の半導体基板（１０，２０）
    の表面に、第１の絶縁膜／導電体層／第２の絶縁膜を順
    次に重ね合わせて構成される積層膜（３０，４０，５
    ０）を形成する工程と、 前記積層膜の一部に開口部（５２）を形成して前記半導
    体基板の表面の一部を露出させる工程と、 前記開口部の外縁を形成している前記積層膜の側面に接
    して、電気的絶縁材料からなる第１のサイドウオール
    （６２）を形成する工程と、 前記積層膜および第１のサイドウオールをマスクとして
    用いて、露出している前記半導体基板の表面をエッチン
    グし、斜面をもつ溝（７０）を形成する工程と、 前記第１の膜および第１のサイドウオールをマスクとし
    て用いて、前記溝の底面に相当する露出した半導体基板
    表面から第２導電型の不純物を導入し、前記半導体基板
    内に第２導電型の第１の不純物層（８０）を形成する工
    程と、 前記第１の不純物層の表面部分に、第１導電型の第２の
    不純物層（１００）を形成する工程と、 前記溝の斜面を覆い、かつ前記第１のサイドウオールに
    連接する第２のサイドウオール（１１０）を形成する工
    程と、 前記積層膜および前記第１，第２のサイドウオールをエ
    ッチングマスクとして用い、かつ第２のサイドウオール
    の端部を基準として、前記シリコン半導体基板をエッチ
    ングし、断面形状がＵ字形をしている溝（Ｕ溝）を形成
    する工程と、 前記第２のサイドウオールを除去し、前記半導体基板の
    表面の前記斜面を露出させる工程と、 露出した前記斜面を含む前記Ｕ溝内に導電材料（１３
    ０）を埋め込む工程とを有し、 前記各工程により、前記積層膜を構成する導電体層をゲ
    ートとし、前記積層膜を構成する第１の絶縁膜をゲート
    絶縁膜とし、前記第１の不純物層の表面部分をチャネル
    形成領域とし、前記第２の不純物層をソースまたはドレ
    イン領域とする絶縁ゲート型半導体装置を製造すること
    を特徴とする、絶縁ゲート型半導体装置の製造方法。
  4. 【請求項４】 請求項３において、 シリコン半導体基板の表面は（１００）等価面であり、
    前記形状の構成要素として斜面をもつ溝（７０）は断面
    がＶ字形の溝（Ｖ溝）であり、そのＶ溝はアルカリエッ
    チング液を用いたエッチングにより形成されることを特
    徴とする絶縁ゲート型半導体装置の製造方法。
  5. 【請求項５】 請求項３または４において、 第１の不純物層の表面部分に第１導電型の第２の不純物
    層（１００）を形成する工程は、不純物がドープされた
    シリケートガラス膜から不純物を拡散させる工程であ
    り、 また、第２のサイドウオール（１１０）を形成する工程
    は、前記シリケートガラス膜を異方性エッチングにより
    加工する工程であることを特徴とする絶縁ゲート型半導
    体装置の製造方法。
  6. 【請求項６】 請求項３〜５のいずれかにおいて、 前記Ｕ溝を形成する工程と、前記Ｕ溝内に導電材料を充
    填する工程との間に、Ｕ溝加工に用いたマスクを不純物
    導入用のマスクとしても利用してＵ溝の底部に不純物を
    導入する工程が挿入されることを特徴とする絶縁ゲート
    型半導体装置の製造方法。
  7. 【請求項７】 請求項１〜６のいずれかの製造方法によ
    り製造される、絶縁ゲート型半導体装置。
  8. 【請求項８】 Ｕ溝の内壁面にゲート絶縁膜が形成さ
    れ、そのＵ溝内に埋め込まれた導電材料をゲートとして
    用いる、縦型の絶縁ゲート型半導体装置の製造方法であ
    って、 第１導電型の第１の半導体層（２００，２１０）と、第
    ２導電型の第２の半導体層（２２０）と、第１導電型の
    第３の半導体層（２３０）とを順次に積層した構造を有
    する半導体基板の表面に、積層膜（３０，４０，５０）
    を形成する工程と、 前記積層膜の一部に開口部（２７２）を形成して前記半
    導体基板の表面の一部を露出させる工程と、 前記開口部の外縁を形成している前記積層膜の側面に接
    して、電気的絶縁材料からなる第１のサイドウオール
    （２８２）を形成する工程と、 前記積層膜および第１のサイドウオールをマスクとして
    用いて、露出している前記半導体基板の表面をエッチン
    グし、形状の構成要素として斜面をもつ溝（２９０）を
    形成する工程と、 前記積層膜，第１のサイドウオールおよび前記半導体基
    板表面の露出した前記斜面の上に、不純物がドープされ
    たシリケートガラス膜を形成する工程と、 前記シリケートガラス膜から第１導電型の不純物を前記
    半導体基板の表面部分に位置する前記第３の半導体層内
    に拡散させ、その第３の半導体層の不純物濃度を高める
    工程と、 前記シリケートガラス膜の全面に異方性エッチングを施
    して、前記半導体基板の表面の前記斜面の一部を露出さ
    せると共に、前記斜面の他部を覆い、かつ前記第１のサ
    イドウオールに連接する第２のサイドウオール（３０
    ２）を形成する工程と、 前記積層膜および前記第１，第２のサイドウオールをエ
    ッチングマスクとして用い、かつ第２のサイドウオール
    の端部を基準として、前記シリコン半導体基板をエッチ
    ングし、断面形状がＵ字形をしている溝（Ｕ溝）を形成
    する工程と、 前記第２のサイドウオールを除去し、前記半導体基板の
    表面の前記斜面を露出させる工程と、 露出した前記斜面を含む前記Ｕ溝の内壁面にゲート絶縁
    膜（３２０）を形成する工程と、 前記Ｕ溝内に導電材料（３４２）を埋め込む工程と、 前記第１のサイドウオールをマスクとして用いて、前記
    Ｕ溝内に埋め込まれた前記導電材料層の表面を酸化して
    酸化膜（３５０）を形成する工程と、 半導体基板の表面の全面に異方性エッチングを施し、そ
    の結果として前記積層膜のみを除去して前記半導体基板
    の表面を露出させ、電極コンタクト領域を形成する工程
    と、 前記電極コンタクト領域に電極を接続する工程と、 前記半導体基板の裏面に電極を接続する工程と、を有す
    ることを特徴とする絶縁ゲート型半導体装置の製造方
    法。
  9. 【請求項９】 請求項８において、 シリコン半導体基板の表面は（１００）等価面であり、
    前記斜面をもつ溝（２９０）は断面がＶ字形の溝（Ｖ
    溝）であり、そのＶ溝はアルカリエッチング液を用いた
    エッチングにより形成されることを特徴とする絶縁ゲー
    ト型半導体装置の製造方法。
  10. 【請求項１０】 請求項８または９において、 積層膜は、絶縁膜／ポリシリコン層／絶縁膜の重ね膜か
    らなり、また、前記第１のサイドウオールは、シリコン
    窒化膜からなることを特徴とする絶縁ゲート型半導体装
    置の製造方法。
  11. 【請求項１１】 請求項８〜１０のいずれかの製造方法
    により製造される、絶縁ゲート型半導体装置。
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