JPH09246897A - 可変利得増幅回路 - Google Patents
可変利得増幅回路Info
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- JPH09246897A JPH09246897A JP8048946A JP4894696A JPH09246897A JP H09246897 A JPH09246897 A JP H09246897A JP 8048946 A JP8048946 A JP 8048946A JP 4894696 A JP4894696 A JP 4894696A JP H09246897 A JPH09246897 A JP H09246897A
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- Control Of Amplification And Gain Control (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
(57)【要約】
【課題】 出力電圧レベルが大きく、耐入力電圧が高
く、利得を変化させても出力の直流電位が変化しない可
変利得増幅回路を提供する。 【解決手段】 入力端子１０に供給された入力信号を増
幅して出力端子１６より取り出す。この出力信号を得る
ための出力用電流源２２を流れる出力電流ｉO に比例し
た帰還電流ｉF を流す帰還用電流源２１を設け、この帰
還電流ｉF を帰還端子１３を介して入力端子１０に負帰
還する。制御端子１７からの制御信号に応じて、帰還用
電流源２１の帰還電流ｉF と出力用電流源２２の出力電
流ｉO との比率を変化させることにより、利得を制御す
る。
く、利得を変化させても出力の直流電位が変化しない可
変利得増幅回路を提供する。 【解決手段】 入力端子１０に供給された入力信号を増
幅して出力端子１６より取り出す。この出力信号を得る
ための出力用電流源２２を流れる出力電流ｉO に比例し
た帰還電流ｉF を流す帰還用電流源２１を設け、この帰
還電流ｉF を帰還端子１３を介して入力端子１０に負帰
還する。制御端子１７からの制御信号に応じて、帰還用
電流源２１の帰還電流ｉF と出力用電流源２２の出力電
流ｉO との比率を変化させることにより、利得を制御す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、入力端子に供給さ
れた入力信号を増幅して出力し、利得が制御信号に応じ
て変化するような可変利得増幅回路に関する。
れた入力信号を増幅して出力し、利得が制御信号に応じ
て変化するような可変利得増幅回路に関する。
【０００２】
【従来の技術】従来より広く用いられている可変利得増
幅回路の一例を図９に示す。この図９の可変利得増幅回
路においては、エミッタが共通接続された一対のトラン
ジスタ１０１、１０２の各ベース接続された入力端子１
０３、１０４間に入力信号が差動的に供給され、トラン
ジスタ１０１、１０２の各コレクタに接続された出力端
子１０５、１０６より出力信号が取り出され、トランジ
スタ１０１、１０２の各コレクタとＶCC電源との間には
負荷抵抗１０７、１０８が接続されており、トランジス
タ１０１、１０２の共通エミッタと接地との間に挿入接
続された電流源１０９の電流量を制御端子１１０からの
制御信号にて変化させることにより、この増幅器の利得
が可変制御される。
幅回路の一例を図９に示す。この図９の可変利得増幅回
路においては、エミッタが共通接続された一対のトラン
ジスタ１０１、１０２の各ベース接続された入力端子１
０３、１０４間に入力信号が差動的に供給され、トラン
ジスタ１０１、１０２の各コレクタに接続された出力端
子１０５、１０６より出力信号が取り出され、トランジ
スタ１０１、１０２の各コレクタとＶCC電源との間には
負荷抵抗１０７、１０８が接続されており、トランジス
タ１０１、１０２の共通エミッタと接地との間に挿入接
続された電流源１０９の電流量を制御端子１１０からの
制御信号にて変化させることにより、この増幅器の利得
が可変制御される。
【０００３】また、図１０は、このような可変利得増幅
回路が使用される受信機を示すものであり、この受信機
において、入力信号の強弱に応じこれを所定の検波、復
調レベルとするためのＡＧＣ（自動利得制御）回路に上
記可変利得増幅回路が使用される。すなわち、入力端子
１２１にはアンテナ等で受信されたＲＦ（高周波）信号
が入力されており、このＲＦ入力信号がＲＦアンプ１２
２で増幅され、混合器１２３に送られて局部発振器１２
４からの信号と混合されて、ＢＰＦ（バンドパスフィル
タ）１２５に送られてＩＦ（中間周波数）信号が取り出
され、これがＩＦアンプ１２６で増幅され、検波回路１
２７で検波されて、出力端子１２８より取り出される。
ここで、検波回路１２７からのＡＧＣ信号が、ＩＦアン
プ１２６及びＲＦアンプ１２２に送られ、これらのアン
プの利得が制御される。このような受信機を、フィルタ
も含めて集積回路化（ＩＣ化）することにより、小型
化、低価格化、が可能である。
回路が使用される受信機を示すものであり、この受信機
において、入力信号の強弱に応じこれを所定の検波、復
調レベルとするためのＡＧＣ（自動利得制御）回路に上
記可変利得増幅回路が使用される。すなわち、入力端子
１２１にはアンテナ等で受信されたＲＦ（高周波）信号
が入力されており、このＲＦ入力信号がＲＦアンプ１２
２で増幅され、混合器１２３に送られて局部発振器１２
４からの信号と混合されて、ＢＰＦ（バンドパスフィル
タ）１２５に送られてＩＦ（中間周波数）信号が取り出
され、これがＩＦアンプ１２６で増幅され、検波回路１
２７で検波されて、出力端子１２８より取り出される。
ここで、検波回路１２７からのＡＧＣ信号が、ＩＦアン
プ１２６及びＲＦアンプ１２２に送られ、これらのアン
プの利得が制御される。このような受信機を、フィルタ
も含めて集積回路化（ＩＣ化）することにより、小型
化、低価格化、が可能である。
【０００４】
【発明が解決しようとする課題】ところで、図９に示す
ような可変利得増幅回路は、図１１に入出力特性を示す
ように、利得を下げると出力最大振幅が下がり、歪み少
なく大きな出力を得ることはできず、ダイナミックレン
ジが小さくなる。また、通常の差動アンプでは、入力信
号レベルで１０mＶp-p程度が歪み少なく増幅できる最大
値である。
ような可変利得増幅回路は、図１１に入出力特性を示す
ように、利得を下げると出力最大振幅が下がり、歪み少
なく大きな出力を得ることはできず、ダイナミックレン
ジが小さくなる。また、通常の差動アンプでは、入力信
号レベルで１０mＶp-p程度が歪み少なく増幅できる最大
値である。
【０００５】このため、図１０に示すようなスーパーヘ
テロダイン受信機では、図１２に示すように、混合出力
端子１３１に負荷となるＩＦトランス１３２を接続し、
インピーダンス変換を行い、特性インピーダンスの低い
セラミックやクリスタルを用いたフィルタ１３３を使用
して、その出力をＩＦ入力端子１３４に接続すること
で、ＩＦ入力の信号の電圧レベルを小さく保っても、Ｓ
Ｎ比の良い増幅が行えるようにし、電圧振幅の歪みから
の入力制限も可能としている。
テロダイン受信機では、図１２に示すように、混合出力
端子１３１に負荷となるＩＦトランス１３２を接続し、
インピーダンス変換を行い、特性インピーダンスの低い
セラミックやクリスタルを用いたフィルタ１３３を使用
して、その出力をＩＦ入力端子１３４に接続すること
で、ＩＦ入力の信号の電圧レベルを小さく保っても、Ｓ
Ｎ比の良い増幅が行えるようにし、電圧振幅の歪みから
の入力制限も可能としている。
【０００６】しかしながら、近年において、フィルタも
含めてＩＣ化することが行われるようになると、ＩＣ内
に内蔵するフィルタとしては、図１３に示すようなモノ
リシックなアクティブフィルタが上述したような外部の
セラミックフィルタやクリスタルフィルタの代わりに使
用される。このＩＣ内のフィルタから発生するノイズ
は、使用する抵抗からのノイズが大部分であり、上述し
たような外部のＩＦトランスやセラミックフィルタ等の
受動素子に比較して大きなノイズを発生し、このノイズ
が等価Ｑ値の高い回路ではさらに数倍〜数十倍のノイズ
電圧となる。このため、フィルタの周波数を決定するＣ
Ｒ積のＣ（容量値）が大きくなり、図１２のような低イ
ンピーダンス化は、ＩＣ内蔵が不可能な大きな容量を必
要とし、実現不可能である。例えば、中間周波数（Ｉ
Ｆ）が約５０ｋHzで、バンド幅が約６ｋHzの６次バンド
パスフィルタをＩＣ化可能なＣＲ積で実現すると、３０
μＶ〜５０μＶのノイズレベルとなる。
含めてＩＣ化することが行われるようになると、ＩＣ内
に内蔵するフィルタとしては、図１３に示すようなモノ
リシックなアクティブフィルタが上述したような外部の
セラミックフィルタやクリスタルフィルタの代わりに使
用される。このＩＣ内のフィルタから発生するノイズ
は、使用する抵抗からのノイズが大部分であり、上述し
たような外部のＩＦトランスやセラミックフィルタ等の
受動素子に比較して大きなノイズを発生し、このノイズ
が等価Ｑ値の高い回路ではさらに数倍〜数十倍のノイズ
電圧となる。このため、フィルタの周波数を決定するＣ
Ｒ積のＣ（容量値）が大きくなり、図１２のような低イ
ンピーダンス化は、ＩＣ内蔵が不可能な大きな容量を必
要とし、実現不可能である。例えば、中間周波数（Ｉ
Ｆ）が約５０ｋHzで、バンド幅が約６ｋHzの６次バンド
パスフィルタをＩＣ化可能なＣＲ積で実現すると、３０
μＶ〜５０μＶのノイズレベルとなる。
【０００７】このために、ＳＮ比を良くし、感度が劣化
しないように、フィルタ回路までは従来より大きな利得
で信号を増幅する必要がある。このため、ＩＦ段のＡＧ
Ｃアンプ（ＩＦアンプ１２６）も大振幅の信号を取り扱
わなければならなくなる。このとき、従来の図９に示す
ような回路では、入力信号として１０mＶp-p程度以下の
信号が歪み少なく扱える範囲で、１００mＶ〜１Ｖp-p程
度の大きな信号では歪んで実用にならない、という問題
点がある。
しないように、フィルタ回路までは従来より大きな利得
で信号を増幅する必要がある。このため、ＩＦ段のＡＧ
Ｃアンプ（ＩＦアンプ１２６）も大振幅の信号を取り扱
わなければならなくなる。このとき、従来の図９に示す
ような回路では、入力信号として１０mＶp-p程度以下の
信号が歪み少なく扱える範囲で、１００mＶ〜１Ｖp-p程
度の大きな信号では歪んで実用にならない、という問題
点がある。
【０００８】本発明は、このような実情に鑑みてなされ
たものであり、受信機のＡＧＣ回路等に使用する可変利
得増幅回路であって、利得を変化させてもアンプの直線
性が劣化せず、低歪みで、ダイナミックレンジの大きな
可変利得増幅回路の提供を目的とする。
たものであり、受信機のＡＧＣ回路等に使用する可変利
得増幅回路であって、利得を変化させてもアンプの直線
性が劣化せず、低歪みで、ダイナミックレンジの大きな
可変利得増幅回路の提供を目的とする。
【０００９】
【課題を解決するための手段】本発明に係る可変利得増
幅回路は、上述した課題を解決するために、出力信号を
得るための出力電流が流れる出力用電流源と、上記出力
電流に比例した電流を帰還電流として上記入力端子に負
帰還する帰還用電流源とを有し、制御信号に応じて上記
帰還用電流源の上記帰還電流と上記出力用電流源の上記
出力電流との比率を変化させることにより利得を制御す
るようにしたことを特徴としている。
幅回路は、上述した課題を解決するために、出力信号を
得るための出力電流が流れる出力用電流源と、上記出力
電流に比例した電流を帰還電流として上記入力端子に負
帰還する帰還用電流源とを有し、制御信号に応じて上記
帰還用電流源の上記帰還電流と上記出力用電流源の上記
出力電流との比率を変化させることにより利得を制御す
るようにしたことを特徴としている。
【００１０】この場合、上記帰還用電流源の帰還電流を
上記制御信号に応じて変化させることが好ましい。この
帰還電流を制御するには、上記入力信号に応じた電流を
上記制御信号に応じて変化する分流比で分流した電流を
上記入力端子に負帰還するようにすればよい。
上記制御信号に応じて変化させることが好ましい。この
帰還電流を制御するには、上記入力信号に応じた電流を
上記制御信号に応じて変化する分流比で分流した電流を
上記入力端子に負帰還するようにすればよい。
【００１１】また、上記出力用電流源の出力端子と上記
帰還用電流源の帰還端子との間に帰還用のインピーダン
ス成分を接続するようにしてもよい。
帰還用電流源の帰還端子との間に帰還用のインピーダン
ス成分を接続するようにしてもよい。
【００１２】
【発明の実施の形態】以下、本発明に係る好ましい実施
の形態について説明する。
の形態について説明する。
【００１３】先ず、図１は、本発明に係る可変利得増幅
回路の第１の実施の形態の基本構成あるいは原理を説明
するための等価回路を示す回路図である。
回路の第１の実施の形態の基本構成あるいは原理を説明
するための等価回路を示す回路図である。
【００１４】この図１において、入力端子１０には、信
号電圧源１１からの入力信号電圧が所定インピーダン
ス、例えば抵抗値Ｒg の抵抗１２を介して入力されてい
る。入力信号が電流源の場合には、直接入力端子１０に
入力される。この入力端子１０はアンプの負入力すなわ
ち反転入力端子であって、負帰還のための帰還端子１３
と接続される。この負帰還用の帰還端子１３には、帰還
用電流源２１が接続されている。また、出力端子１６に
は、出力用電流源２２が接続されている。帰還用電流源
２１により帰還端子１３を流れる帰還電流ｉF と出力用
電流源２２を流れる出力電流ｉO とは比例関係（例えば
ｉF＝ｎｉO）を有しており、これらの電流の比率ｉF／
ｉO（＝ｎ）が制御端子１７からの制御信号により可変
制御されるようになっている。これは、各電流源２１、
２２の相互コンダクタンスをそれぞれＧm1、Ｇm2と表す
とき、例えばＧm1＝ｎＧm2の関係にあり、このｎの値が
上記制御信号により変化することになる。実際には、帰
還用電流源２１の帰還電流ｉFを上記制御信号により制
御するのが好ましい。なお、出力端子１６にはインピー
ダンスＺL の負荷１９が接続されている。
号電圧源１１からの入力信号電圧が所定インピーダン
ス、例えば抵抗値Ｒg の抵抗１２を介して入力されてい
る。入力信号が電流源の場合には、直接入力端子１０に
入力される。この入力端子１０はアンプの負入力すなわ
ち反転入力端子であって、負帰還のための帰還端子１３
と接続される。この負帰還用の帰還端子１３には、帰還
用電流源２１が接続されている。また、出力端子１６に
は、出力用電流源２２が接続されている。帰還用電流源
２１により帰還端子１３を流れる帰還電流ｉF と出力用
電流源２２を流れる出力電流ｉO とは比例関係（例えば
ｉF＝ｎｉO）を有しており、これらの電流の比率ｉF／
ｉO（＝ｎ）が制御端子１７からの制御信号により可変
制御されるようになっている。これは、各電流源２１、
２２の相互コンダクタンスをそれぞれＧm1、Ｇm2と表す
とき、例えばＧm1＝ｎＧm2の関係にあり、このｎの値が
上記制御信号により変化することになる。実際には、帰
還用電流源２１の帰還電流ｉFを上記制御信号により制
御するのが好ましい。なお、出力端子１６にはインピー
ダンスＺL の負荷１９が接続されている。
【００１５】このような構成の回路によれば、大きな負
帰還をかけたままで、利得の変えられる増幅器を実現で
きる。ここで、Ｇm1Ｒg >>１となるような充分なゲイン
を持つとすると、図１の増幅回路の利得Ｇv は、 Ｇv ＝ ＺL／ｎＲg で表される。この利得可変増幅回路の入出力特性は、例
えば図２のようになり、利得Ｇv が大きいときに電源電
圧による出力振幅制限はあるものの、利得Ｇv が小さい
ときの入力制限は無くなり、歪みが少なく、出力電圧レ
ベルが大きく、耐入力電圧が高く、利得を変化させても
直流出力電圧の変化が無いような利得制御アンプが実現
できる。
帰還をかけたままで、利得の変えられる増幅器を実現で
きる。ここで、Ｇm1Ｒg >>１となるような充分なゲイン
を持つとすると、図１の増幅回路の利得Ｇv は、 Ｇv ＝ ＺL／ｎＲg で表される。この利得可変増幅回路の入出力特性は、例
えば図２のようになり、利得Ｇv が大きいときに電源電
圧による出力振幅制限はあるものの、利得Ｇv が小さい
ときの入力制限は無くなり、歪みが少なく、出力電圧レ
ベルが大きく、耐入力電圧が高く、利得を変化させても
直流出力電圧の変化が無いような利得制御アンプが実現
できる。
【００１６】次に、図３は、本発明に係る可変利得増幅
回路の第２の実施の形態の基本構成あるいは原理を説明
するための等価回路を示す回路図である。
回路の第２の実施の形態の基本構成あるいは原理を説明
するための等価回路を示す回路図である。
【００１７】この図３において、入力端子１０には、信
号電圧源１１からの入力信号電圧が所定インピーダン
ス、例えば抵抗値Ｒg の抵抗１２を介して入力されてい
る。入力信号が電流源の場合には、直接入力端子１０に
入力される。この入力端子１０は、アンプの負入力すな
わち反転入力端子であり、負帰還のための帰還端子１３
と接続されている。この負帰還用の帰還端子１３に、帰
還用電流源２１が接続されている。また、出力端子１６
には、出力用電流源２２が接続されており、この出力端
子１６と入力端子１０との間には帰還用のインピーダン
ス、例えば抵抗値Ｒf を有する帰還回路１５が接続され
ている。上記入力端子１０は、この可変利得増幅回路の
入力段を構成する差動増幅器２３の反転入力端子に接続
され、この差動増幅器２３の非反転入力端子は、上記信
号電圧源１１と基準電圧ＥS の直流電圧源１４との接続
点に接続される。この入力段の差動増幅器２３からの出
力が上記帰還用電流源２１及び出力用電流源２２に送ら
れて電流出力を得るようになっている。また、帰還用電
流源２１により帰還端子１３を流れる帰還電流ｉF と出
力用電流源２２を流れる出力電流ｉO とは比例関係（例
えばｉF＝ｎｉO）を有しており、これらの電流の比率ｉ
F／ｉO（＝ｎ）が制御端子１７からの制御信号により可
変制御されるようになっている。これは、各電流源２
１、２２の相互コンダクタンスをそれぞれＧm1、Ｇm2と
表すとき、例えばＧm1＝ｎＧm2の関係にあり、このｎの
値が上記制御信号により変化することになる。これは、
帰還用電流源２１の帰還電流を上記制御信号に応じて変
化させることが好ましい。なお、出力端子１６にはイン
ピーダンスＺL の負荷１９が接続されている。
号電圧源１１からの入力信号電圧が所定インピーダン
ス、例えば抵抗値Ｒg の抵抗１２を介して入力されてい
る。入力信号が電流源の場合には、直接入力端子１０に
入力される。この入力端子１０は、アンプの負入力すな
わち反転入力端子であり、負帰還のための帰還端子１３
と接続されている。この負帰還用の帰還端子１３に、帰
還用電流源２１が接続されている。また、出力端子１６
には、出力用電流源２２が接続されており、この出力端
子１６と入力端子１０との間には帰還用のインピーダン
ス、例えば抵抗値Ｒf を有する帰還回路１５が接続され
ている。上記入力端子１０は、この可変利得増幅回路の
入力段を構成する差動増幅器２３の反転入力端子に接続
され、この差動増幅器２３の非反転入力端子は、上記信
号電圧源１１と基準電圧ＥS の直流電圧源１４との接続
点に接続される。この入力段の差動増幅器２３からの出
力が上記帰還用電流源２１及び出力用電流源２２に送ら
れて電流出力を得るようになっている。また、帰還用電
流源２１により帰還端子１３を流れる帰還電流ｉF と出
力用電流源２２を流れる出力電流ｉO とは比例関係（例
えばｉF＝ｎｉO）を有しており、これらの電流の比率ｉ
F／ｉO（＝ｎ）が制御端子１７からの制御信号により可
変制御されるようになっている。これは、各電流源２
１、２２の相互コンダクタンスをそれぞれＧm1、Ｇm2と
表すとき、例えばＧm1＝ｎＧm2の関係にあり、このｎの
値が上記制御信号により変化することになる。これは、
帰還用電流源２１の帰還電流を上記制御信号に応じて変
化させることが好ましい。なお、出力端子１６にはイン
ピーダンスＺL の負荷１９が接続されている。
【００１８】このような構成の回路は、図４に示すよう
な演算増幅器２０を使用した負帰還によるリニアアンプ
の特長である大きなダイナミックレンジを維持しなが
ら、図４のアンプのゲイン（利得）Ｇv が固定（−Ｒf
／Ｒg）であるのに対して、可変利得を実現したもので
ある。この図３の回路は、動作上は図４と同様な負帰還
アンプであり、帰還用電流源２１からの帰還電流ｉF を
制御信号に応じて変化させることで利得を可変としたこ
とが新しい点である。
な演算増幅器２０を使用した負帰還によるリニアアンプ
の特長である大きなダイナミックレンジを維持しなが
ら、図４のアンプのゲイン（利得）Ｇv が固定（−Ｒf
／Ｒg）であるのに対して、可変利得を実現したもので
ある。この図３の回路は、動作上は図４と同様な負帰還
アンプであり、帰還用電流源２１からの帰還電流ｉF を
制御信号に応じて変化させることで利得を可変としたこ
とが新しい点である。
【００１９】すなわち、図３の可変利得増幅回路におい
て、出力端子１６を流れる出力電流ｉO に比例した帰還
電流ｉF が帰還端子１３から帰還電流源２１を介して流
れ、この帰還電流ｉF を出力電流ｉO の例えばｎ倍（ｉ
F＝ｎｉO）とするとき、図３の回路全体の電圧利得Ｇv
は、 Ｇv ＝ （１／(ｎ＋１＋Rf/ZL)）・（Ｒf／Ｒg） で表され、Ｒf<<ＺLに設定すると、 Ｇv ＝ （１／(ｎ＋１)）・（Ｒf／Ｒg） となる。
て、出力端子１６を流れる出力電流ｉO に比例した帰還
電流ｉF が帰還端子１３から帰還電流源２１を介して流
れ、この帰還電流ｉF を出力電流ｉO の例えばｎ倍（ｉ
F＝ｎｉO）とするとき、図３の回路全体の電圧利得Ｇv
は、 Ｇv ＝ （１／(ｎ＋１＋Rf/ZL)）・（Ｒf／Ｒg） で表され、Ｒf<<ＺLに設定すると、 Ｇv ＝ （１／(ｎ＋１)）・（Ｒf／Ｒg） となる。
【００２０】ここで、上記電流の比率ｎを０以上とする
とき、ｎ＝０のときの値Ｒf／Ｒgを最大利得Ｇvmaxとし
て、ｎを増加させるに従って利得Ｇv が低下してゆくよ
うな可変利得増幅回路が実現できる。この利得可変増幅
回路の入出力特性は、例えば前述した図２と同様であ
る。従って、利得を可変できるアンプであって、出力電
圧レベルが大きく、耐入力電圧が高く、利得を変化させ
ても直流出力電圧の変化が無いような利得制御アンプが
実現できる。
とき、ｎ＝０のときの値Ｒf／Ｒgを最大利得Ｇvmaxとし
て、ｎを増加させるに従って利得Ｇv が低下してゆくよ
うな可変利得増幅回路が実現できる。この利得可変増幅
回路の入出力特性は、例えば前述した図２と同様であ
る。従って、利得を可変できるアンプであって、出力電
圧レベルが大きく、耐入力電圧が高く、利得を変化させ
ても直流出力電圧の変化が無いような利得制御アンプが
実現できる。
【００２１】次に、上述した図１に示す第１の実施の形
態の具体的な回路構成例について、図５を参照しながら
説明する。図５中の、上記図１あるいは図３と対応する
部分には同じ指示符号を付している。
態の具体的な回路構成例について、図５を参照しながら
説明する。図５中の、上記図１あるいは図３と対応する
部分には同じ指示符号を付している。
【００２２】この図５において、反転入力端子１０ａ及
び非反転入力端子１０ｂに接続された差動増幅回路構成
の入力段２３からの出力は、帰還用電流源２１及び出力
用電流源２２に送られている。帰還用電流源２１は、互
いに相補的なＰＮＰトランジスタＱ1 とＮＰＮトランジ
スタＱ3 の各ベースに入力段２３からの出力が供給さ
れ、出力用電流源２２は、互いに相補的なＰＮＰトラン
ジスタＱ2 とＮＰＮトランジスタＱ4 の各ベースに入力
段２３からの出力が供給されている。トランジスタ
Ｑ1 、Ｑ2 の各ベースは互いに共通接続され、トランジ
スタＱ3 、Ｑ4 の各ベースも互いに共通接続されてい
る。トランジスタＱ10は、これらのＰＮＰトランジスタ
Ｑ1 、Ｑ2 の共通ベースとＮＰＮトランジスタＱ3 、Ｑ
4 の共通ベースとにそれぞれ適したバイアスで入力段２
３からの信号を供給するためのものであり、このトラン
ジスタＱ10のベースにはバイアス回路２４からのバイア
ス基準電圧が供給されている。
び非反転入力端子１０ｂに接続された差動増幅回路構成
の入力段２３からの出力は、帰還用電流源２１及び出力
用電流源２２に送られている。帰還用電流源２１は、互
いに相補的なＰＮＰトランジスタＱ1 とＮＰＮトランジ
スタＱ3 の各ベースに入力段２３からの出力が供給さ
れ、出力用電流源２２は、互いに相補的なＰＮＰトラン
ジスタＱ2 とＮＰＮトランジスタＱ4 の各ベースに入力
段２３からの出力が供給されている。トランジスタ
Ｑ1 、Ｑ2 の各ベースは互いに共通接続され、トランジ
スタＱ3 、Ｑ4 の各ベースも互いに共通接続されてい
る。トランジスタＱ10は、これらのＰＮＰトランジスタ
Ｑ1 、Ｑ2 の共通ベースとＮＰＮトランジスタＱ3 、Ｑ
4 の共通ベースとにそれぞれ適したバイアスで入力段２
３からの信号を供給するためのものであり、このトラン
ジスタＱ10のベースにはバイアス回路２４からのバイア
ス基準電圧が供給されている。
【００２３】帰還用電流源２１のＰＮＰトランジスタＱ
1 のコレクタとＮＰＮトランジスタＱ3 のコレクタとの
間には、帰還電流を制御するための構成として分流制御
回路２７が挿入接続され、制御端子１７からの制御信号
に応じて、トランジスタＱ1、Ｑ3 のコレクタ電流を分
流制御して、帰還端子１３を流れる帰還電流ｉF を変化
させている。出力用電流源２２のトランジスタＱ2 、Ｑ
4 のコレクタに接続された出力端子１６には所定インピ
ーダンスＺL の負荷１９が接続され、制御端子１７に
は、直流バイアス基準電圧がＡＧＣバイアス電圧出力回
路２５から供給されており、この制御端子１７には、例
えば上述した図１０に示すような受信機構成の検波回路
１２７からのＡＧＣ電圧が供給され、上記バイアス電圧
はこのＡＧＣ信号の基準電圧となる。
1 のコレクタとＮＰＮトランジスタＱ3 のコレクタとの
間には、帰還電流を制御するための構成として分流制御
回路２７が挿入接続され、制御端子１７からの制御信号
に応じて、トランジスタＱ1、Ｑ3 のコレクタ電流を分
流制御して、帰還端子１３を流れる帰還電流ｉF を変化
させている。出力用電流源２２のトランジスタＱ2 、Ｑ
4 のコレクタに接続された出力端子１６には所定インピ
ーダンスＺL の負荷１９が接続され、制御端子１７に
は、直流バイアス基準電圧がＡＧＣバイアス電圧出力回
路２５から供給されており、この制御端子１７には、例
えば上述した図１０に示すような受信機構成の検波回路
１２７からのＡＧＣ電圧が供給され、上記バイアス電圧
はこのＡＧＣ信号の基準電圧となる。
【００２４】帰還用電流源２１内の分流制御回路２７
は、エミッタ共通接続されたＰＮＰトランジスタＱ5 、
Ｑ6 と、これらと相補的なエミッタ共通接続されたＮＰ
ＮトランジスタＱ7 、Ｑ8 とから成り、トランジスタＱ
5 、Ｑ6 の共通エミッタがトランジスタＱ1 のコレクタ
に接続され、トランジスタＱ7 、Ｑ8 の共通エミッタが
トランジスタＱ3 のコレクタに接続されている。トラン
ジスタＱ5 、Ｑ8 の各ベースは共に制御端子１７に接続
され、トランジスタＱ6 、Ｑ7 の各ベースは共に非反転
入力端子１０ｂに接続されている。トランジスタＱ5 、
Ｑ7 の各コレクタは共通に接続されて帰還端子１３に接
続され、トランジスタＱ6 、Ｑ8 の各コレクタは共通接
続されて非反転入力端子１０ｂの基準電圧ＥS の直流電
圧源１４に接続されている。
は、エミッタ共通接続されたＰＮＰトランジスタＱ5 、
Ｑ6 と、これらと相補的なエミッタ共通接続されたＮＰ
ＮトランジスタＱ7 、Ｑ8 とから成り、トランジスタＱ
5 、Ｑ6 の共通エミッタがトランジスタＱ1 のコレクタ
に接続され、トランジスタＱ7 、Ｑ8 の共通エミッタが
トランジスタＱ3 のコレクタに接続されている。トラン
ジスタＱ5 、Ｑ8 の各ベースは共に制御端子１７に接続
され、トランジスタＱ6 、Ｑ7 の各ベースは共に非反転
入力端子１０ｂに接続されている。トランジスタＱ5 、
Ｑ7 の各コレクタは共通に接続されて帰還端子１３に接
続され、トランジスタＱ6 、Ｑ8 の各コレクタは共通接
続されて非反転入力端子１０ｂの基準電圧ＥS の直流電
圧源１４に接続されている。
【００２５】このような構成において、出力電流ｉO と
帰還電流ｉF との比率ｉF／ｉOは、トランジスタＱ1 、
Ｑ2 の電流比、トランジスタＱ3 、Ｑ4 の電流比、及び
分流制御回路２７のトランジスタＱ5 、Ｑ6 の分流比、
トランジスタＱ7 、Ｑ8 の分流比によって決められる。
トランジスタＱ5 、Ｑ6 の分流比は、各トランジスタＱ
5 、Ｑ6 のベース電圧の差により、またトランジスタＱ
7 、Ｑ8 の分流比は、各トランジスタＱ7 、Ｑ8 のベー
ス電圧の差により決まるから、これらの分流比が互いに
略々等しくなるように各トランジスタＱ5〜Ｑ8のそれぞ
れのベース電圧を設定し、電源電圧Ｖcc、基準電圧Ｅs
を考慮し、トランジスタが飽和領域動作とならないよう
に動作させるための最も簡単なバイアス方法の例を図５
に示している。
帰還電流ｉF との比率ｉF／ｉOは、トランジスタＱ1 、
Ｑ2 の電流比、トランジスタＱ3 、Ｑ4 の電流比、及び
分流制御回路２７のトランジスタＱ5 、Ｑ6 の分流比、
トランジスタＱ7 、Ｑ8 の分流比によって決められる。
トランジスタＱ5 、Ｑ6 の分流比は、各トランジスタＱ
5 、Ｑ6 のベース電圧の差により、またトランジスタＱ
7 、Ｑ8 の分流比は、各トランジスタＱ7 、Ｑ8 のベー
ス電圧の差により決まるから、これらの分流比が互いに
略々等しくなるように各トランジスタＱ5〜Ｑ8のそれぞ
れのベース電圧を設定し、電源電圧Ｖcc、基準電圧Ｅs
を考慮し、トランジスタが飽和領域動作とならないよう
に動作させるための最も簡単なバイアス方法の例を図５
に示している。
【００２６】このような図５の可変利得増幅回路の利得
Ｇv は、図１の回路と同様に、出力電流と帰還電流の比
率ｉF／ｉOをｎとし、抵抗１２の抵抗値をＲg とし、負
荷１９のインピーダンスをＺL とするとき、 Ｇv ＝ ＺL／ｎＲg で表される。ここで具体例として、上記ＺL を約５０ｋ
Ω、Ｒg を約５ｋΩとするとき、可変利得Ｇv は１０／
ｎとなる。トランジスタＱ1 、Ｑ2 の電流比及びトラン
ジスタＱ3 、Ｑ4 の電流比を、共に例えば８：３とする
と、上記電流比ｎは０より大きな最小値、例えば０．１
程度から、最大８／３≒２．６７まで変化することにな
る。すなわち、上記ＡＧＣ電圧が０のときはｎが上記最
小の値、例えば０．１となり、利得Ｇv は最大で、１０
／０．１より１００、すなわち４０ｄＢとなる。また、
ｎが最大の約２．６７のとき、最小の利得の約３．７４
５、すなわち約１１．５ｄＢとなる。
Ｇv は、図１の回路と同様に、出力電流と帰還電流の比
率ｉF／ｉOをｎとし、抵抗１２の抵抗値をＲg とし、負
荷１９のインピーダンスをＺL とするとき、 Ｇv ＝ ＺL／ｎＲg で表される。ここで具体例として、上記ＺL を約５０ｋ
Ω、Ｒg を約５ｋΩとするとき、可変利得Ｇv は１０／
ｎとなる。トランジスタＱ1 、Ｑ2 の電流比及びトラン
ジスタＱ3 、Ｑ4 の電流比を、共に例えば８：３とする
と、上記電流比ｎは０より大きな最小値、例えば０．１
程度から、最大８／３≒２．６７まで変化することにな
る。すなわち、上記ＡＧＣ電圧が０のときはｎが上記最
小の値、例えば０．１となり、利得Ｇv は最大で、１０
／０．１より１００、すなわち４０ｄＢとなる。また、
ｎが最大の約２．６７のとき、最小の利得の約３．７４
５、すなわち約１１．５ｄＢとなる。
【００２７】この図５の回路によれば、帰還用電流源２
１のＰＮＰトランジスタＱ1 と出力用電流源２２のＰＮ
ＰトランジスタＱ2 と、あるいは帰還用電流源２１のＮ
ＰＮトランジスタＱ3 と出力用電流源２２のＮＰＮトラ
ンジスタＱ4 とは、それぞれ同一特性のトランジスタの
並列接続で構成され、出力電流と帰還電流とが正確に分
流されることにより、出力の歪みが少ない。
１のＰＮＰトランジスタＱ1 と出力用電流源２２のＰＮ
ＰトランジスタＱ2 と、あるいは帰還用電流源２１のＮ
ＰＮトランジスタＱ3 と出力用電流源２２のＮＰＮトラ
ンジスタＱ4 とは、それぞれ同一特性のトランジスタの
並列接続で構成され、出力電流と帰還電流とが正確に分
流されることにより、出力の歪みが少ない。
【００２８】次に、図６は、上記図５の変形例として、
上記図１に示した第１の実施の形態の他の具体例を示し
ており、図５の各部と対応する部分には同じ指示符号を
付している。
上記図１に示した第１の実施の形態の他の具体例を示し
ており、図５の各部と対応する部分には同じ指示符号を
付している。
【００２９】この図６の具体例においては、分流制御回
路２７のトランジスタＱ6 のコレクタをＧＮＤ（接地）
に接続し、トランジスタＱ8 のコレクタをＶCC電源に接
続している点が図５の構成と異なっている。すなわち、
図５の具体例では、トランジスタＱ6 、Ｑ8 の各コレク
タが共通接続されて基準電圧ＥS の電圧源１４に接続さ
れているため、電圧源１４に流れ込む信号成分による基
準電圧ＥS の変化によるフィードバックからの歪みの増
加、発振等の現象が生ずる虞がある。これは、非理想状
態の電圧源１４は高い内部インピーダンスを持つことに
よる。これに対して図６の構成では、トランジスタＱ6
やＱ8 の各コレクタ信号をそれぞれＧＮＤやＶCC電源に
流すことにより、上述したような歪みの増加や、発振等
の悪影響を無くすことができるようになっている。他の
構成及び作用効果は上述した図５の具体例と同様である
ため、説明を省略する。
路２７のトランジスタＱ6 のコレクタをＧＮＤ（接地）
に接続し、トランジスタＱ8 のコレクタをＶCC電源に接
続している点が図５の構成と異なっている。すなわち、
図５の具体例では、トランジスタＱ6 、Ｑ8 の各コレク
タが共通接続されて基準電圧ＥS の電圧源１４に接続さ
れているため、電圧源１４に流れ込む信号成分による基
準電圧ＥS の変化によるフィードバックからの歪みの増
加、発振等の現象が生ずる虞がある。これは、非理想状
態の電圧源１４は高い内部インピーダンスを持つことに
よる。これに対して図６の構成では、トランジスタＱ6
やＱ8 の各コレクタ信号をそれぞれＧＮＤやＶCC電源に
流すことにより、上述したような歪みの増加や、発振等
の悪影響を無くすことができるようになっている。他の
構成及び作用効果は上述した図５の具体例と同様である
ため、説明を省略する。
【００３０】次に、図７は、上述した図３に示す第２の
実施の形態の具体的な回路構成を示す回路図であり、こ
の図７中の上記図３の各部と対応する部分には同じ指示
符号を付している。
実施の形態の具体的な回路構成を示す回路図であり、こ
の図７中の上記図３の各部と対応する部分には同じ指示
符号を付している。
【００３１】この図７において、反転入力端子１０ａ及
び非反転入力端子１０ｂに接続された差動増幅回路構成
の入力段２３からの出力は、帰還用電流源２１及び出力
用電流源２２に送られている。帰還用電流源２１は、互
いに相補的なＰＮＰトランジスタＱ1 とＮＰＮトランジ
スタＱ3 の各ベースに入力段２３からの出力が供給さ
れ、出力用電流源２２は、互いに相補的なＰＮＰトラン
ジスタＱ2 とＮＰＮトランジスタＱ4 の各ベースに入力
段２３からの出力が供給されている。トランジスタ
Ｑ1 、Ｑ2 の各ベースは互いに共通接続され、トランジ
スタＱ3 、Ｑ4 の各ベースも互いに共通接続されてい
る。トランジスタＱ10は、これらのＰＮＰトランジスタ
Ｑ1 、Ｑ2 の共通ベースとＮＰＮトランジスタＱ3 、Ｑ
4 の共通ベースとにそれぞれ適したバイアスで入力段２
３からの信号を供給するためのものであり、このトラン
ジスタＱ10のベースにはバイアス回路２４からのバイア
ス基準電圧が供給されている。
び非反転入力端子１０ｂに接続された差動増幅回路構成
の入力段２３からの出力は、帰還用電流源２１及び出力
用電流源２２に送られている。帰還用電流源２１は、互
いに相補的なＰＮＰトランジスタＱ1 とＮＰＮトランジ
スタＱ3 の各ベースに入力段２３からの出力が供給さ
れ、出力用電流源２２は、互いに相補的なＰＮＰトラン
ジスタＱ2 とＮＰＮトランジスタＱ4 の各ベースに入力
段２３からの出力が供給されている。トランジスタ
Ｑ1 、Ｑ2 の各ベースは互いに共通接続され、トランジ
スタＱ3 、Ｑ4 の各ベースも互いに共通接続されてい
る。トランジスタＱ10は、これらのＰＮＰトランジスタ
Ｑ1 、Ｑ2 の共通ベースとＮＰＮトランジスタＱ3 、Ｑ
4 の共通ベースとにそれぞれ適したバイアスで入力段２
３からの信号を供給するためのものであり、このトラン
ジスタＱ10のベースにはバイアス回路２４からのバイア
ス基準電圧が供給されている。
【００３２】帰還用電流源２１のＰＮＰトランジスタＱ
1 のコレクタとＮＰＮトランジスタＱ3 のコレクタとの
間には、帰還電流を制御するための構成として分流制御
回路２７が挿入接続され、制御端子１７からの制御信号
に応じて、トランジスタＱ1、Ｑ3 のコレクタ電流を分
流制御して、帰還端子１３を流れる帰還電流ｉF を変化
させている。出力用電流源２２のトランジスタＱ2 、Ｑ
4 のコレクタに接続された出力端子１６は、所定インピ
ーダンス（例えば抵抗値Ｒf） の帰還回路１５を介し
て、アンプの反転入力（負入力）端子１０ａに接続さ
れ、また出力端子１６には、図３に示したような所定イ
ンピーダンスＺL の負荷１９が接続される。制御端子１
７には、直流バイアス基準電圧がＡＧＣバイアス電圧出
力回路２５から供給されており、この制御端子１７に
は、例えば上述した図１０に示すような受信機構成の検
波回路１２７からのＡＧＣ電圧が供給され、上記バイア
ス電圧はこのＡＧＣ信号の基準電圧となる。
1 のコレクタとＮＰＮトランジスタＱ3 のコレクタとの
間には、帰還電流を制御するための構成として分流制御
回路２７が挿入接続され、制御端子１７からの制御信号
に応じて、トランジスタＱ1、Ｑ3 のコレクタ電流を分
流制御して、帰還端子１３を流れる帰還電流ｉF を変化
させている。出力用電流源２２のトランジスタＱ2 、Ｑ
4 のコレクタに接続された出力端子１６は、所定インピ
ーダンス（例えば抵抗値Ｒf） の帰還回路１５を介し
て、アンプの反転入力（負入力）端子１０ａに接続さ
れ、また出力端子１６には、図３に示したような所定イ
ンピーダンスＺL の負荷１９が接続される。制御端子１
７には、直流バイアス基準電圧がＡＧＣバイアス電圧出
力回路２５から供給されており、この制御端子１７に
は、例えば上述した図１０に示すような受信機構成の検
波回路１２７からのＡＧＣ電圧が供給され、上記バイア
ス電圧はこのＡＧＣ信号の基準電圧となる。
【００３３】帰還用電流源２１内の分流制御回路２７
は、エミッタ共通接続されたＰＮＰトランジスタＱ5 、
Ｑ6 と、これらと相補的なエミッタ共通接続されたＮＰ
ＮトランジスタＱ7 、Ｑ8 とから成り、トランジスタＱ
5 、Ｑ6 の共通エミッタがトランジスタＱ1 のコレクタ
に接続され、トランジスタＱ7 、Ｑ8 の共通エミッタが
トランジスタＱ3 のコレクタに接続されている。トラン
ジスタＱ5 、Ｑ8 の各ベースは共に制御端子１７に接続
され、トランジスタＱ6 、Ｑ7 の各ベースは共に非反転
入力端子１０ｂに接続されている。トランジスタＱ5 、
Ｑ7 の各コレクタは共通に接続されて非反転入力端子１
０ｂの基準電圧ＥS の直流電圧源１４に接続され、トラ
ンジスタＱ6 、Ｑ8 の各コレクタは共通接続されて帰還
端子１３に接続されている。
は、エミッタ共通接続されたＰＮＰトランジスタＱ5 、
Ｑ6 と、これらと相補的なエミッタ共通接続されたＮＰ
ＮトランジスタＱ7 、Ｑ8 とから成り、トランジスタＱ
5 、Ｑ6 の共通エミッタがトランジスタＱ1 のコレクタ
に接続され、トランジスタＱ7 、Ｑ8 の共通エミッタが
トランジスタＱ3 のコレクタに接続されている。トラン
ジスタＱ5 、Ｑ8 の各ベースは共に制御端子１７に接続
され、トランジスタＱ6 、Ｑ7 の各ベースは共に非反転
入力端子１０ｂに接続されている。トランジスタＱ5 、
Ｑ7 の各コレクタは共通に接続されて非反転入力端子１
０ｂの基準電圧ＥS の直流電圧源１４に接続され、トラ
ンジスタＱ6 、Ｑ8 の各コレクタは共通接続されて帰還
端子１３に接続されている。
【００３４】このような構成において、出力電流ｉO と
帰還電流ｉF との比率ｉF／ｉOは、トランジスタＱ1 、
Ｑ2 の電流比、トランジスタＱ3 、Ｑ4 の電流比、及び
分流制御回路２７のトランジスタＱ5 、Ｑ6 の分流比、
トランジスタＱ7 、Ｑ8 の分流比によって決められる。
トランジスタＱ5 、Ｑ6 の分流比は、各トランジスタＱ
5 、Ｑ6 のベース電圧の差により、またトランジスタＱ
7 、Ｑ8 の分流比は、各トランジスタＱ7 、Ｑ8 のベー
ス電圧の差により決まるから、これらの分流比が互いに
略々等しくなるように各トランジスタＱ5〜Ｑ8のそれぞ
れのベース電圧を設定し、電源電圧Ｖcc、基準電圧Ｅs
を考慮し、トランジスタが飽和領域動作とならないよう
に動作させるための最も簡単なバイアス方法の例を図７
に示している。
帰還電流ｉF との比率ｉF／ｉOは、トランジスタＱ1 、
Ｑ2 の電流比、トランジスタＱ3 、Ｑ4 の電流比、及び
分流制御回路２７のトランジスタＱ5 、Ｑ6 の分流比、
トランジスタＱ7 、Ｑ8 の分流比によって決められる。
トランジスタＱ5 、Ｑ6 の分流比は、各トランジスタＱ
5 、Ｑ6 のベース電圧の差により、またトランジスタＱ
7 、Ｑ8 の分流比は、各トランジスタＱ7 、Ｑ8 のベー
ス電圧の差により決まるから、これらの分流比が互いに
略々等しくなるように各トランジスタＱ5〜Ｑ8のそれぞ
れのベース電圧を設定し、電源電圧Ｖcc、基準電圧Ｅs
を考慮し、トランジスタが飽和領域動作とならないよう
に動作させるための最も簡単なバイアス方法の例を図７
に示している。
【００３５】このような図７の可変利得増幅回路の利得
Ｇv は、図３の回路と同様に、出力電流と帰還電流の比
率ｉF／ｉOをｎとし、抵抗１２の抵抗値をＲg 、帰還回
路１５の抵抗値をＲf とし、負荷のインピーダンスＺL
>>Ｒgとするとき、 Ｇv ＝ Ｒf／(n+1)Ｒg で表される。図７の具体例では、帰還用電流源２１のト
ランジスタＱ1 、Ｑ3 を流れる電流は、ＡＧＣ電圧が０
のとき、分流制御回路２７のトランジスタＱ5 、Ｑ7 に
全て流れ、帰還端子１３を流れる帰還電流ｉF は０とな
る。これは、上記電流比ｎが０の状態であり、最大利得
のＲf／Ｒgが得られる。ＡＧＣ電圧が上昇してゆくと、
帰還用電流源２１のトランジスタＱ1 、Ｑ3 を流れる電
流が分流制御回路２７のトランジスタＱ6 、Ｑ8 へも分
流されるようになり、ｎが増加して利得Ｇv が低下して
ゆく。ここで、トランジスタＱ1 、Ｑ2 の電流比及びト
ランジスタＱ3 、Ｑ4 の電流比を、共に例えば８：３と
すると、上記電流比ｎは、０から最大８／３≒２．６７
まで変化することになる。すなわち、ＡＧＣ電圧が充分
高くなると、トランジスタＱ1 、Ｑ3 を流れる電流が全
てトランジスタＱ6 、Ｑ8 に分流されるようになり、電
流比ｎ＝ｉF／ｉOが８／３となる。これは、ｎ＋１≒
３．６７より、約１１ｄＢゲイン低下の状態にまで利得
可変できることになる。従って、最大利得は抵抗比Ｒf
／Ｒgで定まり、利得の変化量はトランジスタの電流比
すなわちサイズ比で定まり、安定な利得可変幅が得られ
る。また、基本的に帰還増幅器構成であり、歪みは負帰
還量で定まる。さらに、最大取り扱いレベルは、アンプ
の出力直流電圧である基準電圧ＥS と電源電圧Ｖccとに
よる電圧制限により定まり、具体例として、ＥS＝１.３
Ｖ、Ｖcc＝３Ｖのとき、最大出力振幅は２Ｖp-p が可能
である。
Ｇv は、図３の回路と同様に、出力電流と帰還電流の比
率ｉF／ｉOをｎとし、抵抗１２の抵抗値をＲg 、帰還回
路１５の抵抗値をＲf とし、負荷のインピーダンスＺL
>>Ｒgとするとき、 Ｇv ＝ Ｒf／(n+1)Ｒg で表される。図７の具体例では、帰還用電流源２１のト
ランジスタＱ1 、Ｑ3 を流れる電流は、ＡＧＣ電圧が０
のとき、分流制御回路２７のトランジスタＱ5 、Ｑ7 に
全て流れ、帰還端子１３を流れる帰還電流ｉF は０とな
る。これは、上記電流比ｎが０の状態であり、最大利得
のＲf／Ｒgが得られる。ＡＧＣ電圧が上昇してゆくと、
帰還用電流源２１のトランジスタＱ1 、Ｑ3 を流れる電
流が分流制御回路２７のトランジスタＱ6 、Ｑ8 へも分
流されるようになり、ｎが増加して利得Ｇv が低下して
ゆく。ここで、トランジスタＱ1 、Ｑ2 の電流比及びト
ランジスタＱ3 、Ｑ4 の電流比を、共に例えば８：３と
すると、上記電流比ｎは、０から最大８／３≒２．６７
まで変化することになる。すなわち、ＡＧＣ電圧が充分
高くなると、トランジスタＱ1 、Ｑ3 を流れる電流が全
てトランジスタＱ6 、Ｑ8 に分流されるようになり、電
流比ｎ＝ｉF／ｉOが８／３となる。これは、ｎ＋１≒
３．６７より、約１１ｄＢゲイン低下の状態にまで利得
可変できることになる。従って、最大利得は抵抗比Ｒf
／Ｒgで定まり、利得の変化量はトランジスタの電流比
すなわちサイズ比で定まり、安定な利得可変幅が得られ
る。また、基本的に帰還増幅器構成であり、歪みは負帰
還量で定まる。さらに、最大取り扱いレベルは、アンプ
の出力直流電圧である基準電圧ＥS と電源電圧Ｖccとに
よる電圧制限により定まり、具体例として、ＥS＝１.３
Ｖ、Ｖcc＝３Ｖのとき、最大出力振幅は２Ｖp-p が可能
である。
【００３６】次に、図８は、上記図７の変形例として、
上記図３に示した第２の実施の形態の他の具体例を示し
ており、図７の各部と対応する部分には同じ指示符号を
付している。
上記図３に示した第２の実施の形態の他の具体例を示し
ており、図７の各部と対応する部分には同じ指示符号を
付している。
【００３７】この図８の具体例においては、分流制御回
路２７のトランジスタＱ5 のコレクタをＧＮＤ（接地）
に接続し、トランジスタＱ7 のコレクタをＶCC電源に接
続している点が図７の構成と異なっている。すなわち、
図７の具体例では、トランジスタＱ5 、Ｑ7 の各コレク
タが共通接続されて基準電圧ＥS の電圧源１４に接続さ
れているため、電圧源１４に流れ込む信号成分による基
準電圧ＥS の変化によるフィードバックからの歪みの増
加、発振等の現象が生ずる虞がある。これは、非理想状
態の電圧源１４は高い内部インピーダンスを持つことに
よる。これに対して図８の構成では、トランジスタＱ5
やＱ7 の各コレクタ信号をそれぞれＧＮＤやＶCC電源に
流すことにより、上述したような歪みの増加や、発振等
の悪影響を無くすことができるようになっている。他の
構成及び作用効果は上述した図７の具体例と同様である
ため、説明を省略する。
路２７のトランジスタＱ5 のコレクタをＧＮＤ（接地）
に接続し、トランジスタＱ7 のコレクタをＶCC電源に接
続している点が図７の構成と異なっている。すなわち、
図７の具体例では、トランジスタＱ5 、Ｑ7 の各コレク
タが共通接続されて基準電圧ＥS の電圧源１４に接続さ
れているため、電圧源１４に流れ込む信号成分による基
準電圧ＥS の変化によるフィードバックからの歪みの増
加、発振等の現象が生ずる虞がある。これは、非理想状
態の電圧源１４は高い内部インピーダンスを持つことに
よる。これに対して図８の構成では、トランジスタＱ5
やＱ7 の各コレクタ信号をそれぞれＧＮＤやＶCC電源に
流すことにより、上述したような歪みの増加や、発振等
の悪影響を無くすことができるようになっている。他の
構成及び作用効果は上述した図７の具体例と同様である
ため、説明を省略する。
【００３８】以上説明したような可変利得増幅回路によ
れば、歪みが少ない可変利得アンプが実現でき、利得を
変えても直流出力の変化が無く、多段に接続が直接で
き、直流カット用の容量が不要となる。また、最大利
得、可変幅を容易に設定できる。さらに、例えば図１０
に示したような受信機に適用する場合には、受信機の感
度ＳＮ比を劣化させないシステムがフィルタ内蔵で実現
できる。すなわち、アクティブフィルタを使用したノイ
ズレベルの高い回路でＳＮ比が良好で歪みの少ない受信
機が実現できる。
れば、歪みが少ない可変利得アンプが実現でき、利得を
変えても直流出力の変化が無く、多段に接続が直接で
き、直流カット用の容量が不要となる。また、最大利
得、可変幅を容易に設定できる。さらに、例えば図１０
に示したような受信機に適用する場合には、受信機の感
度ＳＮ比を劣化させないシステムがフィルタ内蔵で実現
できる。すなわち、アクティブフィルタを使用したノイ
ズレベルの高い回路でＳＮ比が良好で歪みの少ない受信
機が実現できる。
【００３９】なお、本発明は上述した実施の形態のみに
限定されるものではなく、例えば、具体的な回路構成は
図５〜図８の例に限定されず、種々の構成が可能であ
る。
限定されるものではなく、例えば、具体的な回路構成は
図５〜図８の例に限定されず、種々の構成が可能であ
る。
【００４０】
【発明の効果】以上の説明から明らかなように、本発明
に係る可変利得増幅回路によれば、出力信号を得るため
の出力電流が流れる出力用電流源と、上記出力電流に比
例した電流を帰還電流として上記入力端子に負帰還する
帰還用電流源とを有し、制御信号に応じて上記帰還用電
流源の上記帰還電流と上記出力用電流源の上記出力電流
との比率を変化させることにより利得を制御するように
しているため、歪みが少なく、出力電圧レベルが大き
く、耐入力電圧が高く、利得を変化させても直流出力電
圧の変化が無いような利得制御アンプが実現できる。
に係る可変利得増幅回路によれば、出力信号を得るため
の出力電流が流れる出力用電流源と、上記出力電流に比
例した電流を帰還電流として上記入力端子に負帰還する
帰還用電流源とを有し、制御信号に応じて上記帰還用電
流源の上記帰還電流と上記出力用電流源の上記出力電流
との比率を変化させることにより利得を制御するように
しているため、歪みが少なく、出力電圧レベルが大き
く、耐入力電圧が高く、利得を変化させても直流出力電
圧の変化が無いような利得制御アンプが実現できる。
【図１】本発明に係る可変利得増幅回路の第１の実施の
形態の基本構成あるいは原理を説明するための等価回路
を示す回路図である。
形態の基本構成あるいは原理を説明するための等価回路
を示す回路図である。
【図２】図１の可変利得増幅回路の入出力特性の一例を
示す図である。
示す図である。
【図３】本発明に係る可変利得増幅回路の第２の実施の
形態の基本構成あるいは原理を説明するための等価回路
を示す回路図である。
形態の基本構成あるいは原理を説明するための等価回路
を示す回路図である。
【図４】演算増幅器を用いた固定ゲインアンプを示す回
路図である。
路図である。
【図５】本発明に係る可変利得増幅回路の上記第１の実
施の形態の具体的な回路構成の一例を示す回路図であ
る。
施の形態の具体的な回路構成の一例を示す回路図であ
る。
【図６】本発明の上記第１の実施の形態の具体的な回路
構成の他の例を示す回路図である。
構成の他の例を示す回路図である。
【図７】本発明に係る可変利得増幅回路の上記第２の実
施の形態の具体的な回路構成の一例を示す回路図であ
る。
施の形態の具体的な回路構成の一例を示す回路図であ
る。
【図８】本発明の上記第２の実施の形態の具体的な回路
構成の他の例を示す回路図である。
構成の他の例を示す回路図である。
【図９】従来の可変利得増幅回路の基本構成を示す回路
図である。
図である。
【図１０】可変利得増幅回路を用いた受信機の構成の一
例を示すブロック回路図である。
例を示すブロック回路図である。
【図１１】図９の可変利得増幅回路の入出力特性の一例
を示す図である。
を示す図である。
【図１２】図１０の受信機の外部接続フィルタの一例を
示す回路図である。
示す回路図である。
【図１３】図１０の受信機の内部構成フィルタの一例を
示す回路図である。
示す回路図である。
１０ 入力端子、 １１ 信号電圧源、 １３ 帰還端
子、 １５ 帰還回路、 １６ 出力端子、 １７ 制
御端子、 １９ 負荷、 ２１ 帰還用電流源、 ２２
出力用電流源
子、 １５ 帰還回路、 １６ 出力端子、 １７ 制
御端子、 １９ 負荷、 ２１ 帰還用電流源、 ２２
出力用電流源
Claims (4)
- 【請求項１】 入力端子に供給された入力信号を増幅し
て出力し、利得が制御信号に応じて変化する可変利得増
幅回路において、 出力信号を得るための出力電流が流れる出力用電流源
と、 上記出力電流に比例した電流を帰還電流として上記入力
端子に負帰還する帰還用電流源とを有し、 上記制御信号に応じて上記帰還用電流源の上記帰還電流
と上記出力用電流源の上記出力電流との比率を変化させ
ることを特徴とする可変利得増幅回路。 - 【請求項２】 上記帰還用電流源は、上記帰還電流が上
記制御信号に応じて変化することを特徴とする請求項１
記載の可変利得増幅回路。 - 【請求項３】 上記帰還用電流源は、上記入力信号に応
じた電流を上記制御信号に応じて変化する分流比で分流
した電流を上記入力端子に負帰還することを特徴とする
請求項１記載の可変利得増幅回路。 - 【請求項４】 上記出力用電流源の出力端子と上記帰還
用電流源の帰還端子との間に帰還用のインピーダンス成
分を接続して成ることを特徴とする請求項１記載の可変
利得増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8048946A JPH09246897A (ja) | 1996-03-06 | 1996-03-06 | 可変利得増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8048946A JPH09246897A (ja) | 1996-03-06 | 1996-03-06 | 可変利得増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246897A true JPH09246897A (ja) | 1997-09-19 |
Family
ID=12817450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8048946A Withdrawn JPH09246897A (ja) | 1996-03-06 | 1996-03-06 | 可変利得増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246897A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7554393B2 (en) | 2006-03-08 | 2009-06-30 | Sony Corporation | Signal amplifier |
-
1996
- 1996-03-06 JP JP8048946A patent/JPH09246897A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7554393B2 (en) | 2006-03-08 | 2009-06-30 | Sony Corporation | Signal amplifier |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030506 |