JPH09251778A - Ｉｃメモリ - Google Patents
ＩｃメモリInfo
- Publication number
- JPH09251778A JPH09251778A JP8058801A JP5880196A JPH09251778A JP H09251778 A JPH09251778 A JP H09251778A JP 8058801 A JP8058801 A JP 8058801A JP 5880196 A JP5880196 A JP 5880196A JP H09251778 A JPH09251778 A JP H09251778A
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- JP
- Japan
- Prior art keywords
- memory
- data
- circuit
- read
- common
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】ＩＣメモリからデータを読み出すと同時にＩＣ
メモリのデータを演算し、ＩＣメモリ内のデータを書き
換え、ＩＣメモリを有する回路の高速動作と、外部回路
を減らす。 【解決手段】ＩＣメモリの読み出しデータをラッチし、
ラッチしたデータをＩＣメモリから出力し、ラッチした
データをＩＣメモリ内部に設けた演算回路に伝え、演算
した結果を共通データ線にフィードバックし、メモリア
レイに書き込む。共通データ線を、演算回路と接続し換
えるタイミングは、データストローブのアサート時で、
データはスルーラッチを用いデータストローブのアサー
ト時ホールドする。
メモリのデータを演算し、ＩＣメモリ内のデータを書き
換え、ＩＣメモリを有する回路の高速動作と、外部回路
を減らす。 【解決手段】ＩＣメモリの読み出しデータをラッチし、
ラッチしたデータをＩＣメモリから出力し、ラッチした
データをＩＣメモリ内部に設けた演算回路に伝え、演算
した結果を共通データ線にフィードバックし、メモリア
レイに書き込む。共通データ線を、演算回路と接続し換
えるタイミングは、データストローブのアサート時で、
データはスルーラッチを用いデータストローブのアサー
ト時ホールドする。
Description
【０００１】
【発明の属する技術分野】本発明はＩＣメモリに係り、
特に、ＥＣＣ内蔵ＩＣメモリ，パリティ内蔵ＩＣメモ
リ，演算機能内蔵のＩＣメモリに関する。
特に、ＥＣＣ内蔵ＩＣメモリ，パリティ内蔵ＩＣメモ
リ，演算機能内蔵のＩＣメモリに関する。
【０００２】
【従来の技術】従来の技術を図２を用いて説明する。
【０００３】一般的なＩＣメモリのブロック構成を図２
に示す。一般的なＩＣメモリの動作は、ＩＣメモリ内に
入力されるアドレスをロウデコーダとカラムデコーダと
でデコードし、そのデコーダで選択されたデコード信号
により、メモリアレイの中のメモリ素子を選択する。選
択された素子のデータがカラムデコーダでデコードされ
た共通データ線を伝わり、カラムＩ／Ｏ部の増幅回路で
増幅され、出力データがＩＣメモリから読み出される。
従ってＩＣメモリから読み出す際は、ＩＣメモリのメモ
リアレイのデータは変化しない構成である。
に示す。一般的なＩＣメモリの動作は、ＩＣメモリ内に
入力されるアドレスをロウデコーダとカラムデコーダと
でデコードし、そのデコーダで選択されたデコード信号
により、メモリアレイの中のメモリ素子を選択する。選
択された素子のデータがカラムデコーダでデコードされ
た共通データ線を伝わり、カラムＩ／Ｏ部の増幅回路で
増幅され、出力データがＩＣメモリから読み出される。
従ってＩＣメモリから読み出す際は、ＩＣメモリのメモ
リアレイのデータは変化しない構成である。
【０００４】従って、従来方式では、ＩＣメモリのデー
タを変更するためには、ＩＣメモリのデータを読み出し
てから外部回路でデータの演算や変換を行い、ＩＣメモ
リにライトまたは、リードモディファイライトを行うこ
とでＩＣメモリのメモリアレイのデータを変化させてい
た。この為、高速に大量のデータを演算しＩＣメモリに
書き込むのに時間がかかるという問題点があった。ま
た、演算を行うための外部回路が必要であった。
タを変更するためには、ＩＣメモリのデータを読み出し
てから外部回路でデータの演算や変換を行い、ＩＣメモ
リにライトまたは、リードモディファイライトを行うこ
とでＩＣメモリのメモリアレイのデータを変化させてい
た。この為、高速に大量のデータを演算しＩＣメモリに
書き込むのに時間がかかるという問題点があった。ま
た、演算を行うための外部回路が必要であった。
【０００５】例として、ＥＣＣ機能を有するメモリを想
定する。図２に示す従来のＩＣメモリでは、ＥＣＣの回
路をＩＣメモリの外付け回路として有する構成で、ＥＣ
Ｃの冗長データの設定にはリードモディファイライトサ
イクルを使用するのが一般的である。従って、従来の技
術では１ビット修正を行う際は、ＩＣメモリに対し最低
２サイクルのアクセスが必要である。
定する。図２に示す従来のＩＣメモリでは、ＥＣＣの回
路をＩＣメモリの外付け回路として有する構成で、ＥＣ
Ｃの冗長データの設定にはリードモディファイライトサ
イクルを使用するのが一般的である。従って、従来の技
術では１ビット修正を行う際は、ＩＣメモリに対し最低
２サイクルのアクセスが必要である。
【０００６】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、ＩＣメモリからデータを読み出すと同時に
ＩＣメモリのデータを演算し、ＩＣメモリ内のデータを
書き換えることにより、ＩＣメモリを有する回路の高速
動作と、外部回路を減らすことにある。
する課題は、ＩＣメモリからデータを読み出すと同時に
ＩＣメモリのデータを演算し、ＩＣメモリ内のデータを
書き換えることにより、ＩＣメモリを有する回路の高速
動作と、外部回路を減らすことにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、ＩＣメモリの読み出しデータを一旦ラッチし、ラッ
チしたデータをＩＣメモリから出力するとともに、ラッ
チしたデータをＩＣメモリ内部に設けた演算回路に伝
え、演算した結果を共通データ線にフィードバックし、
メモリアレイに書き込む。共通データ線を、演算回路と
接続し換えるタイミングは、出力データの確定するタイ
ミングすなわち、データストローブのアサート時で、デ
ータはスルーラッチを用いデータストローブのアサート
時ホールドする構成とする。これは、ＩＣメモリと演算
回路とを１チップで実現することで可能となる。
に、ＩＣメモリの読み出しデータを一旦ラッチし、ラッ
チしたデータをＩＣメモリから出力するとともに、ラッ
チしたデータをＩＣメモリ内部に設けた演算回路に伝
え、演算した結果を共通データ線にフィードバックし、
メモリアレイに書き込む。共通データ線を、演算回路と
接続し換えるタイミングは、出力データの確定するタイ
ミングすなわち、データストローブのアサート時で、デ
ータはスルーラッチを用いデータストローブのアサート
時ホールドする構成とする。これは、ＩＣメモリと演算
回路とを１チップで実現することで可能となる。
【０００８】
【発明の実施の形態】本発明の実施例を、図１，図３，
図４を用いて説明する。
図４を用いて説明する。
【０００９】発明したＩＣメモリのブロック図を図１に
示す。
示す。
【００１０】カラムＩ／Ｏで増幅したデータはカラムデ
コーダでデコードし、スルーラッチを介してデータ出力
回路に伝達する。スルーラッチの出力は演算回路の入力
でもあり、演算したデータはカラムＩ／Ｏを介しメモリ
アレイに、フィードバックする構成とする。
コーダでデコードし、スルーラッチを介してデータ出力
回路に伝達する。スルーラッチの出力は演算回路の入力
でもあり、演算したデータはカラムＩ／Ｏを介しメモリ
アレイに、フィードバックする構成とする。
【００１１】共通データ線は、メモリアレイからデータ
を増幅回路に伝える働きと、演算したデータをメモリア
レイにフィードバックする働きを担うため、切り替え回
路を必要とする。図３に切り替え回路の構成例を１デー
タ線のみについて示す。カラムデコード信号により選択
された、１データ線はリードサイクルで読み出しデータ
が共通データ線から増幅回路に伝わりスルーラッチを介
してデータ出力回路へ伝わる。出力データが確定して、
データストローブがアサートされると、共通データ線は
増幅回路から演算回路の出力線に接続が切り替わり、演
算したデータをメモリアレイに伝えることができ、読み
出したデータと同じアドレスのメモリのデータを書き換
える動作を行う。この時、出力データは、データストロ
ーブがアサートされるタイミングでスルーラッチがホー
ルドし、ホールドされたデータを出力するため図４の出
力データのように安定している。
を増幅回路に伝える働きと、演算したデータをメモリア
レイにフィードバックする働きを担うため、切り替え回
路を必要とする。図３に切り替え回路の構成例を１デー
タ線のみについて示す。カラムデコード信号により選択
された、１データ線はリードサイクルで読み出しデータ
が共通データ線から増幅回路に伝わりスルーラッチを介
してデータ出力回路へ伝わる。出力データが確定して、
データストローブがアサートされると、共通データ線は
増幅回路から演算回路の出力線に接続が切り替わり、演
算したデータをメモリアレイに伝えることができ、読み
出したデータと同じアドレスのメモリのデータを書き換
える動作を行う。この時、出力データは、データストロ
ーブがアサートされるタイミングでスルーラッチがホー
ルドし、ホールドされたデータを出力するため図４の出
力データのように安定している。
【００１２】図３におけるセレクト信号は演算したデー
タをメモリアレイにフィードバックするかしないかを制
御する信号で、ＩＣメモリの内部または外部からのコン
トロールを可能とする。
タをメモリアレイにフィードバックするかしないかを制
御する信号で、ＩＣメモリの内部または外部からのコン
トロールを可能とする。
【００１３】以上の構成により、リードモディファイラ
イトサイクルと同等の動作がＩＣメモリに対し１サイク
ルのアクセスで可能となる。
イトサイクルと同等の動作がＩＣメモリに対し１サイク
ルのアクセスで可能となる。
【００１４】図５に演算回路としてＥＣＣ制御回路をＩ
Ｃメモリ内に取り込んだ場合の構成例を示す。本構成例
ではデータ幅８ビットに対し５ビットのコードを付加し
た構成とする。データ書き込み時の動作は、共通データ
線８本のデータを増幅した後にラッチしＥＣＣコード生
成回路により５ビットのＥＣＣコード生成を行い、制御
回路でＥ４からＥ０ビットのメモリアレイに書き込む。
データ読み出し時の動作は、共通データ線８本のデータ
を増幅した後にラッチし、チェック回路でラッチしたデ
ータが正しいかどうかチェックし、正しければ、マルチ
プレクサ(MPX）でラッチしたデータを出力し、１ビット
のみ正しくなければ１ビット修正回路で修正したデータ
をマルチプレクサ（ＭＰＸ）を介して出力し、同時に修
正したデータをデータストローブがアサートされるタイ
ミングで、共通データ線は増幅回路から１ビット修正回
路の出力線に接続が切り替わり、１ビット修正回路で修
正したデータをメモリアレイに伝えることができ、読み
出したデータと同じアドレスのメモリのデータを書き換
える動作を行うこととなる。２ビット以上正しくなけれ
ばチェック回路からのエラー通知をＩＣメモリから外部
に伝える。これにより外付けのＥＣＣ制御回路を必要と
せず、ＩＣメモリにデータ書き込み時に、ＥＣＣのコー
ドをＩＣメモリ内で生成して書き込み、ＩＣメモリの読
み出し時に読み出しデータのチェックを行い、１ビット
エラーの際は読み出しデータの修正を行ってデータを出
力し、またその修正したデータをＩＣメモリ内に書き込
み、複数ビットのエラー時はそのエラーが発生したこと
を通知することを、読み出しサイクル内で行うことが可
能となる。
Ｃメモリ内に取り込んだ場合の構成例を示す。本構成例
ではデータ幅８ビットに対し５ビットのコードを付加し
た構成とする。データ書き込み時の動作は、共通データ
線８本のデータを増幅した後にラッチしＥＣＣコード生
成回路により５ビットのＥＣＣコード生成を行い、制御
回路でＥ４からＥ０ビットのメモリアレイに書き込む。
データ読み出し時の動作は、共通データ線８本のデータ
を増幅した後にラッチし、チェック回路でラッチしたデ
ータが正しいかどうかチェックし、正しければ、マルチ
プレクサ(MPX）でラッチしたデータを出力し、１ビット
のみ正しくなければ１ビット修正回路で修正したデータ
をマルチプレクサ（ＭＰＸ）を介して出力し、同時に修
正したデータをデータストローブがアサートされるタイ
ミングで、共通データ線は増幅回路から１ビット修正回
路の出力線に接続が切り替わり、１ビット修正回路で修
正したデータをメモリアレイに伝えることができ、読み
出したデータと同じアドレスのメモリのデータを書き換
える動作を行うこととなる。２ビット以上正しくなけれ
ばチェック回路からのエラー通知をＩＣメモリから外部
に伝える。これにより外付けのＥＣＣ制御回路を必要と
せず、ＩＣメモリにデータ書き込み時に、ＥＣＣのコー
ドをＩＣメモリ内で生成して書き込み、ＩＣメモリの読
み出し時に読み出しデータのチェックを行い、１ビット
エラーの際は読み出しデータの修正を行ってデータを出
力し、またその修正したデータをＩＣメモリ内に書き込
み、複数ビットのエラー時はそのエラーが発生したこと
を通知することを、読み出しサイクル内で行うことが可
能となる。
【００１５】この構成は、ＩＣメモリと演算回路とを１
チップ化した構成で実現することにより可能となる。
チップ化した構成で実現することにより可能となる。
【００１６】本発明で、ＩＣメモリ内に設ける演算回路
としてインクリメンタもしくはデクリメンタを用いるこ
とにより、カウンタ機能をＩＣメモリに持たせることが
できる。カウンタのビット数は最大、１回のアクセスで
ロウデコーダにより選択される共通データ線の本数まで
ひろげることができる。本カウンタは、インクリメンタ
もしくはデクリメンタが接続されるメモリアレイのアク
セスを行うことによりカウント動作を行う。また、セレ
クト信号であるＳＥＬ−Ｎを切り替えることにより、カ
ウント動作を行うか行わないかを制御することも可能で
ある。本発明の回路構成ではカウンタが、共通データ線
につながっているメモリアレイの段数分の個数を、一つ
のインクリメンタもしくはデクリメンタによって実現で
きる。各々のカウンタは別個に初期値の設定とカウント
動作が可能である。このカウンタの特徴の一つは、メモ
リＩＣのメモリセルをカウンタのカウンタ値の保持に使
用するため、高密度な大容量カウンタを実現できること
である。
としてインクリメンタもしくはデクリメンタを用いるこ
とにより、カウンタ機能をＩＣメモリに持たせることが
できる。カウンタのビット数は最大、１回のアクセスで
ロウデコーダにより選択される共通データ線の本数まで
ひろげることができる。本カウンタは、インクリメンタ
もしくはデクリメンタが接続されるメモリアレイのアク
セスを行うことによりカウント動作を行う。また、セレ
クト信号であるＳＥＬ−Ｎを切り替えることにより、カ
ウント動作を行うか行わないかを制御することも可能で
ある。本発明の回路構成ではカウンタが、共通データ線
につながっているメモリアレイの段数分の個数を、一つ
のインクリメンタもしくはデクリメンタによって実現で
きる。各々のカウンタは別個に初期値の設定とカウント
動作が可能である。このカウンタの特徴の一つは、メモ
リＩＣのメモリセルをカウンタのカウンタ値の保持に使
用するため、高密度な大容量カウンタを実現できること
である。
【００１７】本発明で、ＩＣメモリ内に設ける演算回路
としてコンパレータを用いることにより、データまたは
アドレスを設定するレジスタまたはメモリ内のある領域
にセットしておき、メモリアクセス時のアドレスまたは
データとコンパレータによる比較を行うことにより、ア
ドレス監視機構またはデータ監視機構内蔵のＩＣメモリ
とすることができる。この特徴は、比較対象となるアド
レスまたはデータの設定をメモリで行うことができるた
め、設定できるアドレスまたはデータの数をメモリの容
量分とることが出来てかなり細かい監視を行うことがで
きる点である。または大規模システムで監視するポイン
トが多数あってもこのアドレス監視機構またはデータ監
視機構内蔵のＩＣメモリの応用により小さいハード構成
で実現可能である。
としてコンパレータを用いることにより、データまたは
アドレスを設定するレジスタまたはメモリ内のある領域
にセットしておき、メモリアクセス時のアドレスまたは
データとコンパレータによる比較を行うことにより、ア
ドレス監視機構またはデータ監視機構内蔵のＩＣメモリ
とすることができる。この特徴は、比較対象となるアド
レスまたはデータの設定をメモリで行うことができるた
め、設定できるアドレスまたはデータの数をメモリの容
量分とることが出来てかなり細かい監視を行うことがで
きる点である。または大規模システムで監視するポイン
トが多数あってもこのアドレス監視機構またはデータ監
視機構内蔵のＩＣメモリの応用により小さいハード構成
で実現可能である。
【００１８】このアドレス監視機構またはデータ監視機
構で、アドレスまたはデータを比較し同じであったら、
ＩＣメモリの周辺回路に対し通知することができるよう
になる。また、ＩＣメモリ内で、データを書き換えるな
どの処理を行うことができる。
構で、アドレスまたはデータを比較し同じであったら、
ＩＣメモリの周辺回路に対し通知することができるよう
になる。また、ＩＣメモリ内で、データを書き換えるな
どの処理を行うことができる。
【００１９】本発明で、ＩＣメモリ内に設ける演算回路
を、ＦＰＧＡ（フィールドプログラマブルゲートアレイ
で作成することにより、ＦＰＧＡ内蔵のＩＣメモリとな
り汎用性がでる。ＩＣメモリの製造後に、演算回路また
は制御回路をカスタマイズすることができる。
を、ＦＰＧＡ（フィールドプログラマブルゲートアレイ
で作成することにより、ＦＰＧＡ内蔵のＩＣメモリとな
り汎用性がでる。ＩＣメモリの製造後に、演算回路また
は制御回路をカスタマイズすることができる。
【００２０】
【発明の効果】本発明により、ＩＣメモリの読み出し動
作で、読み出し動作と同時に読み出したデータを演算
し、読み出すデータと同じアドレスのメモリに、演算し
たデータを、読み出しサイクル内で書き込むことが可能
になり、リードモディファイライトと同等の機能を外部
演算回路を用いることなく、かつ高速に行うことができ
る。
作で、読み出し動作と同時に読み出したデータを演算
し、読み出すデータと同じアドレスのメモリに、演算し
たデータを、読み出しサイクル内で書き込むことが可能
になり、リードモディファイライトと同等の機能を外部
演算回路を用いることなく、かつ高速に行うことができ
る。
【図１】発明したＩＣメモリ構成の説明図。
【図２】従来のＩＣメモリ構成の説明図。
【図３】発明したＩＣメモリの切換回路図。
【図４】ＩＣメモリの読み出しタイミングチャート。
【図５】ＥＣＣ制御回路を内蔵するＩＣメモリ回路図。
Ｄ…スルーラッチ入力データポート、ＴＲ…スルーラッ
チ、ＤＳ−Ｎ…データストローブ、ＳＥＬ−Ｎ…セレク
ト信号、Ｗ／Ｒ…ライトリード信号、１ＥＲＲ…ＥＣＣ
１ビットエラー信号、Ｄ７〜Ｄ０…共通データ線デー
タ、Ｅ４〜Ｅ０…ＥＣＣコードデータ、Ｏ７〜Ｏ０…ア
ウトプットデータ。
チ、ＤＳ−Ｎ…データストローブ、ＳＥＬ−Ｎ…セレク
ト信号、Ｗ／Ｒ…ライトリード信号、１ＥＲＲ…ＥＣＣ
１ビットエラー信号、Ｄ７〜Ｄ０…共通データ線デー
タ、Ｅ４〜Ｅ０…ＥＣＣコードデータ、Ｏ７〜Ｏ０…ア
ウトプットデータ。
Claims (5)
- 【請求項１】演算回路とメモリを組み合わせ、メモリ素
子内の情報を前記メモリのアクセス時間内で演算し前記
メモリ内の情報を書き換えることを特徴とするＩＣメモ
リ。 - 【請求項２】ロウデコーダによって選択されたワード線
と、カラムデコーダにより選択された共通データ線と
で、選択されるメモリアレイのデータを、前記共通デー
タ線で増幅回路に伝え、増幅したデータを出力する構成
のＩＣメモリにおいて、前記共通データ線と前記増幅回
路とを接続または非接続する回路と、前記共通データ線
のデータをラッチする回路とを持ち、ラッチしたデータ
をＩＣメモリから出力する構成とし、前記ラッチしたデ
ータを演算する回路と、演算したデータを前記共通デー
タ線に接続または非接続する回路と、前記接続または非
接続する回路を制御する回路からなり、前記ＩＣメモリ
からデータを読み出すと同時に前記ＩＣメモリのデータ
を演算し、前記ＩＣメモリ内のデータを書き換える機能
を有することを特徴とするＩＣメモリ。 - 【請求項３】請求項２において、前記共通データ線のデ
ータをラッチし演算する回路を複数もち、前記演算する
回路を選択する回路と、前記演算する回路を選択する設
定を行う制御回路からなり、設定により複数の演算を行
い、前記ＩＣメモリからデータを読み出すと同時に前記
ＩＣメモリのデータを演算し、前記ＩＣメモリ内のデー
タを書き換える機能を有するＩＣメモリ。 - 【請求項４】請求項２において、前記演算する回路とし
てＥＣＣの制御回路を持ち、外付けのＥＣＣ制御回路を
必要とせず、前記ＩＣメモリにデータ書き込み時に、前
記ＥＣＣのコードを前記ＩＣメモリ内で生成して書き込
み、前記ＩＣメモリの読み出し時に読み出しデータのチ
ェックを行い、１ビットエラーの際は読み出しデータの
修正を行ってデータを出力し、修正したデータを前記Ｉ
Ｃメモリ内に書き込み、複数ビットのエラー時はそのエ
ラーが発生したことの通知を、読み出しサイクル内で行
うＩＣメモリ。 - 【請求項５】請求項１または２において、前記演算回路
と前記ＩＣメモリを１チップ化したＩＣメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8058801A JPH09251778A (ja) | 1996-03-15 | 1996-03-15 | Ｉｃメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8058801A JPH09251778A (ja) | 1996-03-15 | 1996-03-15 | Ｉｃメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09251778A true JPH09251778A (ja) | 1997-09-22 |
Family
ID=13094705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8058801A Pending JPH09251778A (ja) | 1996-03-15 | 1996-03-15 | Ｉｃメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09251778A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114141A (ja) * | 2004-10-15 | 2006-04-27 | Fujitsu Ltd | 半導体メモリ |
| JP2021522642A (ja) * | 2018-05-07 | 2021-08-30 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | 入力データ加算器を備えたスタティックランダムアクセスメモリブロックおよび受信センサ |
-
1996
- 1996-03-15 JP JP8058801A patent/JPH09251778A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114141A (ja) * | 2004-10-15 | 2006-04-27 | Fujitsu Ltd | 半導体メモリ |
| JP2021522642A (ja) * | 2018-05-07 | 2021-08-30 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | 入力データ加算器を備えたスタティックランダムアクセスメモリブロックおよび受信センサ |
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