JPH09252124A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高速で動作不良のない半導体装置の提供。 【解決手段】 表面にゲート絶縁膜３が形成された半導
体基板１と、前記ゲート絶縁膜の表面に形成されたゲー
ト電極５と、このゲート電極を両側から挟むように前記
半導体基板の表面領域に形成された不純物領域７ａ，７
ｂ，１０ａ，１０ｂと、前記ゲート電極の側壁部に形成
された第１の側壁絶縁膜９と、前記ゲート電極の表面に
形成され、側壁部が備えられた層間絶縁膜１４と、前記
層間絶縁膜の側壁部に形成された第２の側壁絶縁膜１７
と、前記第２の側壁絶縁膜に囲まれた開口１５内に形成
され、前記不純物領域に接続された配線からなることを
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ型電界効果
型トランジスタを有する半導体装置に関する。

【０００２】

【従来の技術】一般に高速で高性能なＭＯＳ型電界効果
型トランジスタ（以下、ＭＯＳＦＥＴという）を有する
半導体装置を実現するためには、ＭＯＳＦＥＴの短チャ
ネル化によりＭＯＳＦＥＴ単体の駆動能力を向上させる
ことと、ＲＣ遅延を改善するための徹底した寄生抵抗及
び寄生容量削減が重要である。抵抗成分（Ｒ）に関して
はシリコン材料からなるゲート及びソース・ドレイン上
に金属とシリコンとの反応物であるシリサイド膜を自己
整合的に形成するサリサイド構造が有効で積極的に用い
られるようになってきた。このサリサイド構造をソース
・ドレイン拡散層に用いると拡散層の抵抗を一桁以上低
下させることが可能となる。

【０００３】上述のサリサイド構造の形成を図５を参照
して説明する。まずシリコン基板４１上にＬＯＣＯＳ法
によって素子分離領域４２を形成した後、素子領域上に
酸化膜、ポリシリコン膜を順次堆積し、パターニングす
ることによりゲート電極４４及びゲート酸化膜４３を形
成する（図５（ａ）参照）。続いて上記ゲート電極をマ
スクにしてイオン注入することにより低濃度で浅い拡散
層４５を形成する。

【０００４】次に基板全面に絶縁膜を堆積し、異方性エ
ッチングによりゲート電極４４の側部に側壁膜４６を形
成する（図５（ｂ）参照）。続いてこの側壁膜４６をマ
スクにして不純物をイオン注入することにより、高濃度
で深い拡散層４７を形成し、ソース・ドレイン領域とす
る（図５（ｂ）参照）。

【０００５】次に基板全面に高融点金属層４８を堆積し
（図５（ｃ）参照）、熱処理することにより、高融点金
属層４８と、ゲート電極４４上のシリコン及びソース・
ドレイン領域４７のシリコンと反応させてシリサイド層
４９ａ，４９ｂを形成する（図５（ｄ）参照）。

【０００６】その後、未反応の高融点金属を除去し、基
板全面に層間絶縁膜５０を堆積し、続いてリソグラフィ
ー技術を用いて層間絶縁膜５０にソース・ドレイン領域
との接続孔を開口する。そして上記開口を金属膜で埋め
込みパターニングすることにより配線５２を形成し、Ｍ
ＯＳＦＥＴを完成する。

【０００７】一方、容量成分（Ｃ）の削減にはドレイン
及びソース拡散層４７の接合面積縮小が有効である。し
かし接合面積を縮小する場合でも拡散層内に配線層との
コンタクトを取るためのコンタクト領域と、リソグラフ
ィに必要な合わせ余裕のための領域を確保する必要があ
る。このため、各々の世代で利用できるリソグラフィの
技術を越えて拡散層の面積を縮小することは難しい。

【０００８】上述のコンタクト余裕を削減する手段とし
て図６に示すＳＡＣ（Self-Alignment Contact）と呼ば
れる自己整合技術が知られている。例えば、K.Ishimaru
etal, 「Bipolar Installed CMOS Tehnology without
any Process step Increasefor High speed Cache SRA
M」、IEEE IEDM,1995,p673 〜675 参照。これは、基板
６１に形成された拡散層７０とのコンタクト開口７５を
形成する際に、ゲート電極６５の表面にゲート電極６５
のパターニング前に堆積し形成したキャップ窒化膜７１
と、窒化膜からなるゲート側壁膜６９とに対して第一層
配線下の層間酸化膜７４を選択的にエッチングすること
で実質的にコンタクト孔７５をゲート電極６５に対して
自己整合的に開口するものである。これにより図７に示
すようにコンタクト８０とゲート電極６５との間の余裕
ｘを特に設定する必要がなく、チップ面積の縮小及び拡
散層容量の削減を図るものである。なお、図６において
はゲート電極６５とキャップ窒化膜７１との間に金属シ
リサイド層８５ａが形成されている。この金属シリサイ
ド層８５ａは、ゲート電極となるポリシリコン膜上で形
成されて、ゲート電極の形状にパターニングされたもの
である。

【０００９】なお、図６においてはコンタクト孔７５の
エッジ８１がゲート電極６５のエッジ６６に一致するよ
うに設計されたマスクを用いたが、マスクのあわせずれ
によりコンタクト孔７５が紙面上で左側にずれた場合を
示している。

【００１０】

【発明が解決しようとする課題】上述のサリサイド構造
にＳＡＣのように広いコンタクト孔を開口させて、抵抗
成分と容量成分を削減しようとすると、図６に示すよう
にコンタクト孔７５がずれて開口される場合はゲート電
極６５とソース・ドレイン７０の引き出し用の電極がシ
ョートしてしまうという問題がある。

【００１１】又、図６に示すようにゲート電極を金属シ
リサイド膜８５ａで構成して、この表面にキャップ膜７
１を形成して、ゲート電極のパターニングを行う方法に
よれば、ゲート絶縁膜６３の後酸化の必要性から、金属
シリサイド膜８５ａの異常酸化によるゲート抵抗の増大
という問題が発生する。又、ゲート電極のパターニング
に際し、金属シリサイド膜８５ａとポリシリコン膜６５
との２層構造をエッチングすると、オーバーエッチング
による基板への影響や、２種類のゲート材料に対応し
た、ガス種の選択及び導入等の煩雑さという不具合があ
る。

【００１２】本発明は上記事情を考慮してなされたもの
であって、高速で動作不良のないＭＯＳＦＥＴを有する
半導体装置及び、この様な半導体装置を形成する簡便な
製造方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】

［概要］本発明による半導体装置の第１の態様は、表面
にゲート絶縁膜が形成された半導体基板と、前記ゲート
絶縁膜の表面に形成されたゲート電極と、このゲート電
極を両側から挟むように前記半導体基板の表面領域に形
成された不純物領域と、前記ゲート電極の側壁部に形成
された第１の側壁絶縁膜と、前記ゲート電極の表面に形
成され側壁部が備えられた層間絶縁膜と、前記層間絶縁
膜の側壁部に形成された第２の側壁絶縁膜と、前記第２
の側壁絶縁膜に囲まれた開口内に形成され、前記不純物
領域に接続された配線と、を備えていることを特徴とす
る。

【００１４】本発明による半導体装置の第２の態様は、
第１の態様の半導体装置において、前記第２の側壁絶縁
膜は、前記第１の側壁絶縁膜と共に、前記ゲート電極を
覆うことを特徴とする。

【００１５】本発明による半導体装置の第３の態様は、
第１又は第２の態様の半導体装置において、前記第１の
側壁絶縁膜と、前記層間絶縁膜は異なる絶縁材料からな
ることを特徴とする。

【００１６】また本発明による半導体装置の第４の態様
は、第１乃至第３の態様のいずれかの半導体装置におい
て、前記ゲート電極の表面領域には金属シリサイド層が
形成されていることを特徴とする。

【００１７】また本発明による半導体装置の製造方法の
第１の態様は、半導体基板の表面領域に素子間を分離す
るための素子分離膜を形成する工程と、前記半導体基板
の表面の前記素子分離膜により囲まれた領域内にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜の表面にゲ
ート電極を形成する工程と、前記ゲート電極を両側から
挟むように前記半導体基板の表面領域に不純物領域を形
成する工程と、前記ゲート電極の側壁部に第１の側壁絶
縁膜を形成する工程と、前記ゲート電極上に側壁部を有
する層間絶縁膜を形成する工程と、前記層間絶縁膜の側
壁部に第２の側壁絶縁膜を形成する工程と、前記第２の
側壁絶縁膜により囲まれた開口内に、前記不純物領域に
接続される配線を形成する工程と、を備えていることを
特徴とする。

【００１８】また本発明による半導体装置の製造方法の
第２の態様は、第１の態様の製造方法において前記層間
絶縁膜及び前記第２の側壁絶縁膜の形成により前記ゲー
ト電極を覆うことを特徴とする。

【００１９】また本発明による半導体装置の製造方法の
第３の態様は、第１又は第２の態様の製造方法におい
て、前記第１の側壁絶縁膜及び第２の側壁絶縁膜を異な
る絶縁材料により形成することを特徴とする。

【００２０】また本発明による半導体装置の製造方法の
第４の態様は、第１乃至第３の態様のいずれかの製造方
法において前記ゲート電極の表面に金属シリサイド層を
形成することを特徴とする。

【００２１】上記構成において、ゲート電極の表面に多
結晶シリコン膜が形成されている構成も本発明の範囲に
含まれる。

【００２２】又、従来のＳＡＣの如くゲート電極上にキ
ャップ窒化膜等の絶縁膜が形成され、この窒化膜が本発
明の第２の側壁絶縁膜及び層間絶縁膜によって覆われた
構造とすることでキャップ窒化膜のエッチング等に併う
膜減りによって、コンタクト孔とゲート電極の導通を防
ぐことが可能である。

【００２３】従って、層間絶縁膜の形成以前に、ゲート
電極となる導電膜あるいは、ゲート電極上に窒化膜等の
絶縁膜を形成する工程を行う製造方法も本発明に含まれ
る。

【００２４】又、ゲート電極表面に、金属シリサイド膜
を形成する工程は、ゲート電極形成後に行うゲート絶縁
膜の後酸化工程の後に行うことがゲート電極の抵抗上昇
を防ぐ観点から好ましい。

【００２５】又、上記構成において、不純物の表面領域
とゲート電極表面とに金属シリサイド膜を同一の工程で
形成することが製造工程の簡略化の為に好ましい。

【００２６】又、不純物領域の形成は、ゲート電極をマ
スクとして第１不純物領域を形成する工程と、第１の側
壁絶縁膜及びゲート電極をマスクとして第２不純物領域
を形成する工程を含むことが好ましい。

【００２７】［作用］上述のように構成された半導体装
置及び半導体装置の製造方法によれば、層間絶縁膜と共
にゲート電極の露出表面を覆うように、層間絶縁膜の側
壁部に第２の側壁絶縁膜が形成されているため、コンタ
クト開口のためのマスクパターンにあわせずれがおこっ
てもゲート電極と、ソース・ドレインの引き出し電極と
なる配線が絶縁される。これにより寄生抵抗と寄生容量
を小さくすることが可能となり、高速で動作不良のない
ものとなる。

【００２８】またゲート電極の表面領域に金属シリサイ
ド層が形成されているため、ゲート抵抗を低くすること
が可能となり、より高速動作を行わせることができる。

【００２９】

【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明するが、本明細書中においては、自己整合
とはマスク設計時に不純物層とのコンタクトとゲート電
極との合わせ余裕を従来ほどの余裕分をもって考えなく
て良いことを意味するものとする。

【００３０】本発明による半導体装置の一実施の形態の
構成を図１に示す。この実施の形態の半導体装置は、例
えばＰ型の半導体基板１の素子分離領域２によって分離
された素子領域上にゲート酸化膜３とゲート電極５が形
成されている。このゲート電極５の側面には絶縁膜から
なる第１の側壁絶縁膜９が形成されている。また素子領
域上には上記ゲート電極５に対して自己整合的に形成さ
れた低濃度のＮ型拡散層７ａ，７ｂが設けられていると
ともに上記ゲート電極５および第１の側壁絶縁膜９に対
して自己整合的に形成された高濃度のＮ型拡散層１０
ａ，１０ｂが設けられている。

【００３１】そして拡散層７ａ，７ｂの表面及びゲート
電極５の表面に金属シリサイド層１２ａ，１２ｂ及び１
２ｃが形成されている。またこの金属シリサイド層１２
ａ，１２ｂ，１２ｃに接して層間絶縁膜１４が形成され
ており、この層間絶縁膜１４には、上記拡散層とのコン
タクトを取るためのコンタクト孔１５がゲート電極５に
対して自己整合的に形成されている。そしてこのコンタ
クト孔１５の側面には絶縁膜からなる側壁膜１７が形成
されている。なお、図１には示していないがコンタクト
孔１５内には金属配線が形成される。この金属シリサイ
ド層１２ｃを備えるゲート電極のシート抵抗は、３Ω／
口程度と低い。従って高速化が可能である。

【００３２】次にこの実施の形態の半導体装置の一製法
を図２及び図３を参照して説明する。又、あわせ余裕を
実質的に考慮しないで自己整合的にコンタクト孔が形成
されている為、拡散層の容量が十分低く形成されてい
る。

【００３３】まず、図２（ａ）に示すように例えばＰ型
半導体基板１上にＬＯＣＯＳ法によって素子分離領域２
を形成し、続いて熱処理によって素子領域上にゲート酸
化膜３を形成した後、多結晶シリコン膜５を堆積する。
その後、リソグラフィ技術及びＲＩＥ法を用いて多結晶
シリコン膜５及びゲート酸化膜３をパターニングするこ
とによってゲート電極５を形成する。この後、ゲート電
極の角部を丸めて電界効果を緩和するために後酸化と呼
ばれる１００オングストローム程度の酸化を行っても良
い。ゲート電極５の形成後に、このゲート電極５をマス
クにしてＰイオンを加速電圧４０ＫｅＶ、ドーズ量７．
０×１０¹³ｃｍ^-2の条件でイオン注入し、低濃度のＮ型
拡散層７ａ，７ｂを形成する（図２（ａ）参照）。

【００３４】次に、図２（ｂ）に示すように基板１の全
面に厚さ１５０ｎｍのシリコン窒化膜をＬＰＣＶＤ（Lo
w Pressure Chemical Vapour Deposition ）法等により
堆積した後、ＲＩＥ法等の異方性エッチングを用いてエ
ッチバックすることによりゲート電極５の側部に選択的
にシリコン窒化膜を残置し、側壁膜９を形成する。続い
てこの側壁膜９及びゲート電極５をマスクにしてＡｓイ
オンを加速電圧５０ＫｅＶ、ドーズ量３．０×１０¹⁵ｃ
ｍ^-2の条件で注入し、ソース・ドレイン層となる高濃度
のＮ型拡散層１０ａ，１０ｂを形成する（図２（ｂ）参
照）。

【００３５】その後、１０００℃で２０秒間のアニール
を行い、イオン注入された不純物Ｐ及びＡｓを活性化す
る。次に、酸系の溶液（例えば１／１００に希釈したＨ
Ｆ溶液）を用いて、拡散層１０ａ，１０ｂ上の酸化膜を
除去した後、全面に高融点金属（例えばＴｉ）の膜を厚
さ３００オングストローム堆積する。その後、窒素雰囲
気中で６００℃〜７５０℃の温度でアニールすることに
より、シリコンがＴｉと接触する領域、すなわち拡散層
１０ａ，１０ｂ及びゲート電極５上にシリサイド膜のＴ
ｉＳｉ_２の層１２ａ，１２ｂ，１２ｃを形成する。続い
て側壁膜９上及び素子分離領域２上の未反応のＴｉ膜を
例えばＨ_２Ｏ_２とＨ_２ＳＯ_４の混合液を用いて選択的に
除去した後、Ｎ_２雰囲気中で８００℃〜９００℃の温度
でアニールすることによりＴｉＳｉ_２層１２ａ，１２
ｂ，１２ｃのシート抵抗を下げる。これは上記アニール
によってＴｉＳｉ_２層の結晶構造がＣ４９からＣ５４に
変わるためである。こうすることにより拡散層１２ａ，
１２ｂ上及びゲート電極５上に約６００オングストロー
ムの厚さのＴｉＳｉ_２膜１２ａ，１２ｂ，１２ｃが形成
される（図２（ｃ）参照）。

【００３６】次に図３（ａ）に示すように、第１層Ａｌ
配線下の層間膜１４として、例えば、ＬＰ−ＴＥＯＳ
（Low Pressure Tetra-Etoxy-Ortho Silicate ）膜及び
ＬＰ−ＢＰＳＧ（Low Pressure Borophosphosilicate
Glass ）膜を各々、１０００オングストローム、１２，
０００オングストローム堆積し、ＣＭＰ（Chemical Mec
hanical Polish）技術を用いて層間膜１４を平坦化す
る。この様な高さ制御を行えば、従来のキャップ膜分の
段差は低減できる。その後、フォトリソグラフィ技術を
用いてＭＯＳＦＥＴのソース・ドレイン層１０ａ，１０
ｂとのコンタクト孔１５をゲート電極５に対して自己整
合的に開口する。このとき、平坦化されて、ゲートシリ
サイド膜上に残った層間膜１４は、後に行う側壁膜１７
形成のエッチングの際にシリサイド膜１２ｃが露出しな
い程度の厚さであり、かつ後に形成するＡＩ配線下に余
分な段差が形成されない程度が好ましい。

【００３７】なお、図４（ｂ）は本実施の形態の半導体
装置の平面図であり、図４（ａ）は図４（ｂ）に示す切
断線Ａ−Ａで切断した場合の断面図である。この図４に
おいては、解り易くするため、コンタクト２０ａの位置
が大きくＬだけゲート電極５側にずれた場合について示
している。

【００３８】なお、コンタクト孔１５の開口の際には、
マネグトロンＲＩＥ装置を用いて、例えば、ＣＨＦ_３と
ＣＯの混合ガス系で、窒化膜９に対して十分な選択比を
もつ条件で層間膜１４のエッチングを行う。この選択比
は２５以上であることが望ましく、必要に応じてＡｒな
どを添加することが可能である。また、コンタクト孔１
５の合わせがずれた場合にも、ゲート電極上に形成した
シリサイド膜１２ｃはコンタクト孔１５の開口時に十分
なエッチングストッパとなることが確認されている。
又、側壁絶縁膜と、層間絶縁膜は、窒化膜とＴＥＯＳ
膜、ＢＰＳＧ膜の組み合わせに限られず、選択比が得ら
れる組み合わせであれば良い。この場合にも選択比は２
５以上あると好ましい。

【００３９】次に例えば窒化膜からなる絶縁膜を基板１
の全面に１５００オングストローム堆積し、ＲＩＥ法を
用いてエッチバックすることにより、１５００オングス
トロームの幅の側壁膜１７がコンタクト孔１５の内部に
自己整合的に形成される（図３（ｂ）参照）。現状のリ
ソグラフィ技術の合わせ精度は±０．１μｍ以下が達成
されていることから、上述の自己整合で形成される側壁
膜１７は既に形成されている、ゲート電極５の側壁膜９
と接続されることになる。

【００４０】このようにコンタクト孔１５の開口後に形
成する絶縁膜１７の膜厚と、側壁膜９の膜厚を適正に、
例えば絶縁膜１７の形成時の膜厚が合わせ余裕よりも大
きくなるように設計することにより、側壁膜１７と側壁
膜９によってゲート電極５と後述のソース・ドレインの
引き出し電極２０ａ，２０ｂ（図４（ａ）参照）が絶縁
される。この後は必要に応じてソース・ドレインの引き
出し電極２０ａ，２０ｂ等の多層配線を形成し、続いて
パッシベーション膜を形成することで半導体装置を完成
する。

【００４１】以上説明したように本実施の形態の半導体
装置によれば、ソース・ドレインのコンタクト孔１５は
ゲート電極５に対して自己整合的に形成され、このコン
タクト孔１５の側部には適切な膜厚の側壁膜１７がゲー
ト電極５の側壁膜９に接するように形成されるため、ゲ
ート電極５とソース・ドレインの引き出し電極とが絶縁
される。これにより、寄生抵抗と寄生容量を小さくする
ことが可能となり、高速で高性能な半導体装置を得るこ
とができる。また、ゲート電極５上に低抵抗の高融点金
属シリサイド層１２ｃが形成されているため、ゲート抵
抗を低くすることが可能となり、より高速動作を行わせ
ることができる。

【００４２】なお、上述の実施の形態の半導体装置のト
ランジスタは、ＮチャネルＭＯＳＦＥＴであったが、Ｐ
チャネルＭＯＳＦＥＴやＣＭＯＳ構造の場合にも本発明
を用いることができることは言うまでもない。

【００４３】また、上記実施の形態においては、シリサ
イド材としてＴｉを用いたが、成膜温度を適切に選択す
ることで、Ｃｏ，Ｖ等のシリサイド材を用いることがで
きる。

【００４４】また、上記実施の形態においてはＴｉＳｉ
_２の形成にはＴｉ膜を堆積後、シリサイド化させたが、
Ｔｉ膜の形成後に、ＴｉＮを堆積し、その後にシリサイ
ド化しても良い。この場合は選択エッチングによってＴ
ｉＮ膜もＴｉ膜と同時に剥離される。

【００４５】また、上記実施の形態の半導体装置におい
ては、ゲート電極５及び拡散層１０ａ，１０ｂ上に高融
点金属シリサイド層１２ａ，１２ｂ，１２ｃを形成した
が、これらのシリサイド層１２ａ，１２ｂ，１２ｃを設
けなくとも、寄生容量を低減できるため高速で高性能な
半導体装置を得ることができる。なお、ゲート電極５上
又は拡散層７ａ，７ｂ上の一方のみに高融点金属シリサ
イド層を設けた場合は全く設けない場合に比べて寄生抵
抗を削減することができる。

【００４６】また、上記実施の形態においてゲート電極
５上に設けられる高融点金属シリサイド膜１２ｃの代わ
りにタングステンシリサイド層を形成しても良い。この
場合は上述の実施の形態と同様の効果を奏することがで
きるとともに細線効果を防止することが可能となり、よ
り高集積化することができる。

【００４７】なお、ゲート電極５上にタングステンシリ
サイド層を設けた場合は、拡散層１０ａ，１０ｂ上には
高融点金属シリサイド層１２ａ，１２ｂは設けなくとも
従来の場合に比べて寄生容量を削減できるため高速で高
性能な半導体装置を得ることができる。また細線効果を
防止することも可能となり高集積化することができる。

【００４８】また、上記実施の形態においては、コンタ
クト孔内に設けられる側壁膜１７はシリコン窒化膜から
形成されたが、ＳｉＯ_２等の他の絶縁膜から形成しても
良い。

【００４９】また本発明は、ゲート電極構造がＮＭＯＳ
にはＮ⁺ ポリシリコンを用い、ＰＭＯＳにはＰ⁺ ポリシ
リコンを用いるデュアルゲート構造のＣＭＯＳを有する
半導体装置に適用することができる。

【００５０】また、本実施の形態の半導体装置において
は、コンタクト孔１５を開口後、図４に示すようにコン
タクト孔１５の底のサリサイド層１２ａ，１２ｂを下地
にタングステン２０ａ，２０ｂを選択的にコンタクト孔
１５に埋め込んだ後に配線を施しても良い。

【００５１】

【発明の効果】以上述べたように本発明によれば、高速
で高性能な半導体装置を得ることができる。

【図面の簡単な説明】

【図１】本発明による半導体装置の一実施例の構成を示
す断面図。

【図２】本発明による半導体装置の製造工程を示す断面
図。

【図３】本発明による半導体装置の製造工程を示す断面
図。

【図４】本発明による半導体装置のコンタクトとゲート
電極の位置関係を説明する説明図。

【図５】サリサイド構造を有するＭＯＳＦＥＴの工程
図。

【図６】従来の半導体装置の構成を示す構成図。

【図７】コンタクト余裕を説明する説明図。

【符号の説明】

１ 半導体基板 ２ 素子分離領域 ３ ゲート絶縁膜 ５ ゲート電極 ６ ゲート電極のエッジ ７ａ，７ｂ 低濃度のＮ型拡散層 ９ 側壁膜 １０ａ，１０ｂ 高濃度のＮ型拡散層 １２ａ，１２ｂ，１２ｃ 高融点金属シリサイド層 １４ 層間膜 １５ コンタクト孔 １７ 側壁膜 ２０ａ，２０ｂ コンタクト ４１ シリコン基板 ４２ 素子分離領域 ４３ ゲート絶縁膜 ４４ ポリシリコン膜 ４５ 低濃度の拡散層 ４６ 側壁膜 ４７ 高濃度の拡散層 ４８ Ｔｉ系の高融点金属膜 ４９ａ シリサイド層 ４９ｂ シリサイド膜 ５０ 層間絶縁膜 ５２ 配線 ６１ 半導体基板 ６２ 素子分離領域 ６３ ゲート絶縁膜 ６５ ゲート電極 ６６ ゲート電極のエッジ ６９ 側壁膜 ７０ 拡散層 ７１ キャップ層 ７４ 層間絶縁膜 ７５ コンタクト孔 ８０ コンタクト ８５ａ，８５ｂ シリサイド層

Claims (8)

【特許請求の範囲】
1. 【請求項１】表面にゲート絶縁膜が形成された半導体基
   板と、 前記ゲート絶縁膜の表面に形成されたゲート電極と、 このゲート電極を両側から挟むように前記半導体基板の
   表面領域に形成された不純物領域と、 前記ゲート電極の側壁部に形成された第１の側壁絶縁膜
   と、 前記ゲート電極の表面に形成され側壁部が備えられた層
   間絶縁膜と、 前記層間絶縁膜の側壁部に形成された第２の側壁絶縁膜
   と、 前記第２の側壁絶縁膜に囲まれた開口内に形成され、前
   記不純物領域に接続された配線と、 を備えていることを特徴とする半導体装置。
2. 【請求項２】前記第２の側壁絶縁膜は、前記第１の側壁
   絶縁膜と共に、前記ゲート電極を覆うことを特徴とする
   請求項１記載の半導体装置。
3. 【請求項３】前記第１の側壁絶縁膜と、前記層間絶縁膜
   は異なる絶縁材料からなることを特徴とする請求項１又
   は２記載の半導体装置。
4. 【請求項４】前記ゲート電極の表面領域には金属シリサ
   イド層が形成されていることを特徴とする請求項１乃至
   ３のいずれかに記載の半導体装置。
5. 【請求項５】半導体基板の表面領域に素子間を分離する
   ための素子分離領域を形成する工程と、 前記半導体基板の表面の前記素子分離領域により囲まれ
   た領域内にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の表面にゲート電極を形成する工程
   と、 前記ゲート電極を両側から挟むように前記半導体基板の
   表面領域に不純物領域を形成する工程と、 前記ゲート電極の側壁部に第１の側壁絶縁膜を形成する
   工程と、 前記ゲート電極上に側壁部を有する層間絶縁膜を形成す
   る工程と、 前記層間絶縁膜の側壁部に第２の側壁絶縁膜を形成する
   工程と、 前記第２の側壁絶縁膜により囲まれた開口内に、前記不
   純物領域に接続される配線を形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。
6. 【請求項６】前記層間絶縁膜及び前記第２の側壁絶縁膜
   の形成により前記ゲート電極を覆うことを特徴とする請
   求項５記載の半導体装置の製造方法。
7. 【請求項７】前記第１の側壁絶縁膜及び第２の側壁絶縁
   膜を異なる絶縁材料により形成することを特徴とする請
   求項５又は６記載の半導体装置の製造方法。
8. 【請求項８】前記ゲート電極の表面に金属シリサイド層
   を形成することを特徴とする請求項５乃至７のいずれか
   に記載の半導体装置の製造方法。