JPH09252246A - 論理回路 - Google Patents
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- JPH09252246A JPH09252246A JP8087719A JP8771996A JPH09252246A JP H09252246 A JPH09252246 A JP H09252246A JP 8087719 A JP8087719 A JP 8087719A JP 8771996 A JP8771996 A JP 8771996A JP H09252246 A JPH09252246 A JP H09252246A
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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- H—ELECTRICITY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
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- H03K17/735—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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Abstract
(57)【要約】
【課題】 面積増大を抑制しながら同時スイッチングに
よる特性劣化がなく、−４．５Ｖ又は−５．２Ｖの電源
電位で動作可能な、高速・低消費電力のＥＣＬ回路を提
供する。 【解決手段】 ＥＣＬ回路（又はＡＰＤ回路）におい
て、従来、ＥＣＬ回路と独立に設けていた定電位発生回
路と同等の構成、即ち、負荷抵抗Ｒ３、トランジスタＱ
APD 及び定電流源ＩAPD をＥＣＬ回路内部に設ける。定
電流源ＩAPD は、スイッチング動作の際の過渡的状態以
外の静的状態において第３のＮＰＮトランジスタのコレ
クタ電流が常に一定となるように設定されたバイアス回
路の出力により制御されるものとする。
よる特性劣化がなく、−４．５Ｖ又は−５．２Ｖの電源
電位で動作可能な、高速・低消費電力のＥＣＬ回路を提
供する。 【解決手段】 ＥＣＬ回路（又はＡＰＤ回路）におい
て、従来、ＥＣＬ回路と独立に設けていた定電位発生回
路と同等の構成、即ち、負荷抵抗Ｒ３、トランジスタＱ
APD 及び定電流源ＩAPD をＥＣＬ回路内部に設ける。定
電流源ＩAPD は、スイッチング動作の際の過渡的状態以
外の静的状態において第３のＮＰＮトランジスタのコレ
クタ電流が常に一定となるように設定されたバイアス回
路の出力により制御されるものとする。
Description
【０００１】
【発明の属する技術分野】本発明は論理回路に係るもの
で、特にＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌ
ｏｇｉｃ）回路に関し、高速・大規模のＥＣＬ回路、Ｂ
ｉ−ＣＭＯＳ ＬＳＩに好適なものである。
で、特にＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ Ｌ
ｏｇｉｃ）回路に関し、高速・大規模のＥＣＬ回路、Ｂ
ｉ−ＣＭＯＳ ＬＳＩに好適なものである。
【０００２】
【従来の技術】ＥＣＬ回路は、通常、バイポーラ集積回
路に属するものであり、３００ＭＨｚ以上の高周波でも
動作するのが特徴である。
路に属するものであり、３００ＭＨｚ以上の高周波でも
動作するのが特徴である。
【０００３】図１３は、従来の第１のＥＣＬ回路の回路
構成図である（特開平７−１４２９９１号公報、図
１）。
構成図である（特開平７−１４２９９１号公報、図
１）。
【０００４】この回路は、電流スイッチを含む差動論理
段と、バッファ出力としての出力エミッタフォロワ段と
の２段の構成となっている３入力ＯＲ／ＮＯＲゲートの
従来型のＥＣＬ回路である。
段と、バッファ出力としての出力エミッタフォロワ段と
の２段の構成となっている３入力ＯＲ／ＮＯＲゲートの
従来型のＥＣＬ回路である。
【０００５】並列接続された３つのＮＰＮトランジスタ
Ｑ1 ー1 、Ｑ1 ー2 、Ｑ1 ー3 が差動論理段の一方側の
枝をなし、かつ、これらのベースが差動論理段の回路の
入力端子をなしており、それぞれ入力信号ＩＮA 、ＩＮ
B 、ＩＮC が与えられている。コレクタ共通接続点に
は、負荷抵抗Ｒ1 を介して接地電位である基準電位が与
えられており、エミッタ共通接続点には、定電流源ＩCS
が接続されている。また、差動論理段の他方側の枝は、
ベースに基準電位ＶBB1 が与えられるＮＰＮトランジス
タＱ2 により構成され、コレクタは負荷抵抗Ｒ2 を介し
て接地電位である基準電位が与えられ、エミッタは定電
流源ＩCSに接続されている。
Ｑ1 ー1 、Ｑ1 ー2 、Ｑ1 ー3 が差動論理段の一方側の
枝をなし、かつ、これらのベースが差動論理段の回路の
入力端子をなしており、それぞれ入力信号ＩＮA 、ＩＮ
B 、ＩＮC が与えられている。コレクタ共通接続点に
は、負荷抵抗Ｒ1 を介して接地電位である基準電位が与
えられており、エミッタ共通接続点には、定電流源ＩCS
が接続されている。また、差動論理段の他方側の枝は、
ベースに基準電位ＶBB1 が与えられるＮＰＮトランジス
タＱ2 により構成され、コレクタは負荷抵抗Ｒ2 を介し
て接地電位である基準電位が与えられ、エミッタは定電
流源ＩCSに接続されている。
【０００６】この回路では、３つのＮＰＮトランジスタ
Ｑ1 ー1 、Ｑ1 ー2 、Ｑ1 ー3 のベースに入力される３
つの入力信号ＩＮA 、ＩＮB 、ＩＮC のうち１つ以上が
基準電位ＶBB1 より高くなると、そのＮＰＮトランジス
タがオンとなり、負荷抵抗Ｒ１に電流が流れ始める。こ
れに伴い、エミッタ共通接続点の電位は、ＮＰＮトラン
ジスタＱ2 がオフとなるまで上昇する。この状態の下で
は、負荷抵抗Ｒ２には電流が流れない。ＮＰＮトランジ
スタＱ1 ー1 、Ｑ1 ー2 、Ｑ1 ー3 のうち少なくとも１
つがオンとなり、ＮＰＮトランジスタＱ2 がオフとなる
ので、左側の枝のコレクタ電位は「Ｌ」レベル、ＮＰＮ
トランジスタＱ2 のコレクタ電位は「Ｈ」レベルとな
る。通常、エミッタフォロワ回路が差動論理段の２つの
枝に対して出力段としてそれぞれ接続され、エミッタフ
ォロワＮＰＮトランジスタのベースは、負荷抵抗Ｒ１又
はＲ２とトランジスタのコレクタとの接続点に接続され
る。従って、差動論理段の入力側の枝を電流が流れると
き、他方側の枝のエミッタフォロワ段の出力Ｚは、
「Ｈ」レベルに設定され、差動論理段の入力側の枝のエ
ミッタフォロワ段の出力／Ｚは「Ｌ」レベルに設定され
る。
Ｑ1 ー1 、Ｑ1 ー2 、Ｑ1 ー3 のベースに入力される３
つの入力信号ＩＮA 、ＩＮB 、ＩＮC のうち１つ以上が
基準電位ＶBB1 より高くなると、そのＮＰＮトランジス
タがオンとなり、負荷抵抗Ｒ１に電流が流れ始める。こ
れに伴い、エミッタ共通接続点の電位は、ＮＰＮトラン
ジスタＱ2 がオフとなるまで上昇する。この状態の下で
は、負荷抵抗Ｒ２には電流が流れない。ＮＰＮトランジ
スタＱ1 ー1 、Ｑ1 ー2 、Ｑ1 ー3 のうち少なくとも１
つがオンとなり、ＮＰＮトランジスタＱ2 がオフとなる
ので、左側の枝のコレクタ電位は「Ｌ」レベル、ＮＰＮ
トランジスタＱ2 のコレクタ電位は「Ｈ」レベルとな
る。通常、エミッタフォロワ回路が差動論理段の２つの
枝に対して出力段としてそれぞれ接続され、エミッタフ
ォロワＮＰＮトランジスタのベースは、負荷抵抗Ｒ１又
はＲ２とトランジスタのコレクタとの接続点に接続され
る。従って、差動論理段の入力側の枝を電流が流れると
き、他方側の枝のエミッタフォロワ段の出力Ｚは、
「Ｈ」レベルに設定され、差動論理段の入力側の枝のエ
ミッタフォロワ段の出力／Ｚは「Ｌ」レベルに設定され
る。
【０００７】一方、３つの入力信号ＩＮA 、ＩＮB 、Ｉ
ＮC のすべてが基準電位ＶBB1 より低くなると、定電流
源ＩCSの電流ＩCSは、差動論理段の他方側の枝に流れ、
出力Ｚは「Ｌ」レベルとなり、出力／Ｚは「Ｈ」レベル
となる。
ＮC のすべてが基準電位ＶBB1 より低くなると、定電流
源ＩCSの電流ＩCSは、差動論理段の他方側の枝に流れ、
出力Ｚは「Ｌ」レベルとなり、出力／Ｚは「Ｈ」レベル
となる。
【０００８】以上のように、論理出力Ｚには、３つの入
力信号ＩＮA 、ＩＮB 、ＩＮC のＯＲ出力が得られる。
力信号ＩＮA 、ＩＮB 、ＩＮC のＯＲ出力が得られる。
【０００９】図１４は、従来の第２のＥＣＬ回路の回路
構成図である（特開平７−１４２９９１号公報、図
４）。
構成図である（特開平７−１４２９９１号公報、図
４）。
【００１０】この回路は、出力段に、スイッチング時に
は大きな過渡電流を流し、静止時には小さな定常電流を
消費するように構成することが可能な、アクティブ・プ
ルダウンＥＣＬ回路又はＡＰＤ（Ａｃｔｉｖｅ Ｐｕｌ
ｌ−Ｄｏｗｎ）回路と称される回路である。
は大きな過渡電流を流し、静止時には小さな定常電流を
消費するように構成することが可能な、アクティブ・プ
ルダウンＥＣＬ回路又はＡＰＤ（Ａｃｔｉｖｅ Ｐｕｌ
ｌ−Ｄｏｗｎ）回路と称される回路である。
【００１１】差動論理段は、２個のＮＰＮトランジスタ
Ｑ１，Ｑ２から構成されており、ＮＰＮトランジスタＱ
１のベースに入力信号ＩＮが与えられ、抵抗Ｒ１を介し
てＮＰＮトランジスタＱ１のコレクタに接地電位である
基準電位が与えられている。ＮＰＮトランジスタＱ１及
びＱ２のエミッタ共通接続点には、定電流源ＩCSが接続
され、定電流源ＩCSの他方側は電源ＶEEに接続されてい
る。抵抗Ｒ１とＮＰＮトランジスタＱ１のコレクタとの
間の接続ノードＡは、充電用バイポーラトランジスタＱ
U のベースに接続されている。充電用バイポーラトラン
ジスタＱU のコレクタには接地電位である基準電位が与
えられ、エミッタは抵抗Ｒ２を介して、ＮＰＮトランジ
スタＱ２のコレクタと接続されている。ＮＰＮトランジ
スタＱ２のベースには、基準電位ＶBB1 が与えられてい
る。トランジスタＱU のエミッタと抵抗Ｒ２の接続ノー
ドは、放電用ＮＰＮバイポーラトランジスタＱD のコレ
クタと接続されるとともに、出力端子ＯＵＴとなってい
る。放電用ＮＰＮバイポーラトランジスタＱD のベース
は抵抗Ｒ２とＮＰＮトランジスタＱ２のコレクタとの接
続ノードＢに接続され、放電用ＮＰＮバイポーラトラン
ジスタＱD のエミッタには、基準電位ＶREG が与えられ
ている。
Ｑ１，Ｑ２から構成されており、ＮＰＮトランジスタＱ
１のベースに入力信号ＩＮが与えられ、抵抗Ｒ１を介し
てＮＰＮトランジスタＱ１のコレクタに接地電位である
基準電位が与えられている。ＮＰＮトランジスタＱ１及
びＱ２のエミッタ共通接続点には、定電流源ＩCSが接続
され、定電流源ＩCSの他方側は電源ＶEEに接続されてい
る。抵抗Ｒ１とＮＰＮトランジスタＱ１のコレクタとの
間の接続ノードＡは、充電用バイポーラトランジスタＱ
U のベースに接続されている。充電用バイポーラトラン
ジスタＱU のコレクタには接地電位である基準電位が与
えられ、エミッタは抵抗Ｒ２を介して、ＮＰＮトランジ
スタＱ２のコレクタと接続されている。ＮＰＮトランジ
スタＱ２のベースには、基準電位ＶBB1 が与えられてい
る。トランジスタＱU のエミッタと抵抗Ｒ２の接続ノー
ドは、放電用ＮＰＮバイポーラトランジスタＱD のコレ
クタと接続されるとともに、出力端子ＯＵＴとなってい
る。放電用ＮＰＮバイポーラトランジスタＱD のベース
は抵抗Ｒ２とＮＰＮトランジスタＱ２のコレクタとの接
続ノードＢに接続され、放電用ＮＰＮバイポーラトラン
ジスタＱD のエミッタには、基準電位ＶREG が与えられ
ている。
【００１２】この回路では、出力端子ＯＵＴに大きい負
荷容量が接続された状態で、接続ノードＡ点の電位が立
ち下がると、充電用バイポーラトランジスタＱU は瞬間
的にカットオフする。このとき、トランジスタＱD のベ
ースＢ点の電位は上昇し、トランジスタＱD のエミッタ
には基準電位ＶREG が与えられているため、トランジス
タＱD は強くオンとなる。即ち、ベース・エミッタ間電
圧が大きくなり、大きなコレクタ電流が流れる。従っ
て、負荷容量に蓄積された電荷は、トランジスタＱD を
介して急激に放電される。これによって、立ち下がり伝
搬遅延時間を短縮する構成となっている。
荷容量が接続された状態で、接続ノードＡ点の電位が立
ち下がると、充電用バイポーラトランジスタＱU は瞬間
的にカットオフする。このとき、トランジスタＱD のベ
ースＢ点の電位は上昇し、トランジスタＱD のエミッタ
には基準電位ＶREG が与えられているため、トランジス
タＱD は強くオンとなる。即ち、ベース・エミッタ間電
圧が大きくなり、大きなコレクタ電流が流れる。従っ
て、負荷容量に蓄積された電荷は、トランジスタＱD を
介して急激に放電される。これによって、立ち下がり伝
搬遅延時間を短縮する構成となっている。
【００１３】また、図１４のＥＣＬ回路とほぼ同様の構
成を有しているが、図１４の回路における基準電位ＶRE
G と供給基準電位ＶEEを兼用させた構成のＥＣＬ回路も
あり、その動作原理は、図１４のＥＣＬ回路と同様であ
る（特開平７−５８６１７号公報）。
成を有しているが、図１４の回路における基準電位ＶRE
G と供給基準電位ＶEEを兼用させた構成のＥＣＬ回路も
あり、その動作原理は、図１４のＥＣＬ回路と同様であ
る（特開平７−５８６１７号公報）。
【００１４】
【発明が解決しようとする課題】しかしながら、上述し
た図１３及び図１４のＥＣＬ回路においては、以下のよ
うな問題点があった。
た図１３及び図１４のＥＣＬ回路においては、以下のよ
うな問題点があった。
【００１５】図１３の第１のＥＣＬ回路においては、Ｎ
ＰＮトランジスタＱ２がオフとなり他方側の枝の電位が
「Ｌ」レベルから「Ｈ」レベルに増加するときは、出力
ＺはエミッタフォロワトランジスタＱ４によって駆動さ
れるため、高速で切り替わる。ところが、ＮＰＮトラン
ジスタＱ２がオンとなり他方側の枝の電位が「Ｈ」レベ
ルから「Ｌ」レベルに減少するときは、その立ち下がり
伝搬遅延時間はエミッタフォロワ出力段に流れる静的電
流に大きく依存し、配線長が長い大きいチップ上のＥＣ
Ｌ回路ではスイッチング動作が遅く、高速化に伴い消費
電力が大きくなるという問題点がある。
ＰＮトランジスタＱ２がオフとなり他方側の枝の電位が
「Ｌ」レベルから「Ｈ」レベルに増加するときは、出力
ＺはエミッタフォロワトランジスタＱ４によって駆動さ
れるため、高速で切り替わる。ところが、ＮＰＮトラン
ジスタＱ２がオンとなり他方側の枝の電位が「Ｈ」レベ
ルから「Ｌ」レベルに減少するときは、その立ち下がり
伝搬遅延時間はエミッタフォロワ出力段に流れる静的電
流に大きく依存し、配線長が長い大きいチップ上のＥＣ
Ｌ回路ではスイッチング動作が遅く、高速化に伴い消費
電力が大きくなるという問題点がある。
【００１６】一方、図１４の第２のＥＣＬ回路において
は、以下のような問題点がある。
は、以下のような問題点がある。
【００１７】図１５は、図１４の第２のＥＣＬ回路（Ａ
ＰＤ回路）を実際に用いるときの回路構成図である。図
１５に示されるように、図１４の第２のＥＣＬ回路（Ａ
ＰＤ回路）を実際に用いるときには、適当な定電位ＶRE
G を発生する定電位発生回路が必要となり、かつ、定電
位ＶREG が与えられるＶREG 線には、通常、他のＡＰＤ
回路も接続されることとなる。図１５における複数のＡ
ＰＤ回路には、図１４の第２のＥＣＬ回路であるＡＰＤ
回路が含まれるものとし、定電位ＶREG を発生する定電
位発生回路に複数のＡＰＤ回路が接続された状態で、す
べてのＡＰＤ回路の出力が同時に立ち下がる場合を考え
る。
ＰＤ回路）を実際に用いるときの回路構成図である。図
１５に示されるように、図１４の第２のＥＣＬ回路（Ａ
ＰＤ回路）を実際に用いるときには、適当な定電位ＶRE
G を発生する定電位発生回路が必要となり、かつ、定電
位ＶREG が与えられるＶREG 線には、通常、他のＡＰＤ
回路も接続されることとなる。図１５における複数のＡ
ＰＤ回路には、図１４の第２のＥＣＬ回路であるＡＰＤ
回路が含まれるものとし、定電位ＶREG を発生する定電
位発生回路に複数のＡＰＤ回路が接続された状態で、す
べてのＡＰＤ回路の出力が同時に立ち下がる場合を考え
る。
【００１８】すべてのＡＰＤ回路の出力が同時に立ち下
がると、図１４の放電用ＮＰＮバイポーラトランジスタ
ＱD は強くオンし、負荷容量に蓄積された電荷はトラン
ジスタＱD を介してＶREG 線に流れ込み、しかも、すべ
てのＡＰＤ回路から電荷がＶREG 線に流れ込む。通常、
低電位発生回路の出力インピーダンスは０ではないの
で、大きな電流がその出力に流れ込むと、定電位ＶREG
が上昇してしまい、その結果として、放電用ＮＰＮバイ
ポーラトランジスタＱD の放電能力は低下し、立ち下が
り伝搬遅延時間は増大することになる。この立ち下がり
伝搬遅延時間の増大の程度は、接続されるＡＰＤ回路の
個数、同時にスイッチングするＡＰＤ回路の個数等に依
存するため、実際の使用には不便であるという欠点があ
った。
がると、図１４の放電用ＮＰＮバイポーラトランジスタ
ＱD は強くオンし、負荷容量に蓄積された電荷はトラン
ジスタＱD を介してＶREG 線に流れ込み、しかも、すべ
てのＡＰＤ回路から電荷がＶREG 線に流れ込む。通常、
低電位発生回路の出力インピーダンスは０ではないの
で、大きな電流がその出力に流れ込むと、定電位ＶREG
が上昇してしまい、その結果として、放電用ＮＰＮバイ
ポーラトランジスタＱD の放電能力は低下し、立ち下が
り伝搬遅延時間は増大することになる。この立ち下がり
伝搬遅延時間の増大の程度は、接続されるＡＰＤ回路の
個数、同時にスイッチングするＡＰＤ回路の個数等に依
存するため、実際の使用には不便であるという欠点があ
った。
【００１９】この欠点を解消すべく、構成されたのが以
下のＥＣＬ回路である。
下のＥＣＬ回路である。
【００２０】図１６は、従来の第３のＥＣＬ回路の回路
構成図である（特開平７−１４２９９１号公報、図
５）。
構成図である（特開平７−１４２９９１号公報、図
５）。
【００２１】図１６の第３のＥＣＬ回路は、図１４の第
２のＥＣＬ回路と概略同様の構成であるが、定電位ＶRE
G の供給を、放電用ＮＰＮバイポーラトランジスタＱD
のエミッタに直接定電位発生回路を接続することによら
ず、トランジスタＱD のエミッタを並列接続された定電
流源ＩCOとキャパシタＣD とを介して供給基準電位ＶEE
に接続することにより行う構成となっている。
２のＥＣＬ回路と概略同様の構成であるが、定電位ＶRE
G の供給を、放電用ＮＰＮバイポーラトランジスタＱD
のエミッタに直接定電位発生回路を接続することによら
ず、トランジスタＱD のエミッタを並列接続された定電
流源ＩCOとキャパシタＣD とを介して供給基準電位ＶEE
に接続することにより行う構成となっている。
【００２２】この構成によれば、定電位ＶREG の電位
は、ＧＮＤ−ＱU −ＱD −ＶREG という経路を流れる電
流が定電流ＩCOとなる電位に自動的に定められる。過渡
的スイッチングに必要な大きな負荷放電電流は、キャパ
シタＣD を介して供給されることとなる。
は、ＧＮＤ−ＱU −ＱD −ＶREG という経路を流れる電
流が定電流ＩCOとなる電位に自動的に定められる。過渡
的スイッチングに必要な大きな負荷放電電流は、キャパ
シタＣD を介して供給されることとなる。
【００２３】しかしながら、この回路構成においては、
負荷容量に蓄積されていた電荷を一旦キャパシタＣD に
蓄えなければならないため、キャパシタＣD の容量とし
て少なくとも負荷容量以上の容量を確保しておく必要が
ある。この負荷容量は数ｐＦにも及ぶことがあるため、
キャパシタＣD を配設するために大きな面積を必要とす
るという欠点がある。
負荷容量に蓄積されていた電荷を一旦キャパシタＣD に
蓄えなければならないため、キャパシタＣD の容量とし
て少なくとも負荷容量以上の容量を確保しておく必要が
ある。この負荷容量は数ｐＦにも及ぶことがあるため、
キャパシタＣD を配設するために大きな面積を必要とす
るという欠点がある。
【００２４】また、図１４の第２のＥＣＬ回路における
基準電位ＶREG と供給基準電位ＶEEを兼用させた構成の
ＥＣＬ回路（特開平７−５８６１７号公報）において
は、図１４におけるＶREG 端子を供給基準電位ＶEEを与
える電源に接続するため、通常用いられる供給基準電位
ＶEEは−４．５Ｖ又は−５．２Ｖであるにもかかわら
ず、供給基準電位ＶEEとして−２Ｖ程度の値しか設定で
きないという欠点がある。
基準電位ＶREG と供給基準電位ＶEEを兼用させた構成の
ＥＣＬ回路（特開平７−５８６１７号公報）において
は、図１４におけるＶREG 端子を供給基準電位ＶEEを与
える電源に接続するため、通常用いられる供給基準電位
ＶEEは−４．５Ｖ又は−５．２Ｖであるにもかかわら
ず、供給基準電位ＶEEとして−２Ｖ程度の値しか設定で
きないという欠点がある。
【００２５】本発明は上記問題点に鑑みてなされたもの
で、その目的は、面積増大を抑制しながら同時スイッチ
ングによる特性劣化がなく、−４．５Ｖ又は−５．２Ｖ
の電源電位で動作可能な、高速・低消費電力のＥＣＬ回
路を提供することである。
で、その目的は、面積増大を抑制しながら同時スイッチ
ングによる特性劣化がなく、−４．５Ｖ又は−５．２Ｖ
の電源電位で動作可能な、高速・低消費電力のＥＣＬ回
路を提供することである。
【００２６】
【課題を解決するための手段】本発明に係る論理回路に
よれば、１以上の入力信号に応じて、互いに相補的な第
１及び第２の差動電流出力を出力する第１及び第２の差
動電流出力ノードを有する差動論理回路と、一端が第１
の差動電流出力ノードに接続され、他端が第１の基準電
位を与える第１の電源にそれぞれ接続された第１の負荷
抵抗と、一端が第２の差動電流出力ノードに接続された
第２の負荷抵抗と、ベースが第１の負荷抵抗の一端に、
コレクタが第１の電源に、エミッタが第２の負荷抵抗の
他端にそれぞれ接続された第１のＮＰＮトランジスタ
と、ベースが第２の負荷抵抗の一端に、コレクタが第２
の負荷抵抗の他端と第１のＮＰＮトランジスタのエミッ
タとの接続ノードにそれぞれ接続された第２のＮＰＮト
ランジスタと、一端が第２のＮＰＮトランジスタのエミ
ッタに接続された第３の負荷抵抗と、正極側が第３の負
荷抵抗の他端に、負極側が第２の基準電位を与える第２
の電源にそれぞれ接続された定電流源と、ベースが第３
の負荷抵抗の他端と定電流源との接続ノードに、コレク
タが第２のＮＰＮトランジスタのエミッタと第３の負荷
抵抗の一端との接続ノードに、エミッタが第２の電源に
それぞれ接続された第３のＮＰＮトランジスタと、第１
のＮＰＮトランジスタのエミッタと第２の負荷抵抗の他
端と第２のＮＰＮトランジスタのコレクタとの接続ノー
ドから出力信号を出力する出力ノードとを備えたことを
特徴とし、ＥＣＬ回路において、従来、ＥＣＬ回路と独
立に設けていた定電位発生回路と同等の構成を、ＥＣＬ
回路内部に設けたので、面積増大を抑制しながら同時ス
イッチングによる特性劣化がなく、−４．５Ｖ又は−
５．２Ｖの電源電位で動作可能な、高速・低消費電力の
ＥＣＬ論理回路を提供することができる。
よれば、１以上の入力信号に応じて、互いに相補的な第
１及び第２の差動電流出力を出力する第１及び第２の差
動電流出力ノードを有する差動論理回路と、一端が第１
の差動電流出力ノードに接続され、他端が第１の基準電
位を与える第１の電源にそれぞれ接続された第１の負荷
抵抗と、一端が第２の差動電流出力ノードに接続された
第２の負荷抵抗と、ベースが第１の負荷抵抗の一端に、
コレクタが第１の電源に、エミッタが第２の負荷抵抗の
他端にそれぞれ接続された第１のＮＰＮトランジスタ
と、ベースが第２の負荷抵抗の一端に、コレクタが第２
の負荷抵抗の他端と第１のＮＰＮトランジスタのエミッ
タとの接続ノードにそれぞれ接続された第２のＮＰＮト
ランジスタと、一端が第２のＮＰＮトランジスタのエミ
ッタに接続された第３の負荷抵抗と、正極側が第３の負
荷抵抗の他端に、負極側が第２の基準電位を与える第２
の電源にそれぞれ接続された定電流源と、ベースが第３
の負荷抵抗の他端と定電流源との接続ノードに、コレク
タが第２のＮＰＮトランジスタのエミッタと第３の負荷
抵抗の一端との接続ノードに、エミッタが第２の電源に
それぞれ接続された第３のＮＰＮトランジスタと、第１
のＮＰＮトランジスタのエミッタと第２の負荷抵抗の他
端と第２のＮＰＮトランジスタのコレクタとの接続ノー
ドから出力信号を出力する出力ノードとを備えたことを
特徴とし、ＥＣＬ回路において、従来、ＥＣＬ回路と独
立に設けていた定電位発生回路と同等の構成を、ＥＣＬ
回路内部に設けたので、面積増大を抑制しながら同時ス
イッチングによる特性劣化がなく、−４．５Ｖ又は−
５．２Ｖの電源電位で動作可能な、高速・低消費電力の
ＥＣＬ論理回路を提供することができる。
【００２７】第３のＮＰＮトランジスタは、ダーリント
ン増幅器であるものとすると良い。
ン増幅器であるものとすると良い。
【００２８】定電流源は、ベースにバイアス回路の出力
ノードが接続されたＮＰＮトランジスタであり、バイア
ス回路の出力は、スイッチング動作の際の過渡的状態以
外の静的状態において第３のＮＰＮトランジスタのコレ
クタ電流が常に一定となるように設定された値の出力で
あるものとしたので、消費電力をさらに低減することが
できる。
ノードが接続されたＮＰＮトランジスタであり、バイア
ス回路の出力は、スイッチング動作の際の過渡的状態以
外の静的状態において第３のＮＰＮトランジスタのコレ
クタ電流が常に一定となるように設定された値の出力で
あるものとしたので、消費電力をさらに低減することが
できる。
【００２９】さらに、一方側が第２の差動電流出力ノー
ドと第２の負荷抵抗の一端と第２のＮＰＮトランジスタ
のベースとの接続ノードに接続され、他方側が第３の負
荷抵抗の他端と定電流源の正極側との接続ノードに接続
されたキャパシタを備えたものとしたので、さらに、ス
イッチング動作の高速化を図ることができる。
ドと第２の負荷抵抗の一端と第２のＮＰＮトランジスタ
のベースとの接続ノードに接続され、他方側が第３の負
荷抵抗の他端と定電流源の正極側との接続ノードに接続
されたキャパシタを備えたものとしたので、さらに、ス
イッチング動作の高速化を図ることができる。
【００３０】差動論理回路は、コレクタが第１の差動電
流出力ノードとなるように共通接続され、第１、第２、
第３の入力信号がそれぞれベースに入力され、エミッタ
が共通接続された第４、第５、第６のＮＰＮトランジス
タと、ベースが第３の基準電位を与える第３の電源に接
続され、コレクタが第２の差動電流出力ノードであり、
エミッタが共通接続された第４、第５、第６のＮＰＮト
ランジスタのエミッタに接続された第７のＮＰＮトラン
ジスタと、ベースが第４の基準電位を与える第４の電源
に接続され、コレクタが第４、第５、第６、第７のＮＰ
Ｎトランジスタのエミッタに接続された第８のＮＰＮト
ランジスタと、一端が第８のＮＰＮトランジスタのエミ
ッタに接続され、他端が第２の電源に接続された第４の
負荷抵抗とを備えた差動論理回路であるものとしたの
で、面積増大を抑制しながら同時スイッチングによる特
性劣化がなく、−４．５Ｖ又は−５．２Ｖの電源電位で
動作可能な、高速・低消費電力の３入力ＮＯＲ論理回路
を提供することができる。
流出力ノードとなるように共通接続され、第１、第２、
第３の入力信号がそれぞれベースに入力され、エミッタ
が共通接続された第４、第５、第６のＮＰＮトランジス
タと、ベースが第３の基準電位を与える第３の電源に接
続され、コレクタが第２の差動電流出力ノードであり、
エミッタが共通接続された第４、第５、第６のＮＰＮト
ランジスタのエミッタに接続された第７のＮＰＮトラン
ジスタと、ベースが第４の基準電位を与える第４の電源
に接続され、コレクタが第４、第５、第６、第７のＮＰ
Ｎトランジスタのエミッタに接続された第８のＮＰＮト
ランジスタと、一端が第８のＮＰＮトランジスタのエミ
ッタに接続され、他端が第２の電源に接続された第４の
負荷抵抗とを備えた差動論理回路であるものとしたの
で、面積増大を抑制しながら同時スイッチングによる特
性劣化がなく、−４．５Ｖ又は−５．２Ｖの電源電位で
動作可能な、高速・低消費電力の３入力ＮＯＲ論理回路
を提供することができる。
【００３１】差動論理回路は、コレクタがそれぞれ第１
の電源に接続され、第１、第２、第３の入力信号がそれ
ぞれベースに入力され、エミッタが共通接続された第
４、第５、第６のＮＰＮトランジスタと、ベースが第３
の基準電位を与える第３の電源に接続され、コレクタが
共通接続された第４、第５、第６のＮＰＮトランジスタ
のエミッタに接続された第７のＮＰＮトランジスタと、
一端が第７のＮＰＮトランジスタのエミッタに接続さ
れ、他端が第２の電源に接続された第４の負荷抵抗と、
ベースが第４の基準電位を与える第４の電源に接続さ
れ、コレクタが第１の差動電流出力ノードである第８の
ＮＰＮトランジスタと、ベースが共通接続された第４、
第５、第６のＮＰＮトランジスタのエミッタに接続さ
れ、コレクタが第２の差動電流出力ノードであり、エミ
ッタが第８のＮＰＮトランジスタのエミッタと共通接続
された第９のＮＰＮトランジスタと、ベースが第３の電
源に接続され、コレクタが共通接続された第８、第９の
ＮＰＮトランジスタのエミッタに接続された第１０のＮ
ＰＮトランジスタと、一端が第１０のＮＰＮトランジス
タのエミッタに接続され、他端が第２の電源に接続され
た第５の負荷抵抗とを備えた差動論理回路であるものと
したので、面積増大を抑制しながら同時スイッチングに
よる特性劣化がなく、−４．５Ｖ又は−５．２Ｖの電源
電位で動作可能な、高速・低消費電力の３入力ＯＲ論理
回路を提供することができる。
の電源に接続され、第１、第２、第３の入力信号がそれ
ぞれベースに入力され、エミッタが共通接続された第
４、第５、第６のＮＰＮトランジスタと、ベースが第３
の基準電位を与える第３の電源に接続され、コレクタが
共通接続された第４、第５、第６のＮＰＮトランジスタ
のエミッタに接続された第７のＮＰＮトランジスタと、
一端が第７のＮＰＮトランジスタのエミッタに接続さ
れ、他端が第２の電源に接続された第４の負荷抵抗と、
ベースが第４の基準電位を与える第４の電源に接続さ
れ、コレクタが第１の差動電流出力ノードである第８の
ＮＰＮトランジスタと、ベースが共通接続された第４、
第５、第６のＮＰＮトランジスタのエミッタに接続さ
れ、コレクタが第２の差動電流出力ノードであり、エミ
ッタが第８のＮＰＮトランジスタのエミッタと共通接続
された第９のＮＰＮトランジスタと、ベースが第３の電
源に接続され、コレクタが共通接続された第８、第９の
ＮＰＮトランジスタのエミッタに接続された第１０のＮ
ＰＮトランジスタと、一端が第１０のＮＰＮトランジス
タのエミッタに接続され、他端が第２の電源に接続され
た第５の負荷抵抗とを備えた差動論理回路であるものと
したので、面積増大を抑制しながら同時スイッチングに
よる特性劣化がなく、−４．５Ｖ又は−５．２Ｖの電源
電位で動作可能な、高速・低消費電力の３入力ＯＲ論理
回路を提供することができる。
【００３２】差動論理回路は、ベースに第１の入力信号
が入力され、コレクタが第１の電源に接続された第４の
ＮＰＮトランジスタと、ベースが第３の基準電位を与え
る第３の電源に接続され、コレクタが第４のＮＰＮトラ
ンジスタのエミッタに接続された第５のＮＰＮトランジ
スタと、一端が第５のＮＰＮトランジスタのエミッタに
接続され、他端が第２の電源に接続された第４の負荷抵
抗と、ベースに第２の入力信号が入力され、コレクタが
第１の電源に接続された第６のＮＰＮトランジスタと、
ベース及びコレクタが第６のＮＰＮトランジスタのエミ
ッタに接続された第７のＮＰＮトランジスタと、ベース
が第３の電源に接続され、コレクタが第７のＮＰＮトラ
ンジスタのエミッタに接続された第８のＮＰＮトランジ
スタと、一端が第８のＮＰＮトランジスタのエミッタに
接続され、他端が第２の電源に接続された第５の負荷抵
抗と、ベースが第４の基準電位を与える第４の電源に接
続され、コレクタが第１の差動電流出力ノードである第
９のＮＰＮトランジスタと、ベースが第４のＮＰＮトラ
ンジスタのエミッタに接続され、コレクタが第２の差動
電流出力ノードであり、エミッタが第９のＮＰＮトラン
ジスタのエミッタと共通接続された第１０のＮＰＮトラ
ンジスタと、ベースが第７のＮＰＮトランジスタのエミ
ッタに接続され、コレクタが共通接続された第９、第１
０のＮＰＮトランジスタのエミッタに接続された第１１
のＮＰＮトランジスタと、ベースが第５の基準電位を与
える第５の電源に接続され、コレクタが第９のＮＰＮト
ランジスタのコレクタに接続され、エミッタが第１１の
ＮＰＮトランジスタのエミッタと共通接続された第１２
のＮＰＮトランジスタと、ベースが第３の電源に接続さ
れ、コレクタが共通接続された第１１、第１２のＮＰＮ
トランジスタのエミッタに接続された第１３のＮＰＮト
ランジスタと、一端が第１３のＮＰＮトランジスタのエ
ミッタに接続され、他端が第２の電源に接続された第６
の負荷抵抗とを備えた差動論理回路であるものとしたの
で、面積増大を抑制しながら同時スイッチングによる特
性劣化がなく、−４．５Ｖ又は−５．２Ｖの電源電位で
動作可能な、高速・低消費電力の２入力ＡＮＤ論理回路
を提供することができる。
が入力され、コレクタが第１の電源に接続された第４の
ＮＰＮトランジスタと、ベースが第３の基準電位を与え
る第３の電源に接続され、コレクタが第４のＮＰＮトラ
ンジスタのエミッタに接続された第５のＮＰＮトランジ
スタと、一端が第５のＮＰＮトランジスタのエミッタに
接続され、他端が第２の電源に接続された第４の負荷抵
抗と、ベースに第２の入力信号が入力され、コレクタが
第１の電源に接続された第６のＮＰＮトランジスタと、
ベース及びコレクタが第６のＮＰＮトランジスタのエミ
ッタに接続された第７のＮＰＮトランジスタと、ベース
が第３の電源に接続され、コレクタが第７のＮＰＮトラ
ンジスタのエミッタに接続された第８のＮＰＮトランジ
スタと、一端が第８のＮＰＮトランジスタのエミッタに
接続され、他端が第２の電源に接続された第５の負荷抵
抗と、ベースが第４の基準電位を与える第４の電源に接
続され、コレクタが第１の差動電流出力ノードである第
９のＮＰＮトランジスタと、ベースが第４のＮＰＮトラ
ンジスタのエミッタに接続され、コレクタが第２の差動
電流出力ノードであり、エミッタが第９のＮＰＮトラン
ジスタのエミッタと共通接続された第１０のＮＰＮトラ
ンジスタと、ベースが第７のＮＰＮトランジスタのエミ
ッタに接続され、コレクタが共通接続された第９、第１
０のＮＰＮトランジスタのエミッタに接続された第１１
のＮＰＮトランジスタと、ベースが第５の基準電位を与
える第５の電源に接続され、コレクタが第９のＮＰＮト
ランジスタのコレクタに接続され、エミッタが第１１の
ＮＰＮトランジスタのエミッタと共通接続された第１２
のＮＰＮトランジスタと、ベースが第３の電源に接続さ
れ、コレクタが共通接続された第１１、第１２のＮＰＮ
トランジスタのエミッタに接続された第１３のＮＰＮト
ランジスタと、一端が第１３のＮＰＮトランジスタのエ
ミッタに接続され、他端が第２の電源に接続された第６
の負荷抵抗とを備えた差動論理回路であるものとしたの
で、面積増大を抑制しながら同時スイッチングによる特
性劣化がなく、−４．５Ｖ又は−５．２Ｖの電源電位で
動作可能な、高速・低消費電力の２入力ＡＮＤ論理回路
を提供することができる。
【００３３】ベースに第１の入力信号が入力される第１
のＮＰＮトランジスタと、ベースが第１の基準電位を与
える第１の電源に接続され、エミッタが第１のＮＰＮト
ランジスタのエミッタと共通接続された第２のＮＰＮト
ランジスタと、ベースが第２の基準電位を与える第２の
電源に接続され、コレクタが共通接続された第１、第２
のＮＰＮトランジスタのエミッタに接続された第３のＮ
ＰＮトランジスタと、一端が第３のＮＰＮトランジスタ
のエミッタに接続され、他端が第３の基準電位を与える
第３の電源に接続された第１の負荷抵抗と、ベースに第
１の入力信号が入力される第４のＮＰＮトランジスタ
と、ベースが第１の電源に接続され、エミッタが第４の
ＮＰＮトランジスタのエミッタと共通接続された第５の
ＮＰＮトランジスタと、ベースが第２の電源に接続さ
れ、コレクタが共通接続された第４、第５のＮＰＮトラ
ンジスタのエミッタに接続された第６のＮＰＮトランジ
スタと、一端が第６のＮＰＮトランジスタのエミッタに
接続され、他端が第３の電源に接続された第２の負荷抵
抗と、一端が第１のＮＰＮトランジスタのコレクタに接
続され、他端が第４の基準電位を与える第４の電源にそ
れぞれ接続された第３の負荷抵抗と、一端が第５のＮＰ
Ｎトランジスタのコレクタに接続された第４の負荷抵抗
と、ベースが第３の負荷抵抗の一端に、コレクタが第３
の負荷抵抗の他端に、エミッタが第４の負荷抵抗の他端
にそれぞれ接続された第７のＮＰＮトランジスタと、ベ
ースが第４の負荷抵抗の一端に、コレクタが第４の負荷
抵抗の他端と第７のＮＰＮトランジスタのエミッタとの
接続ノードにそれぞれ接続された第８のＮＰＮトランジ
スタと、一端が第８のＮＰＮトランジスタのエミッタに
接続された第５の負荷抵抗と、正極側が第５の負荷抵抗
の他端に、負極側が第３の電源にそれぞれ接続された第
１の定電流源と、ベースが第５の負荷抵抗の他端と第１
の定電流源との接続ノードに、コレクタが第８のＮＰＮ
トランジスタのエミッタと第５の負荷抵抗の一端との接
続ノードに、エミッタが第３の電源にそれぞれ接続され
た第９のＮＰＮトランジスタと、第７のＮＰＮトランジ
スタのエミッタと第４の負荷抵抗の他端と第８のＮＰＮ
トランジスタのコレクタとの接続ノードから第１の出力
信号を出力する第１の出力ノードと、一端が第２のＮＰ
Ｎトランジスタのコレクタに接続され、他端が第４の電
源にそれぞれ接続された第６の負荷抵抗と、一端が第４
のＮＰＮトランジスタのコレクタに接続された第７の負
荷抵抗と、ベースが第６の負荷抵抗の一端に、コレクタ
が第６の負荷抵抗の他端に、エミッタが第７の負荷抵抗
の他端にそれぞれ接続された第１０のＮＰＮトランジス
タと、ベースが第７の負荷抵抗の一端に、コレクタが第
７の負荷抵抗の他端と第１０のＮＰＮトランジスタのエ
ミッタとの接続ノードにそれぞれ接続された第１１のＮ
ＰＮトランジスタと、一端が第１１のＮＰＮトランジス
タのエミッタに接続された第８の負荷抵抗と、正極側が
第８の負荷抵抗の他端に、負極側が第３の電源にそれぞ
れ接続された第２の定電流源と、ベースが第８の負荷抵
抗の他端と第２の定電流源との接続ノードに、コレクタ
が第１１のＮＰＮトランジスタのエミッタと第８の負荷
抵抗の一端との接続ノードに、エミッタが第３の電源に
それぞれ接続された第１２のＮＰＮトランジスタと、第
１０のＮＰＮトランジスタのエミッタと第７の負荷抵抗
の他端と第１１のＮＰＮトランジスタのコレクタとの接
続ノードから第２の出力信号を出力する第２の出力ノー
ドとを備えたことを特徴とし、ＥＣＬ回路において、従
来、ＥＣＬ回路と独立に設けていた定電位発生回路と同
等の構成を、ＥＣＬ回路内部に設けたので、面積増大を
抑制しながら同時スイッチングによる特性劣化がなく、
−４．５Ｖ又は−５．２Ｖの電源電位で動作可能な、高
速・低消費電力の差動出力回路を提供することができ
る。
のＮＰＮトランジスタと、ベースが第１の基準電位を与
える第１の電源に接続され、エミッタが第１のＮＰＮト
ランジスタのエミッタと共通接続された第２のＮＰＮト
ランジスタと、ベースが第２の基準電位を与える第２の
電源に接続され、コレクタが共通接続された第１、第２
のＮＰＮトランジスタのエミッタに接続された第３のＮ
ＰＮトランジスタと、一端が第３のＮＰＮトランジスタ
のエミッタに接続され、他端が第３の基準電位を与える
第３の電源に接続された第１の負荷抵抗と、ベースに第
１の入力信号が入力される第４のＮＰＮトランジスタ
と、ベースが第１の電源に接続され、エミッタが第４の
ＮＰＮトランジスタのエミッタと共通接続された第５の
ＮＰＮトランジスタと、ベースが第２の電源に接続さ
れ、コレクタが共通接続された第４、第５のＮＰＮトラ
ンジスタのエミッタに接続された第６のＮＰＮトランジ
スタと、一端が第６のＮＰＮトランジスタのエミッタに
接続され、他端が第３の電源に接続された第２の負荷抵
抗と、一端が第１のＮＰＮトランジスタのコレクタに接
続され、他端が第４の基準電位を与える第４の電源にそ
れぞれ接続された第３の負荷抵抗と、一端が第５のＮＰ
Ｎトランジスタのコレクタに接続された第４の負荷抵抗
と、ベースが第３の負荷抵抗の一端に、コレクタが第３
の負荷抵抗の他端に、エミッタが第４の負荷抵抗の他端
にそれぞれ接続された第７のＮＰＮトランジスタと、ベ
ースが第４の負荷抵抗の一端に、コレクタが第４の負荷
抵抗の他端と第７のＮＰＮトランジスタのエミッタとの
接続ノードにそれぞれ接続された第８のＮＰＮトランジ
スタと、一端が第８のＮＰＮトランジスタのエミッタに
接続された第５の負荷抵抗と、正極側が第５の負荷抵抗
の他端に、負極側が第３の電源にそれぞれ接続された第
１の定電流源と、ベースが第５の負荷抵抗の他端と第１
の定電流源との接続ノードに、コレクタが第８のＮＰＮ
トランジスタのエミッタと第５の負荷抵抗の一端との接
続ノードに、エミッタが第３の電源にそれぞれ接続され
た第９のＮＰＮトランジスタと、第７のＮＰＮトランジ
スタのエミッタと第４の負荷抵抗の他端と第８のＮＰＮ
トランジスタのコレクタとの接続ノードから第１の出力
信号を出力する第１の出力ノードと、一端が第２のＮＰ
Ｎトランジスタのコレクタに接続され、他端が第４の電
源にそれぞれ接続された第６の負荷抵抗と、一端が第４
のＮＰＮトランジスタのコレクタに接続された第７の負
荷抵抗と、ベースが第６の負荷抵抗の一端に、コレクタ
が第６の負荷抵抗の他端に、エミッタが第７の負荷抵抗
の他端にそれぞれ接続された第１０のＮＰＮトランジス
タと、ベースが第７の負荷抵抗の一端に、コレクタが第
７の負荷抵抗の他端と第１０のＮＰＮトランジスタのエ
ミッタとの接続ノードにそれぞれ接続された第１１のＮ
ＰＮトランジスタと、一端が第１１のＮＰＮトランジス
タのエミッタに接続された第８の負荷抵抗と、正極側が
第８の負荷抵抗の他端に、負極側が第３の電源にそれぞ
れ接続された第２の定電流源と、ベースが第８の負荷抵
抗の他端と第２の定電流源との接続ノードに、コレクタ
が第１１のＮＰＮトランジスタのエミッタと第８の負荷
抵抗の一端との接続ノードに、エミッタが第３の電源に
それぞれ接続された第１２のＮＰＮトランジスタと、第
１０のＮＰＮトランジスタのエミッタと第７の負荷抵抗
の他端と第１１のＮＰＮトランジスタのコレクタとの接
続ノードから第２の出力信号を出力する第２の出力ノー
ドとを備えたことを特徴とし、ＥＣＬ回路において、従
来、ＥＣＬ回路と独立に設けていた定電位発生回路と同
等の構成を、ＥＣＬ回路内部に設けたので、面積増大を
抑制しながら同時スイッチングによる特性劣化がなく、
−４．５Ｖ又は−５．２Ｖの電源電位で動作可能な、高
速・低消費電力の差動出力回路を提供することができ
る。
【００３４】第９、１２のＮＰＮトランジスタは、ダー
リントン増幅器であるものとすると良い。
リントン増幅器であるものとすると良い。
【００３５】第１、第２の定電流源は、ベースにバイア
ス回路の出力ノードが接続されたＮＰＮトランジスタで
あり、バイアス回路の出力は、スイッチング動作の際の
過渡的状態以外の静的状態において第９、１２のＮＰＮ
トランジスタのコレクタ電流が常に一定となるように設
定された値の出力であるものとしたので、消費電力をさ
らに低減することができる。
ス回路の出力ノードが接続されたＮＰＮトランジスタで
あり、バイアス回路の出力は、スイッチング動作の際の
過渡的状態以外の静的状態において第９、１２のＮＰＮ
トランジスタのコレクタ電流が常に一定となるように設
定された値の出力であるものとしたので、消費電力をさ
らに低減することができる。
【００３６】さらに、一方側が第５のＮＰＮトランジス
タのコレクタと第４の負荷抵抗の一端と第８のＮＰＮト
ランジスタのベースとの接続ノードに接続され、他方側
が第５の負荷抵抗の他端と第１の定電流源の正極側との
接続ノードに接続された第１のキャパシタと、一方側が
第４のＮＰＮトランジスタのコレクタと第７の負荷抵抗
の一端と第１１のＮＰＮトランジスタのベースとの接続
ノードに接続され、他方側が第８の負荷抵抗の他端と第
２の定電流源の正極側との接続ノードに接続された第２
のキャパシタとを備えたものとしたので、さらに、スイ
ッチング動作の高速化を図ることができる。
タのコレクタと第４の負荷抵抗の一端と第８のＮＰＮト
ランジスタのベースとの接続ノードに接続され、他方側
が第５の負荷抵抗の他端と第１の定電流源の正極側との
接続ノードに接続された第１のキャパシタと、一方側が
第４のＮＰＮトランジスタのコレクタと第７の負荷抵抗
の一端と第１１のＮＰＮトランジスタのベースとの接続
ノードに接続され、他方側が第８の負荷抵抗の他端と第
２の定電流源の正極側との接続ノードに接続された第２
のキャパシタとを備えたものとしたので、さらに、スイ
ッチング動作の高速化を図ることができる。
【００３７】ベースに第１の入力信号が入力される第１
のＮＰＮトランジスタと、ベースが第１の基準電位を与
える第１の電源に接続され、エミッタが第１のＮＰＮト
ランジスタのエミッタと共通接続された第２のＮＰＮト
ランジスタと、ベースが第２の基準電位を与える第２の
電源に接続され、コレクタが共通接続された第１、第２
のＮＰＮトランジスタのエミッタに接続された第３のＮ
ＰＮトランジスタと、一端が第３のＮＰＮトランジスタ
のエミッタに接続され、他端が第３の基準電位を与える
第３の電源に接続された第１の負荷抵抗と、一端が第１
のＮＰＮトランジスタのコレクタに接続され、他端が第
４の基準電位を与える第４の電源にそれぞれ接続された
第２の負荷抵抗と、一端が第２のＮＰＮトランジスタの
コレクタに接続された第３の負荷抵抗と、ベースが第２
の負荷抵抗の一端に、コレクタが第２の負荷抵抗の他端
に、エミッタが第３の負荷抵抗の他端にそれぞれ接続さ
れた第４のＮＰＮトランジスタと、ベースが第３の負荷
抵抗の一端に、コレクタが第３の負荷抵抗の他端と第４
のＮＰＮトランジスタのエミッタとの接続ノードにそれ
ぞれ接続された第５のＮＰＮトランジスタと、一端が第
５のＮＰＮトランジスタのエミッタに接続された第４の
負荷抵抗と、正極側が第４の負荷抵抗の他端に、負極側
が第３の電源にそれぞれ接続された第１の定電流源と、
ベースが第４の負荷抵抗の他端と第１の定電流源との接
続ノードに、コレクタが第５のＮＰＮトランジスタのエ
ミッタと第４の負荷抵抗の一端との接続ノードに、エミ
ッタが第３の電源にそれぞれ接続された第６のＮＰＮト
ランジスタと、第４のＮＰＮトランジスタのエミッタと
第３の負荷抵抗の他端と第５のＮＰＮトランジスタのコ
レクタとの接続ノードから第１の出力信号を出力する第
１の出力ノードと、ベースが第１の電源に接続された第
７のＮＰＮトランジスタと、ベースに第１の入力信号が
入力され、エミッタが第７のＮＰＮトランジスタのエミ
ッタと共通接続された第８のＮＰＮトランジスタと、ベ
ースが第２の電源に接続され、コレクタが共通接続され
た第７、第８のＮＰＮトランジスタのエミッタに接続さ
れた第９のＮＰＮトランジスタと、一端が第９のＮＰＮ
トランジスタのエミッタに接続され、他端が第３の電源
に接続された第５の負荷抵抗と、一端が第７のＮＰＮト
ランジスタのコレクタに接続され、他端が第４の電源に
それぞれ接続された第６の負荷抵抗と、一端が第８のＮ
ＰＮトランジスタのコレクタに接続された第７の負荷抵
抗と、ベースが第６の負荷抵抗の一端に、コレクタが第
６の負荷抵抗の他端に、エミッタが第７の負荷抵抗の他
端にそれぞれ接続された第１０のＮＰＮトランジスタ
と、ベースが第７の負荷抵抗の一端に、コレクタが第７
の負荷抵抗の他端と第１０のＮＰＮトランジスタのエミ
ッタとの接続ノードにそれぞれ接続された第１１のＮＰ
Ｎトランジスタと、一端が第１１のＮＰＮトランジスタ
のエミッタに接続された第８の負荷抵抗と、正極側が第
８の負荷抵抗の他端に、負極側が第３の電源にそれぞれ
接続された第２の定電流源と、ベースが第８の負荷抵抗
の他端と第２の定電流源との接続ノードに、コレクタが
第１１のＮＰＮトランジスタのエミッタと第８の負荷抵
抗の一端との接続ノードに、エミッタが第３の電源にそ
れぞれ接続された第１２のＮＰＮトランジスタと、第１
０のＮＰＮトランジスタのエミッタと第７の負荷抵抗の
他端と第１１のＮＰＮトランジスタのコレクタとの接続
ノードから第２の出力信号を出力する第２の出力ノード
とを備えたことを特徴とし、ＥＣＬ回路において、従
来、ＥＣＬ回路と独立に設けていた定電位発生回路と同
等の構成を、ＥＣＬ回路内部に設けたので、面積増大を
抑制しながら同時スイッチングによる特性劣化がなく、
−４．５Ｖ又は−５．２Ｖの電源電位で動作可能な、高
速・低消費電力の差動出力回路を提供することができ
る。
のＮＰＮトランジスタと、ベースが第１の基準電位を与
える第１の電源に接続され、エミッタが第１のＮＰＮト
ランジスタのエミッタと共通接続された第２のＮＰＮト
ランジスタと、ベースが第２の基準電位を与える第２の
電源に接続され、コレクタが共通接続された第１、第２
のＮＰＮトランジスタのエミッタに接続された第３のＮ
ＰＮトランジスタと、一端が第３のＮＰＮトランジスタ
のエミッタに接続され、他端が第３の基準電位を与える
第３の電源に接続された第１の負荷抵抗と、一端が第１
のＮＰＮトランジスタのコレクタに接続され、他端が第
４の基準電位を与える第４の電源にそれぞれ接続された
第２の負荷抵抗と、一端が第２のＮＰＮトランジスタの
コレクタに接続された第３の負荷抵抗と、ベースが第２
の負荷抵抗の一端に、コレクタが第２の負荷抵抗の他端
に、エミッタが第３の負荷抵抗の他端にそれぞれ接続さ
れた第４のＮＰＮトランジスタと、ベースが第３の負荷
抵抗の一端に、コレクタが第３の負荷抵抗の他端と第４
のＮＰＮトランジスタのエミッタとの接続ノードにそれ
ぞれ接続された第５のＮＰＮトランジスタと、一端が第
５のＮＰＮトランジスタのエミッタに接続された第４の
負荷抵抗と、正極側が第４の負荷抵抗の他端に、負極側
が第３の電源にそれぞれ接続された第１の定電流源と、
ベースが第４の負荷抵抗の他端と第１の定電流源との接
続ノードに、コレクタが第５のＮＰＮトランジスタのエ
ミッタと第４の負荷抵抗の一端との接続ノードに、エミ
ッタが第３の電源にそれぞれ接続された第６のＮＰＮト
ランジスタと、第４のＮＰＮトランジスタのエミッタと
第３の負荷抵抗の他端と第５のＮＰＮトランジスタのコ
レクタとの接続ノードから第１の出力信号を出力する第
１の出力ノードと、ベースが第１の電源に接続された第
７のＮＰＮトランジスタと、ベースに第１の入力信号が
入力され、エミッタが第７のＮＰＮトランジスタのエミ
ッタと共通接続された第８のＮＰＮトランジスタと、ベ
ースが第２の電源に接続され、コレクタが共通接続され
た第７、第８のＮＰＮトランジスタのエミッタに接続さ
れた第９のＮＰＮトランジスタと、一端が第９のＮＰＮ
トランジスタのエミッタに接続され、他端が第３の電源
に接続された第５の負荷抵抗と、一端が第７のＮＰＮト
ランジスタのコレクタに接続され、他端が第４の電源に
それぞれ接続された第６の負荷抵抗と、一端が第８のＮ
ＰＮトランジスタのコレクタに接続された第７の負荷抵
抗と、ベースが第６の負荷抵抗の一端に、コレクタが第
６の負荷抵抗の他端に、エミッタが第７の負荷抵抗の他
端にそれぞれ接続された第１０のＮＰＮトランジスタ
と、ベースが第７の負荷抵抗の一端に、コレクタが第７
の負荷抵抗の他端と第１０のＮＰＮトランジスタのエミ
ッタとの接続ノードにそれぞれ接続された第１１のＮＰ
Ｎトランジスタと、一端が第１１のＮＰＮトランジスタ
のエミッタに接続された第８の負荷抵抗と、正極側が第
８の負荷抵抗の他端に、負極側が第３の電源にそれぞれ
接続された第２の定電流源と、ベースが第８の負荷抵抗
の他端と第２の定電流源との接続ノードに、コレクタが
第１１のＮＰＮトランジスタのエミッタと第８の負荷抵
抗の一端との接続ノードに、エミッタが第３の電源にそ
れぞれ接続された第１２のＮＰＮトランジスタと、第１
０のＮＰＮトランジスタのエミッタと第７の負荷抵抗の
他端と第１１のＮＰＮトランジスタのコレクタとの接続
ノードから第２の出力信号を出力する第２の出力ノード
とを備えたことを特徴とし、ＥＣＬ回路において、従
来、ＥＣＬ回路と独立に設けていた定電位発生回路と同
等の構成を、ＥＣＬ回路内部に設けたので、面積増大を
抑制しながら同時スイッチングによる特性劣化がなく、
−４．５Ｖ又は−５．２Ｖの電源電位で動作可能な、高
速・低消費電力の差動出力回路を提供することができ
る。
【００３８】第６、１２のＮＰＮトランジスタは、ダー
リントン増幅器であるものとすると良い。
リントン増幅器であるものとすると良い。
【００３９】第１、第２の定電流源は、ベースにバイア
ス回路の出力ノードが接続されたＮＰＮトランジスタで
あり、バイアス回路の出力は、スイッチング動作の際の
過渡的状態以外の静的状態において第６、１２のＮＰＮ
トランジスタのコレクタ電流が常に一定となるように設
定された値の出力であるものとしたので、消費電力をさ
らに低減することができる。
ス回路の出力ノードが接続されたＮＰＮトランジスタで
あり、バイアス回路の出力は、スイッチング動作の際の
過渡的状態以外の静的状態において第６、１２のＮＰＮ
トランジスタのコレクタ電流が常に一定となるように設
定された値の出力であるものとしたので、消費電力をさ
らに低減することができる。
【００４０】さらに、一方側が第２のＮＰＮトランジス
タのコレクタと第３の負荷抵抗の一端と第５のＮＰＮト
ランジスタのベースとの接続ノードに接続され、他方側
が第４の負荷抵抗の他端と第１の定電流源の正極側との
接続ノードに接続された第１のキャパシタと、一方側が
第８のＮＰＮトランジスタのコレクタと第７の負荷抵抗
の一端と第１１のＮＰＮトランジスタのベースとの接続
ノードに接続され、他方側が第８の負荷抵抗の他端と第
２の定電流源の正極側との接続ノードに接続された第２
のキャパシタとを備えたものとしたので、さらに、スイ
ッチング動作の高速化を図ることができる。
タのコレクタと第３の負荷抵抗の一端と第５のＮＰＮト
ランジスタのベースとの接続ノードに接続され、他方側
が第４の負荷抵抗の他端と第１の定電流源の正極側との
接続ノードに接続された第１のキャパシタと、一方側が
第８のＮＰＮトランジスタのコレクタと第７の負荷抵抗
の一端と第１１のＮＰＮトランジスタのベースとの接続
ノードに接続され、他方側が第８の負荷抵抗の他端と第
２の定電流源の正極側との接続ノードに接続された第２
のキャパシタとを備えたものとしたので、さらに、スイ
ッチング動作の高速化を図ることができる。
【００４１】
【発明の実施の形態】以下、本発明に係る論理回路の実
施の形態について、図面を参照しながら説明する。
施の形態について、図面を参照しながら説明する。
【００４２】図１は、本発明の第１の実施の形態に係る
論理回路の回路構成図であり、本発明に係る論理回路の
原理を示す最も基本的な構成である。
論理回路の回路構成図であり、本発明に係る論理回路の
原理を示す最も基本的な構成である。
【００４３】コレクタに負荷抵抗Ｒ１の一端が接続さ
れ、通常は接地電位である基準電位がそのコレクタに与
えられた充電用バイポーラトランジスタＱU のベース
に、負荷抵抗Ｒ１の他端が接続され、エミッタには負荷
抵抗Ｒ２の一端が接続されている。負荷抵抗Ｒ１の他端
には差動アンプ１０の一方の差動電流出力ＩOUT が与え
られ、負荷抵抗Ｒ２の他端には差動アンプ１０の他方の
差動電流出力／ＩOUT が与えられる。差動アンプの差動
電流出力ＩOUT と／ＩOUT とは相補的な関係にある。差
動アンプ１０には所定の基準電位が与えられている。コ
レクタに負荷抵抗Ｒ２の一端が接続された放電用ＮＰＮ
バイポーラトランジスタＱD のベースに、負荷抵抗Ｒ２
の他端が接続され、エミッタには負荷抵抗Ｒ３の一端が
接続されている。負荷抵抗Ｒ３の他端には定電流源ＩAP
D の一端が接続され、また、トランジスタＱAPD のコレ
クタには負荷抵抗Ｒ３の一端が、ベースには負荷抵抗Ｒ
３の他端が接続されている。定電流源ＩAPD の他端及び
トランジスタＱAPD のエミッタには、所定の基準電位が
与えられている。また、負荷抵抗Ｒ２の一端及び放電用
ＮＰＮバイポーラトランジスタＱD のコレクタには、出
力負荷容量ＣL の一端が接続され、出力負荷容量ＣL の
他端には所定の基準電位が与えられている。さらに、放
電用ＮＰＮバイポーラトランジスタＱD のベースと負荷
抵抗Ｒ３の他端との間には、スイッチング動作をより高
速化するためのキャパシタＣF が接続されているが、後
述するように、必要とされる動作速度によっては、この
キャパシタＣF はなくても良い。
れ、通常は接地電位である基準電位がそのコレクタに与
えられた充電用バイポーラトランジスタＱU のベース
に、負荷抵抗Ｒ１の他端が接続され、エミッタには負荷
抵抗Ｒ２の一端が接続されている。負荷抵抗Ｒ１の他端
には差動アンプ１０の一方の差動電流出力ＩOUT が与え
られ、負荷抵抗Ｒ２の他端には差動アンプ１０の他方の
差動電流出力／ＩOUT が与えられる。差動アンプの差動
電流出力ＩOUT と／ＩOUT とは相補的な関係にある。差
動アンプ１０には所定の基準電位が与えられている。コ
レクタに負荷抵抗Ｒ２の一端が接続された放電用ＮＰＮ
バイポーラトランジスタＱD のベースに、負荷抵抗Ｒ２
の他端が接続され、エミッタには負荷抵抗Ｒ３の一端が
接続されている。負荷抵抗Ｒ３の他端には定電流源ＩAP
D の一端が接続され、また、トランジスタＱAPD のコレ
クタには負荷抵抗Ｒ３の一端が、ベースには負荷抵抗Ｒ
３の他端が接続されている。定電流源ＩAPD の他端及び
トランジスタＱAPD のエミッタには、所定の基準電位が
与えられている。また、負荷抵抗Ｒ２の一端及び放電用
ＮＰＮバイポーラトランジスタＱD のコレクタには、出
力負荷容量ＣL の一端が接続され、出力負荷容量ＣL の
他端には所定の基準電位が与えられている。さらに、放
電用ＮＰＮバイポーラトランジスタＱD のベースと負荷
抵抗Ｒ３の他端との間には、スイッチング動作をより高
速化するためのキャパシタＣF が接続されているが、後
述するように、必要とされる動作速度によっては、この
キャパシタＣF はなくても良い。
【００４４】本発明に係る論理回路の構成上の特徴は、
ＥＣＬ回路において、従来、ＥＣＬ回路と独立に設けて
いた定電位発生回路と同等の構成を、ＥＣＬ回路内部に
設けたことにあり、定電位発生回路に相当する部分を構
成するのが、負荷抵抗Ｒ３、トランジスタＱAPD 及び定
電流源ＩAPD である。
ＥＣＬ回路において、従来、ＥＣＬ回路と独立に設けて
いた定電位発生回路と同等の構成を、ＥＣＬ回路内部に
設けたことにあり、定電位発生回路に相当する部分を構
成するのが、負荷抵抗Ｒ３、トランジスタＱAPD 及び定
電流源ＩAPD である。
【００４５】以下、第１の実施の形態に係る論理回路に
よって、本発明に係る論理回路の動作原理を説明する。
よって、本発明に係る論理回路の動作原理を説明する。
【００４６】最初に、出力負荷容量ＣL の容量が大きい
条件、即ち、後の動作で充電用バイポーラトランジスタ
ＱU がカットオフする条件の下で、出力が立ち下がる場
合、即ち、一方の差動電流出力ＩOUT が０からＩに、他
方の差動電流出力／ＩOUT がＩから０に変化する場合に
ついて考える。但し、Ｉは差動アンプからの電流であ
る。このとき、トランジスタＱU のベースの電位は、
「Ｈ」レベルから「Ｌ」レベルへと急速に遷移するが、
エミッタの電位は、出力負荷容量ＣL の容量が大きいた
め、遷移が遅れる。従って、トランジスタＱU は一時的
にカットオフし、また、差動電流出力／ＩOUT も０であ
るため、放電用ＮＰＮバイポーラトランジスタＱD のベ
ースは、瞬間的に「Ｈ」レベルの出力電位に向かって上
昇する。これに伴い、トランジスタＱAPD のベースの電
位も上昇し、加えて、キャパシタＣFを介してトランジ
スタＱAPD のベースにベース電流が注入されるため、ト
ランジスタＱAPD は強くオンし、即ち、トランジスタＱ
APD のベース・エミッタ間電圧が大きくなって大きなコ
レクタ電流を発生し、トランジスタＱD を介して出力負
荷容量ＣL に蓄積された電荷が急速に放電される。従っ
て、立ち下がり伝搬遅延時間は大幅に短縮される。
条件、即ち、後の動作で充電用バイポーラトランジスタ
ＱU がカットオフする条件の下で、出力が立ち下がる場
合、即ち、一方の差動電流出力ＩOUT が０からＩに、他
方の差動電流出力／ＩOUT がＩから０に変化する場合に
ついて考える。但し、Ｉは差動アンプからの電流であ
る。このとき、トランジスタＱU のベースの電位は、
「Ｈ」レベルから「Ｌ」レベルへと急速に遷移するが、
エミッタの電位は、出力負荷容量ＣL の容量が大きいた
め、遷移が遅れる。従って、トランジスタＱU は一時的
にカットオフし、また、差動電流出力／ＩOUT も０であ
るため、放電用ＮＰＮバイポーラトランジスタＱD のベ
ースは、瞬間的に「Ｈ」レベルの出力電位に向かって上
昇する。これに伴い、トランジスタＱAPD のベースの電
位も上昇し、加えて、キャパシタＣFを介してトランジ
スタＱAPD のベースにベース電流が注入されるため、ト
ランジスタＱAPD は強くオンし、即ち、トランジスタＱ
APD のベース・エミッタ間電圧が大きくなって大きなコ
レクタ電流を発生し、トランジスタＱD を介して出力負
荷容量ＣL に蓄積された電荷が急速に放電される。従っ
て、立ち下がり伝搬遅延時間は大幅に短縮される。
【００４７】一方、出力負荷容量ＣL の容量が小さい条
件、即ち、後の動作で充電用バイポーラトランジスタＱ
U がカットオフしない条件の下で、出力が立ち下がる場
合、即ち、一方の差動電流出力ＩOUT が０からＩに、他
方の差動電流出力／ＩOUT がＩから０に変化する場合
は、トランジスタＱU がカットオフしないため、トラン
ジスタＱD のベース電位も上昇せず、トランジスタＱAP
D が強くオンしない状態でトランジスタＱD を介して出
力負荷容量ＣL に蓄積された電荷が放電される。
件、即ち、後の動作で充電用バイポーラトランジスタＱ
U がカットオフしない条件の下で、出力が立ち下がる場
合、即ち、一方の差動電流出力ＩOUT が０からＩに、他
方の差動電流出力／ＩOUT がＩから０に変化する場合
は、トランジスタＱU がカットオフしないため、トラン
ジスタＱD のベース電位も上昇せず、トランジスタＱAP
D が強くオンしない状態でトランジスタＱD を介して出
力負荷容量ＣL に蓄積された電荷が放電される。
【００４８】次に、出力が立ち上がる場合、即ち、一方
の差動電流出力ＩOUT がＩから０に、他方の差動電流出
力／ＩOUT が０からＩに変化する場合について考える
と、この場合は、出力負荷容量ＣL の容量の大きさにか
かわらず、出力負荷容量ＣL は充電用バイポーラトラン
ジスタＱU からなるエミッタフォロワ回路を介して充電
されるため、従来型のＥＣＬ回路と同様、高速にスイッ
チングする。
の差動電流出力ＩOUT がＩから０に、他方の差動電流出
力／ＩOUT が０からＩに変化する場合について考える
と、この場合は、出力負荷容量ＣL の容量の大きさにか
かわらず、出力負荷容量ＣL は充電用バイポーラトラン
ジスタＱU からなるエミッタフォロワ回路を介して充電
されるため、従来型のＥＣＬ回路と同様、高速にスイッ
チングする。
【００４９】尚、スイッチング動作の際の過渡的状態以
外の静的状態においては、トランジスタＱAPD 及び定電
流源ＩAPD に流れる電流は微小に抑制されるため、消費
電力は小さい。
外の静的状態においては、トランジスタＱAPD 及び定電
流源ＩAPD に流れる電流は微小に抑制されるため、消費
電力は小さい。
【００５０】従って、面積増大を抑制しながら同時スイ
ッチングによる特性劣化がなく、−４．５Ｖ又は−５．
２Ｖの電源電位で動作可能な、高速・低消費電力のＥＣ
Ｌ回路を提供することができる。
ッチングによる特性劣化がなく、−４．５Ｖ又は−５．
２Ｖの電源電位で動作可能な、高速・低消費電力のＥＣ
Ｌ回路を提供することができる。
【００５１】図２は、本発明の第２の実施の形態に係る
論理回路の回路構成図である。
論理回路の回路構成図である。
【００５２】図２の第２の実施の形態に係る論理回路の
構成は、図１の第１の実施の形態に係る論理回路の構成
において放電用ＮＰＮバイポーラトランジスタＱD のベ
ースと負荷抵抗Ｒ３の他端との間に配設されていたキャ
パシタＣF を除去した構成である。
構成は、図１の第１の実施の形態に係る論理回路の構成
において放電用ＮＰＮバイポーラトランジスタＱD のベ
ースと負荷抵抗Ｒ３の他端との間に配設されていたキャ
パシタＣF を除去した構成である。
【００５３】第２の実施の形態に係る論理回路の構成に
おいては、出力負荷容量ＣL の容量が大きい条件、即
ち、後の動作で充電用バイポーラトランジスタＱU がカ
ットオフする条件の下で、出力が立ち下がる場合、即
ち、一方の差動電流出力ＩOUT が０からＩに、他方の差
動電流出力／ＩOUT がＩから０に変化する場合、スイッ
チング動作の速度は、放電用ＮＰＮバイポーラトランジ
スタＱD のベースと負荷抵抗Ｒ３の他端との間にキャパ
シタＣF が接続されている場合と比較すると、出力負荷
容量ＣL ＝２ｐＦの条件でおよそ２倍程度と若干遅くな
るが、従来のＥＣＬ回路と比較すると、十分に速いスイ
ッチング速度を得ることができる。その他の動作につい
ては、第１の実施の形態に係る論理回路の構成と同様で
ある。
おいては、出力負荷容量ＣL の容量が大きい条件、即
ち、後の動作で充電用バイポーラトランジスタＱU がカ
ットオフする条件の下で、出力が立ち下がる場合、即
ち、一方の差動電流出力ＩOUT が０からＩに、他方の差
動電流出力／ＩOUT がＩから０に変化する場合、スイッ
チング動作の速度は、放電用ＮＰＮバイポーラトランジ
スタＱD のベースと負荷抵抗Ｒ３の他端との間にキャパ
シタＣF が接続されている場合と比較すると、出力負荷
容量ＣL ＝２ｐＦの条件でおよそ２倍程度と若干遅くな
るが、従来のＥＣＬ回路と比較すると、十分に速いスイ
ッチング速度を得ることができる。その他の動作につい
ては、第１の実施の形態に係る論理回路の構成と同様で
ある。
【００５４】従って、第１の実施の形態に係る論理回路
の構成と比較すると、さらに、面積増大を抑制すること
ができ、必要とされる動作速度と使用可能な回路面積と
の関係によっては、有効な構成である。
の構成と比較すると、さらに、面積増大を抑制すること
ができ、必要とされる動作速度と使用可能な回路面積と
の関係によっては、有効な構成である。
【００５５】図３は、本発明の第３の実施の形態に係る
論理回路の回路構成図であり、本発明に係る論理回路を
３入力ＮＯＲ論理回路に適用した場合の回路構成図であ
る。
論理回路の回路構成図であり、本発明に係る論理回路を
３入力ＮＯＲ論理回路に適用した場合の回路構成図であ
る。
【００５６】並列接続された３つのＮＰＮトランジスタ
Ｑ１、Ｑ２、Ｑ３が差動論理段の一方側の枝をなし、か
つ、これらのベースが差動論理段の回路の入力端子をな
しており、それぞれ入力Ａ１，Ａ２，Ａ３が与えられて
いる。コレクタ共通接続点には、負荷抵抗Ｒ1 を介して
接地電位である基準電位が与えられており、エミッタ共
通接続点には、定電流源となるトランジスタＱ５及び負
荷抵抗Ｒ５が接続され、負荷抵抗Ｒ５の一端には所定の
基準電位が与えられている。また、差動論理段の他方側
の枝は、ベースに基準電位Ｖｂｂ１が与えられているＮ
ＰＮトランジスタＱ４により構成され、トランジスタＱ
４のコレクタは負荷抵抗Ｒ２の一端に接続され、エミッ
タはトランジスタＱ５のコレクタに接続されている。ト
ランジスタＱ１〜Ｑ４が３入力ＮＯＲ論理回路の差動ア
ンプを構成している。負荷抵抗Ｒ２の他端には充電用バ
イポーラトランジスタＱU のエミッタが接続され、トラ
ンジスタＱU のベースは３つのＮＰＮトランジスタＱ
１、Ｑ２、Ｑ３のコレクタ共通接続点に接続され、トラ
ンジスタＱU のコレクタには接地電位である基準電位が
与えられている。トランジスタＱU のエミッタは、放電
用ＮＰＮバイポーラトランジスタＱD のコレクタに接続
される一方、出力ＹＮが取り出される。トランジスタＱ
D のベースは、トランジスタＱ４のコレクタと負荷抵抗
Ｒ２の一端との接続ノードに接続され、トランジスタＱ
D のエミッタは負荷抵抗Ｒ３の一端及びトランジスタＱ
７のコレクタ、トランジスタＱ８のコレクタに接続され
ている。トランジスタＱ７のベースはトランジスタＱ８
のエミッタ及び負荷抵抗Ｒ４の一端と接続され、トラン
ジスタＱ８のベースは負荷抵抗Ｒ３の他端及び定電流源
ＩAPD を構成するトランジスタＱ９のコレクタに接続さ
れている。トランジスタＱ７のエミッタ、負荷抵抗Ｒ４
の他端、トランジスタＱ９のエミッタには、所定の基準
電位が与えられている。トランジスタＱ７，Ｑ８及び負
荷抵抗Ｒ４からなるダーリントン構成の回路が、図１に
おけるトランジスタＱAPD を構成している。さらに、放
電用ＮＰＮバイポーラトランジスタＱD のベースと負荷
抵抗Ｒ３の他端との間には、スイッチング動作をより高
速化するためのキャパシタＣF が接続されている。ま
た、トランジスタＱ９のベースには、スイッチング動作
の際の過渡的状態以外の静的状態においてトランジスタ
Ｑ７及びＱ８に流れる電流を常に一定とするような電圧
を発生するバイアス回路が接続される。
Ｑ１、Ｑ２、Ｑ３が差動論理段の一方側の枝をなし、か
つ、これらのベースが差動論理段の回路の入力端子をな
しており、それぞれ入力Ａ１，Ａ２，Ａ３が与えられて
いる。コレクタ共通接続点には、負荷抵抗Ｒ1 を介して
接地電位である基準電位が与えられており、エミッタ共
通接続点には、定電流源となるトランジスタＱ５及び負
荷抵抗Ｒ５が接続され、負荷抵抗Ｒ５の一端には所定の
基準電位が与えられている。また、差動論理段の他方側
の枝は、ベースに基準電位Ｖｂｂ１が与えられているＮ
ＰＮトランジスタＱ４により構成され、トランジスタＱ
４のコレクタは負荷抵抗Ｒ２の一端に接続され、エミッ
タはトランジスタＱ５のコレクタに接続されている。ト
ランジスタＱ１〜Ｑ４が３入力ＮＯＲ論理回路の差動ア
ンプを構成している。負荷抵抗Ｒ２の他端には充電用バ
イポーラトランジスタＱU のエミッタが接続され、トラ
ンジスタＱU のベースは３つのＮＰＮトランジスタＱ
１、Ｑ２、Ｑ３のコレクタ共通接続点に接続され、トラ
ンジスタＱU のコレクタには接地電位である基準電位が
与えられている。トランジスタＱU のエミッタは、放電
用ＮＰＮバイポーラトランジスタＱD のコレクタに接続
される一方、出力ＹＮが取り出される。トランジスタＱ
D のベースは、トランジスタＱ４のコレクタと負荷抵抗
Ｒ２の一端との接続ノードに接続され、トランジスタＱ
D のエミッタは負荷抵抗Ｒ３の一端及びトランジスタＱ
７のコレクタ、トランジスタＱ８のコレクタに接続され
ている。トランジスタＱ７のベースはトランジスタＱ８
のエミッタ及び負荷抵抗Ｒ４の一端と接続され、トラン
ジスタＱ８のベースは負荷抵抗Ｒ３の他端及び定電流源
ＩAPD を構成するトランジスタＱ９のコレクタに接続さ
れている。トランジスタＱ７のエミッタ、負荷抵抗Ｒ４
の他端、トランジスタＱ９のエミッタには、所定の基準
電位が与えられている。トランジスタＱ７，Ｑ８及び負
荷抵抗Ｒ４からなるダーリントン構成の回路が、図１に
おけるトランジスタＱAPD を構成している。さらに、放
電用ＮＰＮバイポーラトランジスタＱD のベースと負荷
抵抗Ｒ３の他端との間には、スイッチング動作をより高
速化するためのキャパシタＣF が接続されている。ま
た、トランジスタＱ９のベースには、スイッチング動作
の際の過渡的状態以外の静的状態においてトランジスタ
Ｑ７及びＱ８に流れる電流を常に一定とするような電圧
を発生するバイアス回路が接続される。
【００５７】以下、本発明の第３の実施の形態に係る３
入力ＮＯＲ論理回路の動作について説明する。
入力ＮＯＲ論理回路の動作について説明する。
【００５８】最初に、出力ＹＮに大きい負荷容量ＣL が
接続された条件、即ち、後の動作で充電用バイポーラト
ランジスタＱU がカットオフする条件のもとで、出力Ｙ
Ｎが立ち下がる場合、即ち、入力Ａ１，Ａ２，Ａ３のう
ちいずれか１つ以上が立ち上がる場合について考える。
このときトランジスタＱ５及び負荷抵抗Ｒ５からなる定
電流源の電流は抵抗Ｒ１及びトランジスタＱ１〜Ｑ３の
うち入力Ａ１，Ａ２，Ａ３が立ち上がったものを介して
流れることになり、充電用バイポーラトランジスタＱU
のベースの電位は、０Ｖから−Ｉ×Ｒ１（Ｉは定電流源
の電流）へ急速に降下する。トランジスタＱ４はオンの
状態からオフの状態に変わり、出力ＹＮは、負荷容量Ｃ
L の存在により「Ｈ」レベルの出力−ＶBEQUとなってい
るため、トランジスタＱU は瞬間的にカットオフし、ト
ランジスタＱD のベース電位は、−ＶBEQU−Ｉ×Ｒ２か
ら−ＶBEQUに向かって上昇し始める。これに応じて、負
荷抵抗Ｒ３とキャパシタＣF の存在によりトランジスタ
Ｑ８のベース電位が上昇し、トランジスタＱ８とトラン
ジスタＱ７は強くオンすることになり、放電用ＮＰＮバ
イポーラトランジスタＱD を介して負荷容量ＣL に蓄積
された電荷が急速に放電される。放電後は、出力ＹＮが
立ち下がるとともに、トランジスタＱD のベース電位は
−ＶBEQU−Ｉ×Ｒ１まで低下し、トランジスタＱ８のベ
ース電位も低下するので、トランジスタＱ７及びＱ８に
流れる電流は微小となり、消費電力は小さくなる。
接続された条件、即ち、後の動作で充電用バイポーラト
ランジスタＱU がカットオフする条件のもとで、出力Ｙ
Ｎが立ち下がる場合、即ち、入力Ａ１，Ａ２，Ａ３のう
ちいずれか１つ以上が立ち上がる場合について考える。
このときトランジスタＱ５及び負荷抵抗Ｒ５からなる定
電流源の電流は抵抗Ｒ１及びトランジスタＱ１〜Ｑ３の
うち入力Ａ１，Ａ２，Ａ３が立ち上がったものを介して
流れることになり、充電用バイポーラトランジスタＱU
のベースの電位は、０Ｖから−Ｉ×Ｒ１（Ｉは定電流源
の電流）へ急速に降下する。トランジスタＱ４はオンの
状態からオフの状態に変わり、出力ＹＮは、負荷容量Ｃ
L の存在により「Ｈ」レベルの出力−ＶBEQUとなってい
るため、トランジスタＱU は瞬間的にカットオフし、ト
ランジスタＱD のベース電位は、−ＶBEQU−Ｉ×Ｒ２か
ら−ＶBEQUに向かって上昇し始める。これに応じて、負
荷抵抗Ｒ３とキャパシタＣF の存在によりトランジスタ
Ｑ８のベース電位が上昇し、トランジスタＱ８とトラン
ジスタＱ７は強くオンすることになり、放電用ＮＰＮバ
イポーラトランジスタＱD を介して負荷容量ＣL に蓄積
された電荷が急速に放電される。放電後は、出力ＹＮが
立ち下がるとともに、トランジスタＱD のベース電位は
−ＶBEQU−Ｉ×Ｒ１まで低下し、トランジスタＱ８のベ
ース電位も低下するので、トランジスタＱ７及びＱ８に
流れる電流は微小となり、消費電力は小さくなる。
【００５９】一方、負荷容量ＣL の容量が小さい条件、
即ち、後の動作で充電用バイポーラトランジスタＱU が
カットオフしない条件の下では、トランジスタＱU はカ
ットオフせず、出力ＹＮの電位はトランジスタＱU のベ
ース電位に追随する。放電用ＮＰＮバイポーラトランジ
スタＱD のベース電位は上昇せず、負荷容量ＣL に蓄積
された電荷はトランジスタＱ７〜Ｑ９に流れる静的電流
により放電される。
即ち、後の動作で充電用バイポーラトランジスタＱU が
カットオフしない条件の下では、トランジスタＱU はカ
ットオフせず、出力ＹＮの電位はトランジスタＱU のベ
ース電位に追随する。放電用ＮＰＮバイポーラトランジ
スタＱD のベース電位は上昇せず、負荷容量ＣL に蓄積
された電荷はトランジスタＱ７〜Ｑ９に流れる静的電流
により放電される。
【００６０】次に、出力ＹＮが立ち上がる場合、即ち、
入力Ａ１〜Ａ３のすべてが「Ｌ」レベルになる場合につ
いて考える。このときトランジスタＱ５及び負荷抵抗Ｒ
５からなる定電流源の電流は抵抗Ｒ２及びトランジスタ
Ｑ４を介して流れることになり、トランジスタＱU のベ
ース電位は−Ｉ×Ｒ１から０Ｖに上昇し、負荷容量ＣL
はその容量の大小にかかわらず、トランジスタＱU のエ
ミッタ電流により急速に充電される。放電用ＮＰＮバイ
ポーラトランジスタＱD のベース電位は−ＶBEQU−Ｉ×
Ｒ２へと遷移する。負荷抵抗Ｒ１の大きさと負荷抵抗Ｒ
２の大きさとが等しいとすると、トランジスタＱD のベ
ース電位は出力ＹＮが「Ｌ」レベルの場合と等しくな
り、この場合も消費電力は小さい。
入力Ａ１〜Ａ３のすべてが「Ｌ」レベルになる場合につ
いて考える。このときトランジスタＱ５及び負荷抵抗Ｒ
５からなる定電流源の電流は抵抗Ｒ２及びトランジスタ
Ｑ４を介して流れることになり、トランジスタＱU のベ
ース電位は−Ｉ×Ｒ１から０Ｖに上昇し、負荷容量ＣL
はその容量の大小にかかわらず、トランジスタＱU のエ
ミッタ電流により急速に充電される。放電用ＮＰＮバイ
ポーラトランジスタＱD のベース電位は−ＶBEQU−Ｉ×
Ｒ２へと遷移する。負荷抵抗Ｒ１の大きさと負荷抵抗Ｒ
２の大きさとが等しいとすると、トランジスタＱD のベ
ース電位は出力ＹＮが「Ｌ」レベルの場合と等しくな
り、この場合も消費電力は小さい。
【００６１】図４は、バイアス回路の回路構成図であ
る。上述したように、図３におけるトランジスタＱ９の
ベースには、スイッチング動作の際の過渡的状態以外の
静的状態においてトランジスタＱ７及びＱ８に流れる電
流を常に一定とするような電圧を発生するバイアス回路
が接続されるが、図４のバイアス回路はその一例の回路
である。
る。上述したように、図３におけるトランジスタＱ９の
ベースには、スイッチング動作の際の過渡的状態以外の
静的状態においてトランジスタＱ７及びＱ８に流れる電
流を常に一定とするような電圧を発生するバイアス回路
が接続されるが、図４のバイアス回路はその一例の回路
である。
【００６２】コレクタに接地電位である基準電位が与え
られたトランジスタＱ１０のコレクタ・ベース間に直流
電源Ｖ１が接続され、トランジスタＱ１０のエミッタに
はトランジスタＱ１１のベース及びコレクタが接続さ
れ、トランジスタＱ１１のエミッタには負荷抵抗Ｒ６の
一端が接続されている。負荷抵抗Ｒ６の他端は、トラン
ジスタＱ１２のベース、トランジスタＱ１３のコレク
タ、トランジスタＱ１４のコレクタ及びエミッタに接続
されている。トランジスタＱ１２のコレクタには接地電
位である基準電位が与えられ、エミッタは負荷抵抗Ｒ７
の一端が接続されるとともにバイアス電圧を発生する。
負荷抵抗Ｒ７の他端、トランジスタＱ１３のエミッタ、
トランジスタＱ１４のベースには所定の基準電位が与え
られている。直流電源Ｖ１は、電圧変動、温度変動がな
い電圧源とする。
られたトランジスタＱ１０のコレクタ・ベース間に直流
電源Ｖ１が接続され、トランジスタＱ１０のエミッタに
はトランジスタＱ１１のベース及びコレクタが接続さ
れ、トランジスタＱ１１のエミッタには負荷抵抗Ｒ６の
一端が接続されている。負荷抵抗Ｒ６の他端は、トラン
ジスタＱ１２のベース、トランジスタＱ１３のコレク
タ、トランジスタＱ１４のコレクタ及びエミッタに接続
されている。トランジスタＱ１２のコレクタには接地電
位である基準電位が与えられ、エミッタは負荷抵抗Ｒ７
の一端が接続されるとともにバイアス電圧を発生する。
負荷抵抗Ｒ７の他端、トランジスタＱ１３のエミッタ、
トランジスタＱ１４のベースには所定の基準電位が与え
られている。直流電源Ｖ１は、電圧変動、温度変動がな
い電圧源とする。
【００６３】このバイアス回路を図３におけるトランジ
スタＱ９のベースに接続することにより、スイッチング
動作の際の過渡的状態以外の静的状態においてトランジ
スタＱ７及びＱ８に流れる電流は常に一定に維持され、
消費電力が低減される。
スタＱ９のベースに接続することにより、スイッチング
動作の際の過渡的状態以外の静的状態においてトランジ
スタＱ７及びＱ８に流れる電流は常に一定に維持され、
消費電力が低減される。
【００６４】図５は、バイアス回路が接続された本発明
に係る論理回路の回路構成図である。
に係る論理回路の回路構成図である。
【００６５】本発明に係る論理回路の構成部分は、以下
のように構成されている。コレクタに負荷抵抗Ｒ１の一
端が接続され、通常は接地電位である基準電位が与えら
れた充電用バイポーラトランジスタＱU のベースに、負
荷抵抗Ｒ１の他端が接続され、エミッタには負荷抵抗Ｒ
２の一端が接続されている。負荷抵抗Ｒ１の他端には差
動アンプ１０の一方の差動電流出力ＩOUT が与えられ、
負荷抵抗Ｒ２の他端には差動アンプ１０の他方の差動電
流出力／ＩOUT が与えられる。差動アンプの差動電流出
力ＩOUT と／ＩOUT とは相補的な関係にある。差動アン
プ１０には所定の基準電位が与えられている。コレクタ
に負荷抵抗Ｒ２の一端が接続された放電用ＮＰＮバイポ
ーラトランジスタＱD のベースに、負荷抵抗Ｒ２の他端
が接続され、エミッタには負荷抵抗Ｒ３の一端であるノ
ードＸ、トランジスタＱ５のコレクタ及びトランジスタ
Ｑ６のコレクタが接続されている。トランジスタＱ５の
エミッタとトランジスタＱ６のベースと負荷抵抗Ｒ６の
一端とは相互に接続されており、トランジスタＱ６のエ
ミッタ及び負荷抵抗Ｒ６の他端には所定の基準電位が与
えられている。トランジスタＱ５，Ｑ６及び負荷抵抗Ｒ
６によってダーリントン増幅器ＱAPD が構成されてい
る。負荷抵抗Ｒ３の他端であるノードＹはトランジスタ
Ｑ５のベースが接続されている。さらに、ノードＹに
は、トランジスタＱ７のコレクタであるノードＺが接続
され、トランジスタＱ７のエミッタには所定の基準電位
が与えられている。トランジスタＱ７が定電流源ＩAPD
を構成している。
のように構成されている。コレクタに負荷抵抗Ｒ１の一
端が接続され、通常は接地電位である基準電位が与えら
れた充電用バイポーラトランジスタＱU のベースに、負
荷抵抗Ｒ１の他端が接続され、エミッタには負荷抵抗Ｒ
２の一端が接続されている。負荷抵抗Ｒ１の他端には差
動アンプ１０の一方の差動電流出力ＩOUT が与えられ、
負荷抵抗Ｒ２の他端には差動アンプ１０の他方の差動電
流出力／ＩOUT が与えられる。差動アンプの差動電流出
力ＩOUT と／ＩOUT とは相補的な関係にある。差動アン
プ１０には所定の基準電位が与えられている。コレクタ
に負荷抵抗Ｒ２の一端が接続された放電用ＮＰＮバイポ
ーラトランジスタＱD のベースに、負荷抵抗Ｒ２の他端
が接続され、エミッタには負荷抵抗Ｒ３の一端であるノ
ードＸ、トランジスタＱ５のコレクタ及びトランジスタ
Ｑ６のコレクタが接続されている。トランジスタＱ５の
エミッタとトランジスタＱ６のベースと負荷抵抗Ｒ６の
一端とは相互に接続されており、トランジスタＱ６のエ
ミッタ及び負荷抵抗Ｒ６の他端には所定の基準電位が与
えられている。トランジスタＱ５，Ｑ６及び負荷抵抗Ｒ
６によってダーリントン増幅器ＱAPD が構成されてい
る。負荷抵抗Ｒ３の他端であるノードＹはトランジスタ
Ｑ５のベースが接続されている。さらに、ノードＹに
は、トランジスタＱ７のコレクタであるノードＺが接続
され、トランジスタＱ７のエミッタには所定の基準電位
が与えられている。トランジスタＱ７が定電流源ＩAPD
を構成している。
【００６６】一方、バイアス回路の構成部分は、以下の
ように構成されている。コレクタに接地電位である基準
電位が与えられたトランジスタＱ１のコレクタ・ベース
間に直流電源Ｖ１が接続され、トランジスタＱ１のエミ
ッタにはトランジスタＱ２のベース及びコレクタが接続
され、トランジスタＱ２のエミッタには負荷抵抗Ｒ４の
一端が接続されている。トランジスタＱ１のベースと直
流電源Ｖ１の負極側との間をノードＳとする。ノードＴ
である負荷抵抗Ｒ４の他端は、トランジスタＱ４のベー
ス、トランジスタＱ３のコレクタに接続されている。ト
ランジスタＱ４のエミッタとトランジスタＱ３のベース
と負荷抵抗Ｒ５の一端とは相互に接続されており、トラ
ンジスタＱ３のエミッタ及び負荷抵抗Ｒ５の他端には所
定の基準電位が与えられている。直流電源Ｖ１は、電圧
変動、温度変動がない電圧源とする。
ように構成されている。コレクタに接地電位である基準
電位が与えられたトランジスタＱ１のコレクタ・ベース
間に直流電源Ｖ１が接続され、トランジスタＱ１のエミ
ッタにはトランジスタＱ２のベース及びコレクタが接続
され、トランジスタＱ２のエミッタには負荷抵抗Ｒ４の
一端が接続されている。トランジスタＱ１のベースと直
流電源Ｖ１の負極側との間をノードＳとする。ノードＴ
である負荷抵抗Ｒ４の他端は、トランジスタＱ４のベー
ス、トランジスタＱ３のコレクタに接続されている。ト
ランジスタＱ４のエミッタとトランジスタＱ３のベース
と負荷抵抗Ｒ５の一端とは相互に接続されており、トラ
ンジスタＱ３のエミッタ及び負荷抵抗Ｒ５の他端には所
定の基準電位が与えられている。直流電源Ｖ１は、電圧
変動、温度変動がない電圧源とする。
【００６７】以上の本発明に係る論理回路のトランジス
タＱ７のベースと、バイアス回路のトランジスタＱ４の
エミッタとトランジスタＱ３のベースと負荷抵抗Ｒ５の
一端とが相互に接続され、トランジスタＱ７のベースに
バイアス電位が与えられる。また、ここでは、上記各所
定の基準電位は、電源電圧ＶEEにより与えられるものと
する。
タＱ７のベースと、バイアス回路のトランジスタＱ４の
エミッタとトランジスタＱ３のベースと負荷抵抗Ｒ５の
一端とが相互に接続され、トランジスタＱ７のベースに
バイアス電位が与えられる。また、ここでは、上記各所
定の基準電位は、電源電圧ＶEEにより与えられるものと
する。
【００６８】図６は、電源電圧ＶEEが変動した場合にお
ける電位・電流の変化を示すグラフであり、図６（ａ）
はノードＹの電位ＶY の変化を示すグラフ、図６（ｂ）
はノードＴ又はノードＹ（負荷抵抗Ｒ４又はＲ３）を流
れる電流ＩCQ3 （トランジスタＱ３のコレクタ電流）の
変化を示すグラフである。
ける電位・電流の変化を示すグラフであり、図６（ａ）
はノードＹの電位ＶY の変化を示すグラフ、図６（ｂ）
はノードＴ又はノードＹ（負荷抵抗Ｒ４又はＲ３）を流
れる電流ＩCQ3 （トランジスタＱ３のコレクタ電流）の
変化を示すグラフである。
【００６９】バイアス回路中のノードＳの電位は、電源
電圧ＶEEが変動しても電源Ｖ１により一定に保持されて
いる。従って、負荷抵抗Ｒ４に印加される電圧をＶR4、
負荷抵抗Ｒ４に流れる電流をＩR4とすると、トランジス
タＱ３のコレクタ電流ＩCQ3は、 ＩCQ3 ＝ＩR4＝ＶR4／Ｒ４ となり、 ｄＶR4／ｄＶEE＝−１ であるから、 ｄＩR4／ｄＶEE＝−１／Ｒ４ となる。負荷抵抗Ｒ３、Ｒ４を含む部分でカレントミラ
ー回路が成立し、負荷抵抗Ｒ３にも電流ＩR4と等しい電
流が流れるから、ノードＸの電位をＶX とすると、ノー
ドＹの電位は、 ＶY ＝ＶX −ＩR4×Ｒ３ となる。回路が、電位ＶX は電源電圧ＶEEが変動しても
一定に保持されるように設計されているものとすると、 ｄＶY ／ｄＶEE＝−ｄＩR4／ｄＶEE×Ｒ３−ＩR4×ｄＲ３／ｄＶEE ＝Ｒ３／Ｒ４ ここで、Ｒ３＝Ｒ４とすると、 ｄＶY ／ｄＶEE＝＋１ となる。従って、電位ＶY は電源電圧ＶEEと同じように
変動し、トランジスタＱ５，Ｑ６のコレクタ電流は一定
となり、ＡＰＤ能力は、電源電圧ＶEEが変動しても一定
に保持される。以上の結果を図示したものが、図６のグ
ラフである。
電圧ＶEEが変動しても電源Ｖ１により一定に保持されて
いる。従って、負荷抵抗Ｒ４に印加される電圧をＶR4、
負荷抵抗Ｒ４に流れる電流をＩR4とすると、トランジス
タＱ３のコレクタ電流ＩCQ3は、 ＩCQ3 ＝ＩR4＝ＶR4／Ｒ４ となり、 ｄＶR4／ｄＶEE＝−１ であるから、 ｄＩR4／ｄＶEE＝−１／Ｒ４ となる。負荷抵抗Ｒ３、Ｒ４を含む部分でカレントミラ
ー回路が成立し、負荷抵抗Ｒ３にも電流ＩR4と等しい電
流が流れるから、ノードＸの電位をＶX とすると、ノー
ドＹの電位は、 ＶY ＝ＶX −ＩR4×Ｒ３ となる。回路が、電位ＶX は電源電圧ＶEEが変動しても
一定に保持されるように設計されているものとすると、 ｄＶY ／ｄＶEE＝−ｄＩR4／ｄＶEE×Ｒ３−ＩR4×ｄＲ３／ｄＶEE ＝Ｒ３／Ｒ４ ここで、Ｒ３＝Ｒ４とすると、 ｄＶY ／ｄＶEE＝＋１ となる。従って、電位ＶY は電源電圧ＶEEと同じように
変動し、トランジスタＱ５，Ｑ６のコレクタ電流は一定
となり、ＡＰＤ能力は、電源電圧ＶEEが変動しても一定
に保持される。以上の結果を図示したものが、図６のグ
ラフである。
【００７０】図７は、温度が変動した場合における電位
・電流の変化を示すグラフであり、図７（ａ）はノード
Ｘの電位ＶX の変化を示すグラフ、図７（ｂ）はノード
Ｙの電位ＶY の変化を示すグラフ、図７（ｃ）はノード
Ｔ又はノードＹ（負荷抵抗Ｒ４又はＲ３）を流れる電流
ＩCQ3 （トランジスタＱ３のコレクタ電流）の変化を示
すグラフである。
・電流の変化を示すグラフであり、図７（ａ）はノード
Ｘの電位ＶX の変化を示すグラフ、図７（ｂ）はノード
Ｙの電位ＶY の変化を示すグラフ、図７（ｃ）はノード
Ｔ又はノードＹ（負荷抵抗Ｒ４又はＲ３）を流れる電流
ＩCQ3 （トランジスタＱ３のコレクタ電流）の変化を示
すグラフである。
【００７１】ここでも、バイアス回路中のノードＳの電
位は、温度が変動しても電源Ｖ１により一定に保持され
ている。温度をＴとすると、 ＶR4＝ＩR4×Ｒ４ であるから、 ｄＶR4／ｄＴ＝ｄＩR4／ｄＴ×Ｒ４＋ＩR4×ｄＲ４／ｄＴ （１） 一方、 ＶY ＝ＶX −ＩR4×Ｒ３ であるから、 ｄＶY ／ｄＴ＝ｄＶX ／ｄＴ−ｄＩR4／ｄＴ×Ｒ３−Ｉ
R4×ｄＲ３／ｄＴ となり、式（１）より、 ｄＩR4／ｄＴ＝（ｄＶR4／ｄＴ−ＩR4×ｄＲ４／ｄＴ）
／Ｒ４ であるから、これを代入して、 ｄＶY ／ｄＴ＝ｄＶX ／ｄＴ−（ｄＶR4／ｄＴ−ＩR4×
ｄR4／ｄＴ）×Ｒ３／Ｒ４−ＩR4×ｄＲ３／ｄＴ ここで、Ｒ３＝Ｒ４とすると、 ｄＶY ／ｄＴ＝ｄＶX ／ｄＴ−ｄＶR4／ｄＴ であり、トランジスタの順方向ベース・エミッタ間電圧
の温度係数をＴVBE （＝１．５ｍＶ／℃）とすると、 ｄＶX ／ｄＴ＝−２×ＴVBE ｄＶR4／ｄＴ＝−４×ＴVBE であるから、 ｄＶY ／ｄＴ＝２×ＴVBE ＜０ となる。従って、ダーリントン増幅器ＱAPD において
は、温度が変動しても流れる電流は変動せず、ＡＰＤ能
力は一定に保持される。以上の結果を図示したものが、
図７のグラフである。
位は、温度が変動しても電源Ｖ１により一定に保持され
ている。温度をＴとすると、 ＶR4＝ＩR4×Ｒ４ であるから、 ｄＶR4／ｄＴ＝ｄＩR4／ｄＴ×Ｒ４＋ＩR4×ｄＲ４／ｄＴ （１） 一方、 ＶY ＝ＶX −ＩR4×Ｒ３ であるから、 ｄＶY ／ｄＴ＝ｄＶX ／ｄＴ−ｄＩR4／ｄＴ×Ｒ３−Ｉ
R4×ｄＲ３／ｄＴ となり、式（１）より、 ｄＩR4／ｄＴ＝（ｄＶR4／ｄＴ−ＩR4×ｄＲ４／ｄＴ）
／Ｒ４ であるから、これを代入して、 ｄＶY ／ｄＴ＝ｄＶX ／ｄＴ−（ｄＶR4／ｄＴ−ＩR4×
ｄR4／ｄＴ）×Ｒ３／Ｒ４−ＩR4×ｄＲ３／ｄＴ ここで、Ｒ３＝Ｒ４とすると、 ｄＶY ／ｄＴ＝ｄＶX ／ｄＴ−ｄＶR4／ｄＴ であり、トランジスタの順方向ベース・エミッタ間電圧
の温度係数をＴVBE （＝１．５ｍＶ／℃）とすると、 ｄＶX ／ｄＴ＝−２×ＴVBE ｄＶR4／ｄＴ＝−４×ＴVBE であるから、 ｄＶY ／ｄＴ＝２×ＴVBE ＜０ となる。従って、ダーリントン増幅器ＱAPD において
は、温度が変動しても流れる電流は変動せず、ＡＰＤ能
力は一定に保持される。以上の結果を図示したものが、
図７のグラフである。
【００７２】図８は、本発明の第４の実施の形態に係る
論理回路の回路構成図であり、本発明に係る論理回路を
３入力ＯＲ論理回路に適用した場合の回路構成図であ
る。
論理回路の回路構成図であり、本発明に係る論理回路を
３入力ＯＲ論理回路に適用した場合の回路構成図であ
る。
【００７３】並列接続された３つのＮＰＮトランジスタ
Ｑ１５、Ｑ１６、Ｑ１７、Ｑ２０が差動論理段の一方側
の枝をなし、かつ、トランジスタＱ１５〜１７のベース
が差動論理段の回路の入力端子をなしており、それぞれ
入力Ａ１，Ａ２，Ａ３が与えられている。トランジスタ
Ｑ１５〜１７のエミッタ共通接続点はトランジスタＱ２
０のベースに接続される。トランジスタＱ１５〜Ｑ１７
のコレクタ共通接続点には接地電位である基準電位が与
えられており、エミッタ共通接続点には、定電流源とな
るトランジスタＱ１８及び負荷抵抗Ｒ８が接続され、負
荷抵抗Ｒ８トランジスタＱ１５〜１７の一端には所定の
基準電位が与えられている。また、差動論理段の他方側
の枝は、ベースに基準電位Ｖｂｂ２が与えられているＮ
ＰＮトランジスタＱ１９とにより構成され、トランジス
タＱ１９のコレクタは負荷抵抗Ｒ１の一端に接続され、
負荷抵抗Ｒ１の他端には接地電位である基準電位が与え
られるとともに、充電用バイポーラトランジスタＱU の
コレクタに接続されている。また、トランジスタＱ２０
のコレクタは負荷抵抗Ｒ２の一端に接続され、負荷抵抗
Ｒ２の他端はトランジスタＱU のエミッタに接続され、
トランジスタＱU のベースはトランジスタＱ１９と負荷
抵抗Ｒ１との接続ノードに接続されている。トランジス
タＱ１９及びＱ２０のエミッタ共通接続点は、定電流源
となるトランジスタＱ２１及び負荷抵抗Ｒ９が接続さ
れ、負荷抵抗Ｒ９の一端には所定の基準電位が与えられ
ている。トランジスタＱ１８のベースとＱ２１のベース
とは相互に接続され低電流源を構成する。トランジスタ
Ｑ１５〜１７，Ｑ１９〜〜２０が３入力ＯＲ論理回路の
差動アンプを構成している。
Ｑ１５、Ｑ１６、Ｑ１７、Ｑ２０が差動論理段の一方側
の枝をなし、かつ、トランジスタＱ１５〜１７のベース
が差動論理段の回路の入力端子をなしており、それぞれ
入力Ａ１，Ａ２，Ａ３が与えられている。トランジスタ
Ｑ１５〜１７のエミッタ共通接続点はトランジスタＱ２
０のベースに接続される。トランジスタＱ１５〜Ｑ１７
のコレクタ共通接続点には接地電位である基準電位が与
えられており、エミッタ共通接続点には、定電流源とな
るトランジスタＱ１８及び負荷抵抗Ｒ８が接続され、負
荷抵抗Ｒ８トランジスタＱ１５〜１７の一端には所定の
基準電位が与えられている。また、差動論理段の他方側
の枝は、ベースに基準電位Ｖｂｂ２が与えられているＮ
ＰＮトランジスタＱ１９とにより構成され、トランジス
タＱ１９のコレクタは負荷抵抗Ｒ１の一端に接続され、
負荷抵抗Ｒ１の他端には接地電位である基準電位が与え
られるとともに、充電用バイポーラトランジスタＱU の
コレクタに接続されている。また、トランジスタＱ２０
のコレクタは負荷抵抗Ｒ２の一端に接続され、負荷抵抗
Ｒ２の他端はトランジスタＱU のエミッタに接続され、
トランジスタＱU のベースはトランジスタＱ１９と負荷
抵抗Ｒ１との接続ノードに接続されている。トランジス
タＱ１９及びＱ２０のエミッタ共通接続点は、定電流源
となるトランジスタＱ２１及び負荷抵抗Ｒ９が接続さ
れ、負荷抵抗Ｒ９の一端には所定の基準電位が与えられ
ている。トランジスタＱ１８のベースとＱ２１のベース
とは相互に接続され低電流源を構成する。トランジスタ
Ｑ１５〜１７，Ｑ１９〜〜２０が３入力ＯＲ論理回路の
差動アンプを構成している。
【００７４】トランジスタＱU のエミッタは、放電用Ｎ
ＰＮバイポーラトランジスタＱD のコレクタに接続され
る一方、出力Ｙが取り出される。トランジスタＱD のベ
ースは、トランジスタＱ２０のコレクタと負荷抵抗Ｒ２
の一端との接続ノードに接続され、トランジスタＱD の
エミッタは負荷抵抗Ｒ３の一端及びトランジスタＱ７の
コレクタ、トランジスタＱ８のコレクタに接続されてい
る。トランジスタＱ７のベースはトランジスタＱ８のエ
ミッタ及び負荷抵抗Ｒ４の一端と接続され、トランジス
タＱ８のベースは負荷抵抗Ｒ３の他端及び定電流源ＩAP
D を構成するトランジスタＱ９のコレクタに接続されて
いる。トランジスタＱ７のエミッタ、負荷抵抗Ｒ４の他
端、トランジスタＱ９のエミッタには、所定の基準電位
が与えられている。トランジスタＱ７，Ｑ８及び負荷抵
抗Ｒ４からなるダーリントン構成の回路が、図１におけ
るトランジスタＱAPD を構成している。さらに、放電用
ＮＰＮバイポーラトランジスタＱD のベースと負荷抵抗
Ｒ３の他端との間には、スイッチング動作をより高速化
するためのキャパシタＣF が接続されている。また、ト
ランジスタＱ９のベースには、トランジスタＱ７及びＱ
８に流れる電流を常に一定とするような電圧を発生する
バイアス回路が接続される。
ＰＮバイポーラトランジスタＱD のコレクタに接続され
る一方、出力Ｙが取り出される。トランジスタＱD のベ
ースは、トランジスタＱ２０のコレクタと負荷抵抗Ｒ２
の一端との接続ノードに接続され、トランジスタＱD の
エミッタは負荷抵抗Ｒ３の一端及びトランジスタＱ７の
コレクタ、トランジスタＱ８のコレクタに接続されてい
る。トランジスタＱ７のベースはトランジスタＱ８のエ
ミッタ及び負荷抵抗Ｒ４の一端と接続され、トランジス
タＱ８のベースは負荷抵抗Ｒ３の他端及び定電流源ＩAP
D を構成するトランジスタＱ９のコレクタに接続されて
いる。トランジスタＱ７のエミッタ、負荷抵抗Ｒ４の他
端、トランジスタＱ９のエミッタには、所定の基準電位
が与えられている。トランジスタＱ７，Ｑ８及び負荷抵
抗Ｒ４からなるダーリントン構成の回路が、図１におけ
るトランジスタＱAPD を構成している。さらに、放電用
ＮＰＮバイポーラトランジスタＱD のベースと負荷抵抗
Ｒ３の他端との間には、スイッチング動作をより高速化
するためのキャパシタＣF が接続されている。また、ト
ランジスタＱ９のベースには、トランジスタＱ７及びＱ
８に流れる電流を常に一定とするような電圧を発生する
バイアス回路が接続される。
【００７５】本発明の第４の実施の形態に係る３入力Ｏ
Ｒ論理回路においては、３個のトランジスタＱ１５，Ｑ
１６，Ｑ１７によって３入力ＯＲ論理回路をワイヤード
方式により構成している。その他の構成は、図３の第３
の実施の形態に係る３入力ＮＯＲ論理回路の構成と同様
であり、基本的な動作の原理は、図１乃至図３の第１乃
至第３の実施の形態で説明した動作原理と同様である。
Ｒ論理回路においては、３個のトランジスタＱ１５，Ｑ
１６，Ｑ１７によって３入力ＯＲ論理回路をワイヤード
方式により構成している。その他の構成は、図３の第３
の実施の形態に係る３入力ＮＯＲ論理回路の構成と同様
であり、基本的な動作の原理は、図１乃至図３の第１乃
至第３の実施の形態で説明した動作原理と同様である。
【００７６】図９は、本発明の第５の実施の形態に係る
論理回路の回路構成図であり、本発明に係る論理回路を
差動出力回路に適用した第１の場合の回路構成図であ
る。
論理回路の回路構成図であり、本発明に係る論理回路を
差動出力回路に適用した第１の場合の回路構成図であ
る。
【００７７】ベースに入力Ａ１が与えられるトランジス
タＱ２２と、ベースに基準電位Ｖｂｂ１が与えられるト
ランジスタＱ２３とは、コレクタにそれぞれ負荷抵抗Ｒ
１の一端、負荷抵抗Ｒ１’の一端が接続され、共通接続
されたエミッタには、定電流源となるトランジスタＱ２
４及び負荷抵抗Ｒ１０が接続され、負荷抵抗Ｒ１０の一
端には所定の基準電位が与えられている。トランジスタ
Ｑ２４のベースには基準電位Ｖｃｓ１が与えられてい
る。負荷抵抗Ｒ１の一端と負荷抵抗Ｒ１’の一端とは、
それぞれ充電用バイポーラトランジスタＱU のベース、
充電用バイポーラトランジスタＱU ’のベースに接続さ
れ、負荷抵抗Ｒ１の他端及び負荷抵抗Ｒ１’の他端は、
共通接続されたトランジスタＱU 及びトランジスタＱU
’のコレクタに接続されるとともに、接地電位である
基準電位が与えられている。また、ベースに入力Ａ１が
与えられるトランジスタＱ２５と、ベースに基準電位Ｖ
ｂｂ１が与えられるトランジスタＱ２６とは、コレクタ
にそれぞれ負荷抵抗Ｒ２の一端、負荷抵抗Ｒ２’の一端
が接続され、共通接続されたエミッタには、定電流源と
なるトランジスタＱ２７及び負荷抵抗Ｒ１１が接続さ
れ、負荷抵抗Ｒ１１の一端には所定の基準電位が与えら
れている。トランジスタＱ２７のベースには基準電位Ｖ
ｃｓ１が与えられている。負荷抵抗Ｒ２の一端と負荷抵
抗Ｒ２’の一端とは、それぞれ放電用バイポーラトラン
ジスタＱD のベース、放電用バイポーラトランジスタＱ
D ’のベース、に接続され、負荷抵抗Ｒ２の他端と負荷
抵抗Ｒ２’の他端とは、充電用バイポーラトランジスタ
ＱU のエミッタ、充電用バイポーラトランジスタＱU ’
のエミッタに接続されている。
タＱ２２と、ベースに基準電位Ｖｂｂ１が与えられるト
ランジスタＱ２３とは、コレクタにそれぞれ負荷抵抗Ｒ
１の一端、負荷抵抗Ｒ１’の一端が接続され、共通接続
されたエミッタには、定電流源となるトランジスタＱ２
４及び負荷抵抗Ｒ１０が接続され、負荷抵抗Ｒ１０の一
端には所定の基準電位が与えられている。トランジスタ
Ｑ２４のベースには基準電位Ｖｃｓ１が与えられてい
る。負荷抵抗Ｒ１の一端と負荷抵抗Ｒ１’の一端とは、
それぞれ充電用バイポーラトランジスタＱU のベース、
充電用バイポーラトランジスタＱU ’のベースに接続さ
れ、負荷抵抗Ｒ１の他端及び負荷抵抗Ｒ１’の他端は、
共通接続されたトランジスタＱU 及びトランジスタＱU
’のコレクタに接続されるとともに、接地電位である
基準電位が与えられている。また、ベースに入力Ａ１が
与えられるトランジスタＱ２５と、ベースに基準電位Ｖ
ｂｂ１が与えられるトランジスタＱ２６とは、コレクタ
にそれぞれ負荷抵抗Ｒ２の一端、負荷抵抗Ｒ２’の一端
が接続され、共通接続されたエミッタには、定電流源と
なるトランジスタＱ２７及び負荷抵抗Ｒ１１が接続さ
れ、負荷抵抗Ｒ１１の一端には所定の基準電位が与えら
れている。トランジスタＱ２７のベースには基準電位Ｖ
ｃｓ１が与えられている。負荷抵抗Ｒ２の一端と負荷抵
抗Ｒ２’の一端とは、それぞれ放電用バイポーラトラン
ジスタＱD のベース、放電用バイポーラトランジスタＱ
D ’のベース、に接続され、負荷抵抗Ｒ２の他端と負荷
抵抗Ｒ２’の他端とは、充電用バイポーラトランジスタ
ＱU のエミッタ、充電用バイポーラトランジスタＱU ’
のエミッタに接続されている。
【００７８】トランジスタＱU のエミッタは、放電用Ｎ
ＰＮバイポーラトランジスタＱD のコレクタに接続され
る一方、出力ＹＮが取り出される。トランジスタＱD の
ベースは、トランジスタＱ２６のコレクタと負荷抵抗Ｒ
２の一端との接続ノードに接続され、トランジスタＱD
のエミッタは負荷抵抗Ｒ３の一端及びトランジスタＱ７
のコレクタ、トランジスタＱ８のコレクタに接続されて
いる。トランジスタＱ７のベースはトランジスタＱ８の
エミッタ及び負荷抵抗Ｒ４の一端と接続され、トランジ
スタＱ８のベースは負荷抵抗Ｒ３の他端及び定電流源Ｉ
APD を構成するトランジスタＱ９のコレクタに接続され
ている。トランジスタＱ７のエミッタ、負荷抵抗Ｒ４の
他端、トランジスタＱ９のエミッタには、所定の基準電
位が与えられている。トランジスタＱ７，Ｑ８及び負荷
抵抗Ｒ４からなるダーリントン構成の回路が、図１にお
けるトランジスタＱAPD を構成している。さらに、放電
用ＮＰＮバイポーラトランジスタＱD のベースと負荷抵
抗Ｒ３の他端との間には、スイッチング動作をより高速
化するためのキャパシタＣF が接続されている。また、
トランジスタＱ９のベースには、トランジスタＱ７及び
Ｑ８に流れる電流を常に一定とするような電圧を発生す
るバイアス回路が接続される。
ＰＮバイポーラトランジスタＱD のコレクタに接続され
る一方、出力ＹＮが取り出される。トランジスタＱD の
ベースは、トランジスタＱ２６のコレクタと負荷抵抗Ｒ
２の一端との接続ノードに接続され、トランジスタＱD
のエミッタは負荷抵抗Ｒ３の一端及びトランジスタＱ７
のコレクタ、トランジスタＱ８のコレクタに接続されて
いる。トランジスタＱ７のベースはトランジスタＱ８の
エミッタ及び負荷抵抗Ｒ４の一端と接続され、トランジ
スタＱ８のベースは負荷抵抗Ｒ３の他端及び定電流源Ｉ
APD を構成するトランジスタＱ９のコレクタに接続され
ている。トランジスタＱ７のエミッタ、負荷抵抗Ｒ４の
他端、トランジスタＱ９のエミッタには、所定の基準電
位が与えられている。トランジスタＱ７，Ｑ８及び負荷
抵抗Ｒ４からなるダーリントン構成の回路が、図１にお
けるトランジスタＱAPD を構成している。さらに、放電
用ＮＰＮバイポーラトランジスタＱD のベースと負荷抵
抗Ｒ３の他端との間には、スイッチング動作をより高速
化するためのキャパシタＣF が接続されている。また、
トランジスタＱ９のベースには、トランジスタＱ７及び
Ｑ８に流れる電流を常に一定とするような電圧を発生す
るバイアス回路が接続される。
【００７９】トランジスタＱU ’のエミッタは、放電用
ＮＰＮバイポーラトランジスタＱD’のコレクタに接続
される一方、出力Ｙが取り出される。トランジスタＱD
’のベースは、トランジスタＱ２５のコレクタと負荷
抵抗Ｒ２’の一端との接続ノードに接続され、トランジ
スタＱD ’のエミッタは負荷抵抗Ｒ３’の一端及びトラ
ンジスタＱ７’のコレクタ、トランジスタＱ８’のコレ
クタに接続されている。トランジスタＱ７’のベースは
トランジスタＱ８’のエミッタ及び負荷抵抗Ｒ４’の一
端と接続され、トランジスタＱ８’のベースは負荷抵抗
Ｒ３’の他端及び定電流源ＩAPD を構成するトランジス
タＱ９’のコレクタに接続されている。トランジスタＱ
７’のエミッタ、負荷抵抗Ｒ４’の他端、トランジスタ
Ｑ９’のエミッタには、所定の基準電位が与えられてい
る。トランジスタＱ７’，Ｑ８’及び負荷抵抗Ｒ４’か
らなるダーリントン構成の回路が、図１におけるトラン
ジスタＱAPD を構成している。さらに、放電用ＮＰＮバ
イポーラトランジスタＱD ’のベースと負荷抵抗Ｒ３’
の他端との間には、スイッチング動作をより高速化する
ためのキャパシタＣF ’が接続されている。また、トラ
ンジスタＱ９’のベースには、トランジスタＱ７’及び
Ｑ８’に流れる電流を常に一定とするような電圧を発生
するバイアス回路が接続される。
ＮＰＮバイポーラトランジスタＱD’のコレクタに接続
される一方、出力Ｙが取り出される。トランジスタＱD
’のベースは、トランジスタＱ２５のコレクタと負荷
抵抗Ｒ２’の一端との接続ノードに接続され、トランジ
スタＱD ’のエミッタは負荷抵抗Ｒ３’の一端及びトラ
ンジスタＱ７’のコレクタ、トランジスタＱ８’のコレ
クタに接続されている。トランジスタＱ７’のベースは
トランジスタＱ８’のエミッタ及び負荷抵抗Ｒ４’の一
端と接続され、トランジスタＱ８’のベースは負荷抵抗
Ｒ３’の他端及び定電流源ＩAPD を構成するトランジス
タＱ９’のコレクタに接続されている。トランジスタＱ
７’のエミッタ、負荷抵抗Ｒ４’の他端、トランジスタ
Ｑ９’のエミッタには、所定の基準電位が与えられてい
る。トランジスタＱ７’，Ｑ８’及び負荷抵抗Ｒ４’か
らなるダーリントン構成の回路が、図１におけるトラン
ジスタＱAPD を構成している。さらに、放電用ＮＰＮバ
イポーラトランジスタＱD ’のベースと負荷抵抗Ｒ３’
の他端との間には、スイッチング動作をより高速化する
ためのキャパシタＣF ’が接続されている。また、トラ
ンジスタＱ９’のベースには、トランジスタＱ７’及び
Ｑ８’に流れる電流を常に一定とするような電圧を発生
するバイアス回路が接続される。
【００８０】第５の実施の形態に係る差動出力回路の構
成のうち、差動出力Ｙ，ＹＮを得るためのＹ，ＹＮアク
ティブプルダウン出力部の構成は、図３の第３の実施の
形態に係る３入力ＮＯＲ論理回路の構成と同様である
が、トランジスタＱU 、ＱU ’のベースを、トランジス
タＱ２２，Ｑ２３，負荷抵抗Ｒ１，Ｒ１’からなる一方
の差動アンプの出力により制御し、トランジスタＱD 、
ＱD ’のベースを、トランジスタＱ２５，Ｑ２６，負荷
抵抗Ｒ２，Ｒ２’からなる他方の差動アンプの出力によ
り制御する構成である点が異なっている。基本的な動作
の原理は、図１乃至図３の第１乃至第３の実施の形態で
説明した動作原理と同様である。
成のうち、差動出力Ｙ，ＹＮを得るためのＹ，ＹＮアク
ティブプルダウン出力部の構成は、図３の第３の実施の
形態に係る３入力ＮＯＲ論理回路の構成と同様である
が、トランジスタＱU 、ＱU ’のベースを、トランジス
タＱ２２，Ｑ２３，負荷抵抗Ｒ１，Ｒ１’からなる一方
の差動アンプの出力により制御し、トランジスタＱD 、
ＱD ’のベースを、トランジスタＱ２５，Ｑ２６，負荷
抵抗Ｒ２，Ｒ２’からなる他方の差動アンプの出力によ
り制御する構成である点が異なっている。基本的な動作
の原理は、図１乃至図３の第１乃至第３の実施の形態で
説明した動作原理と同様である。
【００８１】図１０は、本発明の第６の実施の形態に係
る論理回路の回路構成図であり、本発明に係る論理回路
を差動出力回路に適用した第２の場合の回路構成図であ
る。
る論理回路の回路構成図であり、本発明に係る論理回路
を差動出力回路に適用した第２の場合の回路構成図であ
る。
【００８２】ベースに入力Ａ１が与えられるトランジス
タＱ２８と、ベースに基準電位Ｖｂｂ１が与えられるト
ランジスタＱ２９とは、コレクタにそれぞれ負荷抵抗Ｒ
１の一端、負荷抵抗Ｒ２の一端が接続され、共通接続さ
れたエミッタには、定電流源となるトランジスタＱ３０
及び負荷抵抗Ｒ１２が接続され、負荷抵抗Ｒ１２の一端
には所定の基準電位が与えられている。トランジスタＱ
３０のベースには基準電位Ｖｃｓ１が与えられている。
負荷抵抗Ｒ１の一端と負荷抵抗Ｒ２の一端とは、それぞ
れ充電用バイポーラトランジスタＱU のベース、放電用
バイポーラトランジスタＱD のベースに接続され、負荷
抵抗Ｒ１の他端はトランジスタＱU のコレクタに接続さ
れるとともに接地電位である基準電位が与えられてお
り、負荷抵抗Ｒ２の他端はトランジスタＱU のエミッタ
に接続されている。トランジスタＱU のエミッタと負荷
抵抗Ｒ２との接続ノードはトランジスタＱD のコレクタ
に接続されるとともに、出力ＹＮが取り出される。
タＱ２８と、ベースに基準電位Ｖｂｂ１が与えられるト
ランジスタＱ２９とは、コレクタにそれぞれ負荷抵抗Ｒ
１の一端、負荷抵抗Ｒ２の一端が接続され、共通接続さ
れたエミッタには、定電流源となるトランジスタＱ３０
及び負荷抵抗Ｒ１２が接続され、負荷抵抗Ｒ１２の一端
には所定の基準電位が与えられている。トランジスタＱ
３０のベースには基準電位Ｖｃｓ１が与えられている。
負荷抵抗Ｒ１の一端と負荷抵抗Ｒ２の一端とは、それぞ
れ充電用バイポーラトランジスタＱU のベース、放電用
バイポーラトランジスタＱD のベースに接続され、負荷
抵抗Ｒ１の他端はトランジスタＱU のコレクタに接続さ
れるとともに接地電位である基準電位が与えられてお
り、負荷抵抗Ｒ２の他端はトランジスタＱU のエミッタ
に接続されている。トランジスタＱU のエミッタと負荷
抵抗Ｒ２との接続ノードはトランジスタＱD のコレクタ
に接続されるとともに、出力ＹＮが取り出される。
【００８３】トランジスタＱD のエミッタは負荷抵抗Ｒ
３の一端及びトランジスタＱ７のコレクタ、トランジス
タＱ８のコレクタに接続されている。トランジスタＱ７
のベースはトランジスタＱ８のエミッタ及び負荷抵抗Ｒ
４の一端と接続され、トランジスタＱ８のベースは負荷
抵抗Ｒ３の他端及び定電流源ＩAPD を構成するトランジ
スタＱ９のコレクタに接続されている。トランジスタＱ
７のエミッタ、負荷抵抗Ｒ４の他端、トランジスタＱ９
のエミッタには、所定の基準電位が与えられている。ト
ランジスタＱ７，Ｑ８及び負荷抵抗Ｒ４からなるダーリ
ントン構成の回路が、図１におけるトランジスタＱAPD
を構成している。さらに、放電用ＮＰＮバイポーラトラ
ンジスタＱD のベースと負荷抵抗Ｒ３の他端との間に
は、スイッチング動作をより高速化するためのキャパシ
タＣF が接続されている。また、トランジスタＱ９のベ
ースには、トランジスタＱ７及びＱ８に流れる電流を常
に一定とするような電圧を発生するバイアス回路が接続
される。
３の一端及びトランジスタＱ７のコレクタ、トランジス
タＱ８のコレクタに接続されている。トランジスタＱ７
のベースはトランジスタＱ８のエミッタ及び負荷抵抗Ｒ
４の一端と接続され、トランジスタＱ８のベースは負荷
抵抗Ｒ３の他端及び定電流源ＩAPD を構成するトランジ
スタＱ９のコレクタに接続されている。トランジスタＱ
７のエミッタ、負荷抵抗Ｒ４の他端、トランジスタＱ９
のエミッタには、所定の基準電位が与えられている。ト
ランジスタＱ７，Ｑ８及び負荷抵抗Ｒ４からなるダーリ
ントン構成の回路が、図１におけるトランジスタＱAPD
を構成している。さらに、放電用ＮＰＮバイポーラトラ
ンジスタＱD のベースと負荷抵抗Ｒ３の他端との間に
は、スイッチング動作をより高速化するためのキャパシ
タＣF が接続されている。また、トランジスタＱ９のベ
ースには、トランジスタＱ７及びＱ８に流れる電流を常
に一定とするような電圧を発生するバイアス回路が接続
される。
【００８４】ベースに入力Ａ１が与えられるトランジス
タＱ３２と、ベースに基準電位Ｖｂｂ１が与えられるト
ランジスタＱ３１とは、コレクタにそれぞれ負荷抵抗Ｒ
１’の一端、負荷抵抗Ｒ２’の一端が接続され、共通接
続されたエミッタには、定電流源となるトランジスタＱ
３３及び負荷抵抗Ｒ１３が接続され、負荷抵抗Ｒ１３の
一端には所定の基準電位が与えられている。トランジス
タＱ３３のベースには基準電位Ｖｃｓ１が与えられてい
る。負荷抵抗Ｒ１’の一端と負荷抵抗Ｒ２’の一端と
は、それぞれ充電用バイポーラトランジスタＱU ’のベ
ース、放電用バイポーラトランジスタＱD ’のベースに
接続され、負荷抵抗Ｒ１’の他端はトランジスタＱU ’
のコレクタに接続されるとともに接地電位である基準電
位が与えられており、負荷抵抗Ｒ２’の他端はトランジ
スタＱU ’のエミッタに接続されている。トランジスタ
ＱU ’のエミッタと負荷抵抗Ｒ２’との接続ノードはト
ランジスタＱD ’のコレクタに接続されるとともに、出
力Ｙが取り出される。
タＱ３２と、ベースに基準電位Ｖｂｂ１が与えられるト
ランジスタＱ３１とは、コレクタにそれぞれ負荷抵抗Ｒ
１’の一端、負荷抵抗Ｒ２’の一端が接続され、共通接
続されたエミッタには、定電流源となるトランジスタＱ
３３及び負荷抵抗Ｒ１３が接続され、負荷抵抗Ｒ１３の
一端には所定の基準電位が与えられている。トランジス
タＱ３３のベースには基準電位Ｖｃｓ１が与えられてい
る。負荷抵抗Ｒ１’の一端と負荷抵抗Ｒ２’の一端と
は、それぞれ充電用バイポーラトランジスタＱU ’のベ
ース、放電用バイポーラトランジスタＱD ’のベースに
接続され、負荷抵抗Ｒ１’の他端はトランジスタＱU ’
のコレクタに接続されるとともに接地電位である基準電
位が与えられており、負荷抵抗Ｒ２’の他端はトランジ
スタＱU ’のエミッタに接続されている。トランジスタ
ＱU ’のエミッタと負荷抵抗Ｒ２’との接続ノードはト
ランジスタＱD ’のコレクタに接続されるとともに、出
力Ｙが取り出される。
【００８５】トランジスタＱD ’のエミッタは負荷抵抗
Ｒ３’の一端及びトランジスタＱ７’のコレクタ、トラ
ンジスタＱ８’のコレクタに接続されている。トランジ
スタＱ７’のベースはトランジスタＱ８’のエミッタ及
び負荷抵抗Ｒ４’の一端と接続され、トランジスタＱ
８’のベースは負荷抵抗Ｒ３’の他端及び定電流源ＩAP
D を構成するトランジスタＱ９’のコレクタに接続され
ている。トランジスタＱ７’のエミッタ、負荷抵抗Ｒ
４’の他端、トランジスタＱ９’のエミッタには、所定
の基準電位が与えられている。トランジスタＱ７’，Ｑ
８’及び負荷抵抗Ｒ４’からなるダーリントン構成の回
路が、図１におけるトランジスタＱAPD を構成してい
る。さらに、放電用ＮＰＮバイポーラトランジスタＱD
’のベースと負荷抵抗Ｒ３’の他端との間には、スイ
ッチング動作をより高速化するためのキャパシタＣF ’
が接続されている。また、トランジスタＱ９’のベース
には、トランジスタＱ７’及びＱ８’に流れる電流を常
に一定とするような電圧を発生するバイアス回路が接続
される。
Ｒ３’の一端及びトランジスタＱ７’のコレクタ、トラ
ンジスタＱ８’のコレクタに接続されている。トランジ
スタＱ７’のベースはトランジスタＱ８’のエミッタ及
び負荷抵抗Ｒ４’の一端と接続され、トランジスタＱ
８’のベースは負荷抵抗Ｒ３’の他端及び定電流源ＩAP
D を構成するトランジスタＱ９’のコレクタに接続され
ている。トランジスタＱ７’のエミッタ、負荷抵抗Ｒ
４’の他端、トランジスタＱ９’のエミッタには、所定
の基準電位が与えられている。トランジスタＱ７’，Ｑ
８’及び負荷抵抗Ｒ４’からなるダーリントン構成の回
路が、図１におけるトランジスタＱAPD を構成してい
る。さらに、放電用ＮＰＮバイポーラトランジスタＱD
’のベースと負荷抵抗Ｒ３’の他端との間には、スイ
ッチング動作をより高速化するためのキャパシタＣF ’
が接続されている。また、トランジスタＱ９’のベース
には、トランジスタＱ７’及びＱ８’に流れる電流を常
に一定とするような電圧を発生するバイアス回路が接続
される。
【００８６】本発明の第６の実施の形態に係る差動出力
回路の構成は、差動出力を得るために、図３の第３の実
施の形態に係る３入力ＮＯＲ論理回路の構成を２組並列
に並べて接続したものであり、基本的な動作の原理は、
図１乃至図３の第１乃至第３の実施の形態で説明した動
作原理と同様である。
回路の構成は、差動出力を得るために、図３の第３の実
施の形態に係る３入力ＮＯＲ論理回路の構成を２組並列
に並べて接続したものであり、基本的な動作の原理は、
図１乃至図３の第１乃至第３の実施の形態で説明した動
作原理と同様である。
【００８７】図１１は、本発明の第７の実施の形態に係
る論理回路の回路構成図であり、本発明に係る論理回路
を２入力ＡＮＤ論理回路に適用した場合の回路構成図で
ある。
る論理回路の回路構成図であり、本発明に係る論理回路
を２入力ＡＮＤ論理回路に適用した場合の回路構成図で
ある。
【００８８】ベースに入力Ａ１が与えられるトランジス
タＱ３４のコレクタには接地電位である基準電位が与え
られ、トランジスタＱ３４のエミッタには、定電流源と
なるトランジスタＱ３５及び負荷抵抗Ｒ１４が接続され
ている。負荷抵抗Ｒ１４の一端には所定の基準電位が与
えられている。ベースに入力Ｂ１が与えられるトランジ
スタＱ３６のコレクタには接地電位である基準電位が与
えられ、トランジスタＱ３６のエミッタにはトランジス
タＱ３７のベース及びコレクタが接続され、トランジス
タＱ３７のエミッタには、定電流源となるトランジスタ
Ｑ３８及び負荷抵抗Ｒ１５が接続されている。負荷抵抗
Ｒ１５の一端には所定の基準電位が与えられている。
タＱ３４のコレクタには接地電位である基準電位が与え
られ、トランジスタＱ３４のエミッタには、定電流源と
なるトランジスタＱ３５及び負荷抵抗Ｒ１４が接続され
ている。負荷抵抗Ｒ１４の一端には所定の基準電位が与
えられている。ベースに入力Ｂ１が与えられるトランジ
スタＱ３６のコレクタには接地電位である基準電位が与
えられ、トランジスタＱ３６のエミッタにはトランジス
タＱ３７のベース及びコレクタが接続され、トランジス
タＱ３７のエミッタには、定電流源となるトランジスタ
Ｑ３８及び負荷抵抗Ｒ１５が接続されている。負荷抵抗
Ｒ１５の一端には所定の基準電位が与えられている。
【００８９】ベースに基準電位Ｖｂｂ２が与えられるト
ランジスタＱ３９のコレクタと、トランジスタＱ３４の
エミッタが接続されるトランジスタＱ４０のコレクタに
は、それぞれ負荷抵抗Ｒ１の一端と、負荷抵抗Ｒ２の一
端とが接続されている。共通接続されたトランジスタＱ
３９及びＱ４０のエミッタには、トランジスタＱ４１の
コレクタが接続され、トランジスタＱ４１のベースは、
トランジスタＱ３７のエミッタとトランジスタＱ３８の
コレクタとの接続ノードに接続されている。また、トラ
ンジスタＱ３９のコレクタと負荷抵抗Ｒ１の一端との接
続ノードには、トランジスタＱ４２のコレクタが接続さ
れ、トランジスタＱ４２のベースには基準電位Ｖｂｂ３
が与えられている。共通接続されたトランジスタＱ４１
及びＱ４２のエミッタには、定電流源となるトランジス
タＱ４３及び負荷抵抗Ｒ１６が接続されている。負荷抵
抗Ｒ１６の一端には所定の基準電位が与えられている。
負荷抵抗Ｒ１の他端は充電用ＮＰＮバイポーラトランジ
スタＱU のコレクタに接続されるとともに接地電位であ
る基準電位が与えられる。トランジスタＱU のベース
は、トランジスタＱ３９のコレクタと負荷抵抗Ｒ１の一
端との接続ノードに接続され、トランジスタＱU のエミ
ッタには負荷抵抗Ｒ２の他端が接続されている。
ランジスタＱ３９のコレクタと、トランジスタＱ３４の
エミッタが接続されるトランジスタＱ４０のコレクタに
は、それぞれ負荷抵抗Ｒ１の一端と、負荷抵抗Ｒ２の一
端とが接続されている。共通接続されたトランジスタＱ
３９及びＱ４０のエミッタには、トランジスタＱ４１の
コレクタが接続され、トランジスタＱ４１のベースは、
トランジスタＱ３７のエミッタとトランジスタＱ３８の
コレクタとの接続ノードに接続されている。また、トラ
ンジスタＱ３９のコレクタと負荷抵抗Ｒ１の一端との接
続ノードには、トランジスタＱ４２のコレクタが接続さ
れ、トランジスタＱ４２のベースには基準電位Ｖｂｂ３
が与えられている。共通接続されたトランジスタＱ４１
及びＱ４２のエミッタには、定電流源となるトランジス
タＱ４３及び負荷抵抗Ｒ１６が接続されている。負荷抵
抗Ｒ１６の一端には所定の基準電位が与えられている。
負荷抵抗Ｒ１の他端は充電用ＮＰＮバイポーラトランジ
スタＱU のコレクタに接続されるとともに接地電位であ
る基準電位が与えられる。トランジスタＱU のベース
は、トランジスタＱ３９のコレクタと負荷抵抗Ｒ１の一
端との接続ノードに接続され、トランジスタＱU のエミ
ッタには負荷抵抗Ｒ２の他端が接続されている。
【００９０】トランジスタＱU のエミッタは、放電用Ｎ
ＰＮバイポーラトランジスタＱD のコレクタに接続され
る一方、出力Ｙが取り出される。トランジスタＱD のベ
ースは、トランジスタＱ４０のコレクタと負荷抵抗Ｒ２
の一端との接続ノードに接続され、トランジスタＱD の
エミッタは負荷抵抗Ｒ３の一端及びトランジスタＱ７の
コレクタ、トランジスタＱ８のコレクタに接続されてい
る。トランジスタＱ７のベースはトランジスタＱ８のエ
ミッタ及び負荷抵抗Ｒ４の一端と接続され、トランジス
タＱ８のベースは負荷抵抗Ｒ３の他端及び定電流源ＩAP
D を構成するトランジスタＱ９のコレクタに接続されて
いる。トランジスタＱ７のエミッタ、負荷抵抗Ｒ４の他
端、トランジスタＱ９のエミッタには、所定の基準電位
が与えられている。トランジスタＱ７，Ｑ８及び負荷抵
抗Ｒ４からなるダーリントン構成の回路が、図１におけ
るトランジスタＱAPD を構成している。さらに、放電用
ＮＰＮバイポーラトランジスタＱD のベースと負荷抵抗
Ｒ３の他端との間には、スイッチング動作をより高速化
するためのキャパシタＣF が接続されている。また、ト
ランジスタＱ９のベースには、トランジスタＱ７及びＱ
８に流れる電流を常に一定とするような電圧を発生する
バイアス回路が接続される。
ＰＮバイポーラトランジスタＱD のコレクタに接続され
る一方、出力Ｙが取り出される。トランジスタＱD のベ
ースは、トランジスタＱ４０のコレクタと負荷抵抗Ｒ２
の一端との接続ノードに接続され、トランジスタＱD の
エミッタは負荷抵抗Ｒ３の一端及びトランジスタＱ７の
コレクタ、トランジスタＱ８のコレクタに接続されてい
る。トランジスタＱ７のベースはトランジスタＱ８のエ
ミッタ及び負荷抵抗Ｒ４の一端と接続され、トランジス
タＱ８のベースは負荷抵抗Ｒ３の他端及び定電流源ＩAP
D を構成するトランジスタＱ９のコレクタに接続されて
いる。トランジスタＱ７のエミッタ、負荷抵抗Ｒ４の他
端、トランジスタＱ９のエミッタには、所定の基準電位
が与えられている。トランジスタＱ７，Ｑ８及び負荷抵
抗Ｒ４からなるダーリントン構成の回路が、図１におけ
るトランジスタＱAPD を構成している。さらに、放電用
ＮＰＮバイポーラトランジスタＱD のベースと負荷抵抗
Ｒ３の他端との間には、スイッチング動作をより高速化
するためのキャパシタＣF が接続されている。また、ト
ランジスタＱ９のベースには、トランジスタＱ７及びＱ
８に流れる電流を常に一定とするような電圧を発生する
バイアス回路が接続される。
【００９１】本発明の第７の実施の形態に係る２入力Ａ
ＮＤ論理回路の構成においては、トランジスタＱ３９，
Ｑ４０，Ｑ４１，Ｑ４２，負荷抵抗Ｒ１、Ｒ２が２入力
ＡＮＤ論理回路を構成する差動アンプであり、トランジ
スタＱ３４，Ｑ３６，Ｑ３７はレベルシフトのためのエ
ミッタフォロア回路である。その他の構成は、図３の第
３の実施の形態に係る３入力ＮＯＲ論理回路の構成と同
様であり、基本的な動作の原理は、図１乃至図３の第１
乃至第３の実施の形態で説明した動作原理と同様であ
る。
ＮＤ論理回路の構成においては、トランジスタＱ３９，
Ｑ４０，Ｑ４１，Ｑ４２，負荷抵抗Ｒ１、Ｒ２が２入力
ＡＮＤ論理回路を構成する差動アンプであり、トランジ
スタＱ３４，Ｑ３６，Ｑ３７はレベルシフトのためのエ
ミッタフォロア回路である。その他の構成は、図３の第
３の実施の形態に係る３入力ＮＯＲ論理回路の構成と同
様であり、基本的な動作の原理は、図１乃至図３の第１
乃至第３の実施の形態で説明した動作原理と同様であ
る。
【００９２】図１２は、図３の本発明の第３の実施の形
態に係る３入力ＮＯＲ論理回路及び図１３の従来型の３
入力ＮＯＲ論理回路の伝搬遅延時間の負荷容量依存性を
示すグラフであり、図１２（ａ）、（ｂ）が本発明の第
３の実施の形態に係る３入力ＮＯＲ論理回路の立ち下が
り伝搬遅延時間、立ち上がり伝搬遅延時間の負荷容量依
存性を示し、図１２（ｃ）、（ｄ）が従来型の３入力Ｎ
ＯＲ論理回路の立ち下がり伝搬遅延時間、立ち上がり伝
搬遅延時間の負荷容量依存性を示している。また、比較
対照のため、図１２（ａ）には、図１４の従来の第２の
ＥＣＬ回路（特開平７−１４２９９１号公報、図４）の
立ち下がり伝搬遅延時間も示している。
態に係る３入力ＮＯＲ論理回路及び図１３の従来型の３
入力ＮＯＲ論理回路の伝搬遅延時間の負荷容量依存性を
示すグラフであり、図１２（ａ）、（ｂ）が本発明の第
３の実施の形態に係る３入力ＮＯＲ論理回路の立ち下が
り伝搬遅延時間、立ち上がり伝搬遅延時間の負荷容量依
存性を示し、図１２（ｃ）、（ｄ）が従来型の３入力Ｎ
ＯＲ論理回路の立ち下がり伝搬遅延時間、立ち上がり伝
搬遅延時間の負荷容量依存性を示している。また、比較
対照のため、図１２（ａ）には、図１４の従来の第２の
ＥＣＬ回路（特開平７−１４２９９１号公報、図４）の
立ち下がり伝搬遅延時間も示している。
【００９３】本発明の第３の実施の形態に係る３入力Ｎ
ＯＲ論理回路については、回路の１構成単位当たりの消
費電力が２．３０ｍＷ、１．５２ｍＷ、１．０３ｍＷと
なるように条件設定を行い、立ち下がり伝搬遅延時間、
立ち上がり伝搬遅延時間の負荷容量依存性をテストし
た。また、従来型の３入力ＮＯＲ論理回路については、
回路の１構成単位当たりの消費電力が３．６８ｍＷ、
１．３８ｍＷ、０．７５ｍＷとなるように条件設定を行
い、立ち下がり伝搬遅延時間、立ち上がり伝搬遅延時間
の負荷容量依存性をテストした。
ＯＲ論理回路については、回路の１構成単位当たりの消
費電力が２．３０ｍＷ、１．５２ｍＷ、１．０３ｍＷと
なるように条件設定を行い、立ち下がり伝搬遅延時間、
立ち上がり伝搬遅延時間の負荷容量依存性をテストし
た。また、従来型の３入力ＮＯＲ論理回路については、
回路の１構成単位当たりの消費電力が３．６８ｍＷ、
１．３８ｍＷ、０．７５ｍＷとなるように条件設定を行
い、立ち下がり伝搬遅延時間、立ち上がり伝搬遅延時間
の負荷容量依存性をテストした。
【００９４】図１２のグラフから、本発明の第３の実施
の形態に係る３入力ＮＯＲ論理回路は、従来型の３入力
ＮＯＲ論理回路に比較して、立ち上がり伝搬遅延時間の
負荷容量依存性を劣化させることなく、立ち下がり伝搬
遅延時間の負荷容量依存性が大幅に改善されていること
が分かる。
の形態に係る３入力ＮＯＲ論理回路は、従来型の３入力
ＮＯＲ論理回路に比較して、立ち上がり伝搬遅延時間の
負荷容量依存性を劣化させることなく、立ち下がり伝搬
遅延時間の負荷容量依存性が大幅に改善されていること
が分かる。
【００９５】パワー・ディレイ積で比較すると、負荷容
量ＣL ＝２ｐＦのとき、本発明の第３の実施の形態に係
る３入力ＮＯＲ論理回路では約１．５ｐＪ、従来型の３
入力ＮＯＲ論理回路では約５ｐＪ以上となり、約１／３
以下にまで低減される。
量ＣL ＝２ｐＦのとき、本発明の第３の実施の形態に係
る３入力ＮＯＲ論理回路では約１．５ｐＪ、従来型の３
入力ＮＯＲ論理回路では約５ｐＪ以上となり、約１／３
以下にまで低減される。
【００９６】また、図１２（ａ）に示したように、図１
４の従来の第２のＥＣＬ回路に２ｐＦの負荷容量が付加
された回路のセル２０個を、図１５に示したように定電
位発生回路に接続して同時スイッチングさせると、セル
１個の場合と比較して立ち下がり伝搬遅延時間は約６０
０ｐｓから約８５０ｐｓへと約１．４倍に劣化する。こ
れに対して、本発明の第３の実施の形態に係る３入力Ｎ
ＯＲ論理回路では、Ｖｃｓａｐｄ線にセル３０個が接続
されても、伝搬遅延時間の変動は１０ｐｓ程度（数％程
度）にしかすぎない。
４の従来の第２のＥＣＬ回路に２ｐＦの負荷容量が付加
された回路のセル２０個を、図１５に示したように定電
位発生回路に接続して同時スイッチングさせると、セル
１個の場合と比較して立ち下がり伝搬遅延時間は約６０
０ｐｓから約８５０ｐｓへと約１．４倍に劣化する。こ
れに対して、本発明の第３の実施の形態に係る３入力Ｎ
ＯＲ論理回路では、Ｖｃｓａｐｄ線にセル３０個が接続
されても、伝搬遅延時間の変動は１０ｐｓ程度（数％程
度）にしかすぎない。
【００９７】
【発明の効果】本発明に係る論理回路によれば、ＥＣＬ
回路において、従来、ＥＣＬ回路と独立に設けていた定
電位発生回路と同等の構成を、ＥＣＬ回路内部に設けた
ので、面積増大を抑制しながら同時スイッチングによる
特性劣化がなく、−４．５Ｖ又は−５．２Ｖの電源電位
で動作可能な、高速・低消費電力のＥＣＬ回路を提供す
ることができる。
回路において、従来、ＥＣＬ回路と独立に設けていた定
電位発生回路と同等の構成を、ＥＣＬ回路内部に設けた
ので、面積増大を抑制しながら同時スイッチングによる
特性劣化がなく、−４．５Ｖ又は−５．２Ｖの電源電位
で動作可能な、高速・低消費電力のＥＣＬ回路を提供す
ることができる。
【００９８】定電流源は、ベースにバイアス回路の出力
ノードが接続されたＮＰＮトランジスタであり、バイア
ス回路の出力は、スイッチング動作の際の過渡的状態以
外の静的状態において第３のＮＰＮトランジスタのコレ
クタ電流が常に一定となるように設定された値の出力で
あるものとしたので、消費電力をさらに低減することが
できる。
ノードが接続されたＮＰＮトランジスタであり、バイア
ス回路の出力は、スイッチング動作の際の過渡的状態以
外の静的状態において第３のＮＰＮトランジスタのコレ
クタ電流が常に一定となるように設定された値の出力で
あるものとしたので、消費電力をさらに低減することが
できる。
【００９９】さらに、一方側が第２の差動電流出力ノー
ドと第２の負荷抵抗の一端と第２のＮＰＮトランジスタ
のベースとの接続ノードに接続され、他方側が第３の負
荷抵抗の他端と定電流源の正極側との接続ノードに接続
されたキャパシタを備えたものとしたので、さらに、ス
イッチング動作の高速化を図ることができる。
ドと第２の負荷抵抗の一端と第２のＮＰＮトランジスタ
のベースとの接続ノードに接続され、他方側が第３の負
荷抵抗の他端と定電流源の正極側との接続ノードに接続
されたキャパシタを備えたものとしたので、さらに、ス
イッチング動作の高速化を図ることができる。
【図１】本発明の第１の実施の形態に係る論理回路の回
路構成図。
路構成図。
【図２】本発明の第２の実施の形態に係る論理回路の回
路構成図。
路構成図。
【図３】本発明の第３の実施の形態に係る論理回路の回
路構成図。
路構成図。
【図４】バイアス回路の回路構成図。
【図５】バイアス回路が接続された本発明に係る論理回
路の回路構成図。
路の回路構成図。
【図６】電源電圧ＶEEが変動した場合における電位・電
流の変化を示すグラフ。
流の変化を示すグラフ。
【図７】温度が変動した場合における電位・電流の変化
を示すグラフ。
を示すグラフ。
【図８】本発明の第４の実施の形態に係る論理回路の回
路構成図。
路構成図。
【図９】本発明の第５の実施の形態に係る論理回路の回
路構成図。
路構成図。
【図１０】本発明の第６の実施の形態に係る論理回路の
回路構成図。
回路構成図。
【図１１】本発明の第７の実施の形態に係る論理回路の
回路構成図。
回路構成図。
【図１２】図３の本発明の第３の実施の形態に係る３入
力ＮＯＲ論理回路及び図１３の従来型の３入力ＮＯＲ論
理回路の伝搬遅延時間の負荷容量依存性を示すグラフ。
力ＮＯＲ論理回路及び図１３の従来型の３入力ＮＯＲ論
理回路の伝搬遅延時間の負荷容量依存性を示すグラフ。
【図１３】従来の第１のＥＣＬ回路の回路構成図。
【図１４】従来の第２のＥＣＬ回路の回路構成図。
【図１５】図１４の第２のＥＣＬ回路を実際に用いると
きの回路構成図。
きの回路構成図。
【図１６】従来の第３のＥＣＬ回路の回路構成図。
１０ 差動アンプ ＱU 充電用ＮＰＮバイポーラトランジスタ ＱD 放電用ＮＰＮバイポーラトランジスタ ＣL 負荷容量 ＣF 高速化用キャパシタ ＩAPD 定電流源 ＱAPD トランジスタ Ｑ トランジスタ Ｒ 負荷抵抗
Claims (15)
- 【請求項１】１以上の入力信号に応じて、互いに相補的
な第１及び第２の差動電流出力を出力する第１及び第２
の差動電流出力ノードを有する差動論理回路と、 一端が前記第１の差動電流出力ノードに接続され、他端
が第１の基準電位を与える第１の電源にそれぞれ接続さ
れた第１の負荷抵抗と、 一端が前記第２の差動電流出力ノードに接続された第２
の負荷抵抗と、 ベースが前記第１の負荷抵抗の前記一端に、コレクタが
前記第１の電源に、エミッタが前記第２の負荷抵抗の他
端にそれぞれ接続された第１のＮＰＮトランジスタと、 ベースが前記第２の負荷抵抗の前記一端に、コレクタが
前記第２の負荷抵抗の前記他端と前記第１のＮＰＮトラ
ンジスタのエミッタとの接続ノードにそれぞれ接続され
た第２のＮＰＮトランジスタと、 一端が前記第２のＮＰＮトランジスタのエミッタに接続
された第３の負荷抵抗と、 正極側が前記第３の負荷抵抗の他端に、負極側が第２の
基準電位を与える第２の電源にそれぞれ接続された定電
流源と、 ベースが前記第３の負荷抵抗の他端と前記定電流源との
接続ノードに、コレクタが前記第２のＮＰＮトランジス
タのエミッタと前記第３の負荷抵抗の前記一端との接続
ノードに、エミッタが前記第２の電源にそれぞれ接続さ
れた第３のＮＰＮトランジスタと、 前記第１のＮＰＮトランジスタのエミッタと前記第２の
負荷抵抗の前記他端と前記第２のＮＰＮトランジスタの
コレクタとの接続ノードから出力信号を出力する出力ノ
ードとを備えたことを特徴とする論理回路。 - 【請求項２】請求項１に記載の論理回路において、前記
第３のＮＰＮトランジスタは、ダーリントン増幅器であ
ることを特徴とする論理回路。 - 【請求項３】請求項１に記載の論理回路において、前記
定電流源は、ベースにバイアス回路の出力ノードが接続
されたＮＰＮトランジスタであり、前記バイアス回路の
出力は、スイッチング動作の際の過渡的状態以外の静的
状態において前記第３のＮＰＮトランジスタのコレクタ
電流が常に一定となるように設定された値の出力である
ことを特徴とする論理回路。 - 【請求項４】請求項１乃至３のいずれかに記載の論理回
路において、さらに、一方側が前記第２の差動電流出力
ノードと前記第２の負荷抵抗の前記一端と前記第２のＮ
ＰＮトランジスタのベースとの接続ノードに接続され、
他方側が前記第３の負荷抵抗の他端と前記定電流源の正
極側との接続ノードに接続されたキャパシタを備えたこ
とを特徴とする論理回路。 - 【請求項５】請求項１乃至４のいずれかに記載の論理回
路において、前記差動論理回路は、 コレクタが前記第１の差動電流出力ノードとなるように
共通接続され、第１、第２、第３の入力信号がそれぞれ
ベースに入力され、エミッタが共通接続された第４、第
５、第６のＮＰＮトランジスタと、 ベースが第３の基準電位を与える第３の電源に接続さ
れ、コレクタが前記第２の差動電流出力ノードであり、
エミッタが共通接続された前記第４、第５、第６のＮＰ
Ｎトランジスタのエミッタに接続された第７のＮＰＮト
ランジスタと、 ベースが第４の基準電位を与える第４の電源に接続さ
れ、コレクタが前記第４、第５、第６、第７のＮＰＮト
ランジスタのエミッタに接続された第８のＮＰＮトラン
ジスタと、 一端が前記第８のＮＰＮトランジスタのエミッタに接続
され、他端が前記第２の電源に接続された第４の負荷抵
抗とを備えた差動論理回路であることを特徴とする論理
回路。 - 【請求項６】請求項１乃至４のいずれかに記載の論理回
路において、前記差動論理回路は、 コレクタがそれぞれ前記第１の電源に接続され、第１、
第２、第３の入力信号がそれぞれベースに入力され、エ
ミッタが共通接続された第４、第５、第６のＮＰＮトラ
ンジスタと、 ベースが第３の基準電位を与える第３の電源に接続さ
れ、コレクタが共通接続された前記第４、第５、第６の
ＮＰＮトランジスタのエミッタに接続された第７のＮＰ
Ｎトランジスタと、 一端が前記第７のＮＰＮトランジスタのエミッタに接続
され、他端が前記第２の電源に接続された第４の負荷抵
抗と、 ベースが第４の基準電位を与える第４の電源に接続さ
れ、コレクタが前記第１の差動電流出力ノードである第
８のＮＰＮトランジスタと、 ベースが共通接続された前記第４、第５、第６のＮＰＮ
トランジスタのエミッタに接続され、コレクタが前記第
２の差動電流出力ノードであり、エミッタが前記第８の
ＮＰＮトランジスタのエミッタと共通接続された第９の
ＮＰＮトランジスタと、 ベースが前記第３の電源に接続され、コレクタが共通接
続された前記第８、第９のＮＰＮトランジスタのエミッ
タに接続された第１０のＮＰＮトランジスタと、 一端が前記第１０のＮＰＮトランジスタのエミッタに接
続され、他端が前記第２の電源に接続された第５の負荷
抵抗とを備えた差動論理回路であることを特徴とする論
理回路。 - 【請求項７】請求項１乃至４のいずれかに記載の論理回
路において、前記差動論理回路は、 ベースに第１の入力信号が入力され、コレクタが前記第
１の電源に接続された第４のＮＰＮトランジスタと、 ベースが第３の基準電位を与える第３の電源に接続さ
れ、コレクタが前記第４のＮＰＮトランジスタのエミッ
タに接続された第５のＮＰＮトランジスタと、 一端が前記第５のＮＰＮトランジスタのエミッタに接続
され、他端が前記第２の電源に接続された第４の負荷抵
抗と、 ベースに第２の入力信号が入力され、コレクタが前記第
１の電源に接続された第６のＮＰＮトランジスタと、 ベース及びコレクタが前記第６のＮＰＮトランジスタの
エミッタに接続された第７のＮＰＮトランジスタと、 ベースが前記第３の電源に接続され、コレクタが前記第
７のＮＰＮトランジスタのエミッタに接続された第８の
ＮＰＮトランジスタと、 一端が前記第８のＮＰＮトランジスタのエミッタに接続
され、他端が前記第２の電源に接続された第５の負荷抵
抗と、 ベースが第４の基準電位を与える第４の電源に接続さ
れ、コレクタが前記第１の差動電流出力ノードである第
９のＮＰＮトランジスタと、 ベースが前記第４のＮＰＮトランジスタのエミッタに接
続され、コレクタが前記第２の差動電流出力ノードであ
り、エミッタが前記第９のＮＰＮトランジスタのエミッ
タと共通接続された第１０のＮＰＮトランジスタと、 ベースが前記第７のＮＰＮトランジスタのエミッタに接
続され、コレクタが共通接続された前記第９、第１０の
ＮＰＮトランジスタのエミッタに接続された第１１のＮ
ＰＮトランジスタと、 ベースが第５の基準電位を与える第５の電源に接続さ
れ、コレクタが前記第９のＮＰＮトランジスタのコレク
タに接続され、エミッタが前記第１１のＮＰＮトランジ
スタのエミッタと共通接続された第１２のＮＰＮトラン
ジスタと、 ベースが前記第３の電源に接続され、コレクタが共通接
続された前記第１１、第１２のＮＰＮトランジスタのエ
ミッタに接続された第１３のＮＰＮトランジスタと、 一端が前記第１３のＮＰＮトランジスタのエミッタに接
続され、他端が前記第２の電源に接続された第６の負荷
抵抗とを備えた差動論理回路であることを特徴とする論
理回路。 - 【請求項８】ベースに第１の入力信号が入力される第１
のＮＰＮトランジスタと、 ベースが第１の基準電位を与える第１の電源に接続さ
れ、エミッタが前記第１のＮＰＮトランジスタのエミッ
タと共通接続された第２のＮＰＮトランジスタと、 ベースが第２の基準電位を与える第２の電源に接続さ
れ、コレクタが共通接続された前記第１、第２のＮＰＮ
トランジスタのエミッタに接続された第３のＮＰＮトラ
ンジスタと、 一端が前記第３のＮＰＮトランジスタのエミッタに接続
され、他端が第３の基準電位を与える第３の電源に接続
された第１の負荷抵抗と、 ベースに第１の入力信号が入力される第４のＮＰＮトラ
ンジスタと、 ベースが前記第１の電源に接続され、エミッタが前記第
４のＮＰＮトランジスタのエミッタと共通接続された第
５のＮＰＮトランジスタと、 ベースが前記第２の電源に接続され、コレクタが共通接
続された前記第４、第５のＮＰＮトランジスタのエミッ
タに接続された第６のＮＰＮトランジスタと、 一端が前記第６のＮＰＮトランジスタのエミッタに接続
され、他端が前記第３の電源に接続された第２の負荷抵
抗と、 一端が前記第１のＮＰＮトランジスタのコレクタに接続
され、他端が第４の基準電位を与える第４の電源にそれ
ぞれ接続された第３の負荷抵抗と、 一端が前記第５のＮＰＮトランジスタのコレクタに接続
された第４の負荷抵抗と、 ベースが前記第３の負荷抵抗の前記一端に、コレクタが
前記第３の負荷抵抗の前記他端に、エミッタが前記第４
の負荷抵抗の他端にそれぞれ接続された第７のＮＰＮト
ランジスタと、 ベースが前記第４の負荷抵抗の前記一端に、コレクタが
前記第４の負荷抵抗の前記他端と前記第７のＮＰＮトラ
ンジスタのエミッタとの接続ノードにそれぞれ接続され
た第８のＮＰＮトランジスタと、 一端が前記第８のＮＰＮトランジスタのエミッタに接続
された第５の負荷抵抗と、 正極側が前記第５の負荷抵抗の他端に、負極側が前記第
３の電源にそれぞれ接続された第１の定電流源と、 ベースが前記第５の負荷抵抗の他端と前記第１の定電流
源との接続ノードに、コレクタが前記第８のＮＰＮトラ
ンジスタのエミッタと前記第５の負荷抵抗の前記一端と
の接続ノードに、エミッタが前記第３の電源にそれぞれ
接続された第９のＮＰＮトランジスタと、 前記第７のＮＰＮトランジスタのエミッタと前記第４の
負荷抵抗の前記他端と前記第８のＮＰＮトランジスタの
コレクタとの接続ノードから第１の出力信号を出力する
第１の出力ノードと、 一端が前記第２のＮＰＮトランジスタのコレクタに接続
され、他端が前記第４の電源にそれぞれ接続された第６
の負荷抵抗と、 一端が前記第４のＮＰＮトランジスタのコレクタに接続
された第７の負荷抵抗と、 ベースが前記第６の負荷抵抗の前記一端に、コレクタが
前記第６の負荷抵抗の前記他端に、エミッタが前記第７
の負荷抵抗の他端にそれぞれ接続された第１０のＮＰＮ
トランジスタと、 ベースが前記第７の負荷抵抗の前記一端に、コレクタが
前記第７の負荷抵抗の前記他端と前記第１０のＮＰＮト
ランジスタのエミッタとの接続ノードにそれぞれ接続さ
れた第１１のＮＰＮトランジスタと、 一端が前記第１１のＮＰＮトランジスタのエミッタに接
続された第８の負荷抵抗と、 正極側が前記第８の負荷抵抗の他端に、負極側が前記第
３の電源にそれぞれ接続された第２の定電流源と、 ベースが前記第８の負荷抵抗の他端と前記第２の定電流
源との接続ノードに、コレクタが前記第１１のＮＰＮト
ランジスタのエミッタと前記第８の負荷抵抗の前記一端
との接続ノードに、エミッタが前記第３の電源にそれぞ
れ接続された第１２のＮＰＮトランジスタと、 前記第１０のＮＰＮトランジスタのエミッタと前記第７
の負荷抵抗の前記他端と前記第１１のＮＰＮトランジス
タのコレクタとの接続ノードから第２の出力信号を出力
する第２の出力ノードとを備えたことを特徴とする論理
回路。 - 【請求項９】請求項８に記載の論理回路において、前記
第９、１２のＮＰＮトランジスタは、ダーリントン増幅
器であることを特徴とする論理回路。 - 【請求項１０】請求項８に記載の論理回路において、前
記第１、第２の定電流源は、ベースにバイアス回路の出
力ノードが接続されたＮＰＮトランジスタであり、前記
バイアス回路の出力は、スイッチング動作の際の過渡的
状態以外の静的状態において前記第９、１２のＮＰＮト
ランジスタのコレクタ電流が常に一定となるように設定
された値の出力であることを特徴とする論理回路。 - 【請求項１１】請求項８乃至１０のいずれかに記載の論
理回路において、さらに、 一方側が前記第５のＮＰＮトランジスタのコレクタと前
記第４の負荷抵抗の前記一端と前記第８のＮＰＮトラン
ジスタのベースとの接続ノードに接続され、他方側が前
記第５の負荷抵抗の他端と前記第１の定電流源の正極側
との接続ノードに接続された第１のキャパシタと、 一方側が前記第４のＮＰＮトランジスタのコレクタと前
記第７の負荷抵抗の前記一端と前記第１１のＮＰＮトラ
ンジスタのベースとの接続ノードに接続され、他方側が
前記第８の負荷抵抗の他端と前記第２の定電流源の正極
側との接続ノードに接続された第２のキャパシタとを備
えたことを特徴とする論理回路。 - 【請求項１２】ベースに第１の入力信号が入力される第
１のＮＰＮトランジスタと、 ベースが第１の基準電位を与える第１の電源に接続さ
れ、エミッタが前記第１のＮＰＮトランジスタのエミッ
タと共通接続された第２のＮＰＮトランジスタと、 ベースが第２の基準電位を与える第２の電源に接続さ
れ、コレクタが共通接続された前記第１、第２のＮＰＮ
トランジスタのエミッタに接続された第３のＮＰＮトラ
ンジスタと、 一端が前記第３のＮＰＮトランジスタのエミッタに接続
され、他端が第３の基準電位を与える第３の電源に接続
された第１の負荷抵抗と、 一端が前記第１のＮＰＮトランジスタのコレクタに接続
され、他端が第４の基準電位を与える第４の電源にそれ
ぞれ接続された第２の負荷抵抗と、 一端が前記第２のＮＰＮトランジスタのコレクタに接続
された第３の負荷抵抗と、 ベースが前記第２の負荷抵抗の前記一端に、コレクタが
前記第２の負荷抵抗の前記他端に、エミッタが前記第３
の負荷抵抗の他端にそれぞれ接続された第４のＮＰＮト
ランジスタと、 ベースが前記第３の負荷抵抗の前記一端に、コレクタが
前記第３の負荷抵抗の前記他端と前記第４のＮＰＮトラ
ンジスタのエミッタとの接続ノードにそれぞれ接続され
た第５のＮＰＮトランジスタと、 一端が前記第５のＮＰＮトランジスタのエミッタに接続
された第４の負荷抵抗と、 正極側が前記第４の負荷抵抗の他端に、負極側が前記第
３の電源にそれぞれ接続された第１の定電流源と、 ベースが前記第４の負荷抵抗の他端と前記第１の定電流
源との接続ノードに、コレクタが前記第５のＮＰＮトラ
ンジスタのエミッタと前記第４の負荷抵抗の前記一端と
の接続ノードに、エミッタが前記第３の電源にそれぞれ
接続された第６のＮＰＮトランジスタと、 前記第４のＮＰＮトランジスタのエミッタと前記第３の
負荷抵抗の前記他端と前記第５のＮＰＮトランジスタの
コレクタとの接続ノードから第１の出力信号を出力する
第１の出力ノードと、 ベースが前記第１の電源に接続された第７のＮＰＮトラ
ンジスタと、 ベースに前記第１の入力信号が入力され、エミッタが前
記第７のＮＰＮトランジスタのエミッタと共通接続され
た第８のＮＰＮトランジスタと、 ベースが前記第２の電源に接続され、コレクタが共通接
続された前記第７、第８のＮＰＮトランジスタのエミッ
タに接続された第９のＮＰＮトランジスタと、 一端が前記第９のＮＰＮトランジスタのエミッタに接続
され、他端が前記第３の電源に接続された第５の負荷抵
抗と、 一端が前記第７のＮＰＮトランジスタのコレクタに接続
され、他端が前記第４の電源にそれぞれ接続された第６
の負荷抵抗と、 一端が前記第８のＮＰＮトランジスタのコレクタに接続
された第７の負荷抵抗と、 ベースが前記第６の負荷抵抗の前記一端に、コレクタが
前記第６の負荷抵抗の前記他端に、エミッタが前記第７
の負荷抵抗の他端にそれぞれ接続された第１０のＮＰＮ
トランジスタと、 ベースが前記第７の負荷抵抗の前記一端に、コレクタが
前記第７の負荷抵抗の前記他端と前記第１０のＮＰＮト
ランジスタのエミッタとの接続ノードにそれぞれ接続さ
れた第１１のＮＰＮトランジスタと、 一端が前記第１１のＮＰＮトランジスタのエミッタに接
続された第８の負荷抵抗と、 正極側が前記第８の負荷抵抗の他端に、負極側が前記第
３の電源にそれぞれ接続された第２の定電流源と、 ベースが前記第８の負荷抵抗の他端と前記第２の定電流
源との接続ノードに、コレクタが前記第１１のＮＰＮト
ランジスタのエミッタと前記第８の負荷抵抗の前記一端
との接続ノードに、エミッタが前記第３の電源にそれぞ
れ接続された第１２のＮＰＮトランジスタと、 前記第１０のＮＰＮトランジスタのエミッタと前記第７
の負荷抵抗の前記他端と前記第１１のＮＰＮトランジス
タのコレクタとの接続ノードから第２の出力信号を出力
する第２の出力ノードとを備えたことを特徴とする論理
回路。 - 【請求項１３】請求項１２に記載の論理回路において、
前記第６、１２のＮＰＮトランジスタは、ダーリントン
増幅器であることを特徴とする論理回路。 - 【請求項１４】請求項１２に記載の論理回路において、
前記第１、第２の定電流源は、ベースにバイアス回路の
出力ノードが接続されたＮＰＮトランジスタであり、前
記バイアス回路の出力は、スイッチング動作の際の過渡
的状態以外の静的状態において前記第６、１２のＮＰＮ
トランジスタのコレクタ電流が常に一定となるように設
定された値の出力であることを特徴とする論理回路。 - 【請求項１５】請求項１２乃至１４のいずれかに記載の
論理回路において、さらに、 一方側が前記第２のＮＰＮトランジスタのコレクタと前
記第３の負荷抵抗の前記一端と前記第５のＮＰＮトラン
ジスタのベースとの接続ノードに接続され、他方側が前
記第４の負荷抵抗の他端と前記第１の定電流源の正極側
との接続ノードに接続された第１のキャパシタと、 一方側が前記第８のＮＰＮトランジスタのコレクタと前
記第７の負荷抵抗の前記一端と前記第１１のＮＰＮトラ
ンジスタのベースとの接続ノードに接続され、他方側が
前記第８の負荷抵抗の他端と前記第２の定電流源の正極
側との接続ノードに接続された第２のキャパシタとを備
えたことを特徴とする論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087719A JPH09252246A (ja) | 1996-03-15 | 1996-03-15 | 論理回路 |
| EP97104407A EP0795961A2 (en) | 1996-03-15 | 1997-03-14 | Logic circuit |
| KR1019970008876A KR100247313B1 (ko) | 1996-03-15 | 1997-03-15 | 논리 회로 |
| US08/819,394 US5926040A (en) | 1996-03-15 | 1997-03-17 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087719A JPH09252246A (ja) | 1996-03-15 | 1996-03-15 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252246A true JPH09252246A (ja) | 1997-09-22 |
Family
ID=13922723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8087719A Pending JPH09252246A (ja) | 1996-03-15 | 1996-03-15 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5926040A (ja) |
| EP (1) | EP0795961A2 (ja) |
| JP (1) | JPH09252246A (ja) |
| KR (1) | KR100247313B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102842420B1 (ko) * | 2018-11-22 | 2025-08-04 | 진옥상 | 에미터폴로워가 내장된 차동증폭회로 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381057A (en) * | 1993-05-03 | 1995-01-10 | Kabushiki Kaisha Toshiba | ECL gate having active pull-down transistor |
| DE4321483C2 (de) * | 1993-06-28 | 1995-04-20 | Siemens Ag | Leitungstreiberschaltstufe in Stromschaltertechnik |
| DE4321482C1 (de) * | 1993-06-28 | 1994-12-08 | Siemens Ag | Digitale Schaltstufe mit Stromschalter |
| JP3464851B2 (ja) * | 1995-07-12 | 2003-11-10 | 株式会社東芝 | エミッタ結合論理回路 |
-
1996
- 1996-03-15 JP JP8087719A patent/JPH09252246A/ja active Pending
-
1997
- 1997-03-14 EP EP97104407A patent/EP0795961A2/en not_active Withdrawn
- 1997-03-15 KR KR1019970008876A patent/KR100247313B1/ko not_active Expired - Fee Related
- 1997-03-17 US US08/819,394 patent/US5926040A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0795961A2 (en) | 1997-09-17 |
| US5926040A (en) | 1999-07-20 |
| KR970068170A (ko) | 1997-10-13 |
| KR100247313B1 (ko) | 2000-03-15 |
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