JPS63177614A - 論理回路装置 - Google Patents
論理回路装置Info
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- JPS63177614A JPS63177614A JP61288460A JP28846086A JPS63177614A JP S63177614 A JPS63177614 A JP S63177614A JP 61288460 A JP61288460 A JP 61288460A JP 28846086 A JP28846086 A JP 28846086A JP S63177614 A JPS63177614 A JP S63177614A
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- emitter
- input
- collector
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は高速な論理回路、特にエミッタ結合論理回路
に関し、その速度性能改善と消費電力の削減を図ったも
のに関するものである。
に関し、その速度性能改善と消費電力の削減を図ったも
のに関するものである。
第５図は例えば特開昭５９−２１４３２７号公報に示さ
れた従来のエミッタ結合論理回路を示す回路図であり、
図においてＱｌ、Ｑ２及びＱ３はベースがそれぞれ入力
端子１１，１２．１３に接続された入力トランジスタ、
Ｑ４はベースが第１の基準電位ｖｂｂｉに接続された第
１のレフアレンストランジスタ、Ｒ１は第１の電源配線
Ｖｃｃと入力トランジスタＱ１．Ｑ２．Ｑ３の共通コレ
クタとの間に接続された第１負荷抵抗、Ｒ２は第１の電
源配線ＶｃｃとレファレンストランジスタＱ４のコレク
タとの間に接続された第２負荷抵抗、Ｃ３Ｉは入力トラ
ンジスタＱｌ、Ｑ２．Ｑ３及びレファレンストランジス
タＱ４の各エミッタが共通に接続されたスイッチング電
流供給用の第１の電流源、Ｑ５及びＱ６はそれぞれベー
スが入力トランジスタＱ１、Ｑ２．Ｑ３のコレクタ及び
第１のレファレンストランジスタＱ４のコレクタに接続
された第１゜第２の出力トランジスタ、Ｑ７及びＱ８は
それぞれベースが入力トランジスタＱｌ、Ｑ２．Ｑ３、
レファレンストランジスタＱ４の各エミッタ及び第２の
基準電位Ｖｂｂ２に接続され、互いのエミッタがエミッ
タフォロア電流供給用の第２の電流源ＣＳ２に共通接続
された内部入力トランジスタ及び第２のレファレンスト
ランジスタ、１はトランジスタＱ１．Ｑ２．Ｑ３．Ｑ４
のエミッタを共通接続した点であり、第１の出力トラン
ジスタＱ５のエミッタ及び内部入力トランジスタＱ７の
コレクタはＮＯＲ出力端子０１に、第２の出力トランジ
スタＱ６のエミッタ及び第２のレファレンストランジス
タＱ８のコレクタはＯＲ出力０２にそれぞれ接続されて
いる。
れた従来のエミッタ結合論理回路を示す回路図であり、
図においてＱｌ、Ｑ２及びＱ３はベースがそれぞれ入力
端子１１，１２．１３に接続された入力トランジスタ、
Ｑ４はベースが第１の基準電位ｖｂｂｉに接続された第
１のレフアレンストランジスタ、Ｒ１は第１の電源配線
Ｖｃｃと入力トランジスタＱ１．Ｑ２．Ｑ３の共通コレ
クタとの間に接続された第１負荷抵抗、Ｒ２は第１の電
源配線ＶｃｃとレファレンストランジスタＱ４のコレク
タとの間に接続された第２負荷抵抗、Ｃ３Ｉは入力トラ
ンジスタＱｌ、Ｑ２．Ｑ３及びレファレンストランジス
タＱ４の各エミッタが共通に接続されたスイッチング電
流供給用の第１の電流源、Ｑ５及びＱ６はそれぞれベー
スが入力トランジスタＱ１、Ｑ２．Ｑ３のコレクタ及び
第１のレファレンストランジスタＱ４のコレクタに接続
された第１゜第２の出力トランジスタ、Ｑ７及びＱ８は
それぞれベースが入力トランジスタＱｌ、Ｑ２．Ｑ３、
レファレンストランジスタＱ４の各エミッタ及び第２の
基準電位Ｖｂｂ２に接続され、互いのエミッタがエミッ
タフォロア電流供給用の第２の電流源ＣＳ２に共通接続
された内部入力トランジスタ及び第２のレファレンスト
ランジスタ、１はトランジスタＱ１．Ｑ２．Ｑ３．Ｑ４
のエミッタを共通接続した点であり、第１の出力トラン
ジスタＱ５のエミッタ及び内部入力トランジスタＱ７の
コレクタはＮＯＲ出力端子０１に、第２の出力トランジ
スタＱ６のエミッタ及び第２のレファレンストランジス
タＱ８のコレクタはＯＲ出力０２にそれぞれ接続されて
いる。
次にこのように構成された従来の論理回路の動作につい
て説明する。
て説明する。
まず、入力端子ＩＩ、１２．１３に印加される入力電位
Ｖｉｎが全て基準電位Ｖｂｂ１より低い低論理レベル■
１のときには、入力トランジスタＱｌ。
Ｖｉｎが全て基準電位Ｖｂｂ１より低い低論理レベル■
１のときには、入力トランジスタＱｌ。
Ｑ２．Ｑ３が非導通状態となり、第１のレファレンスト
ランジスタＱ４が導通状態になる。このため入力トラン
ジスタＱｌ、Ｑ２．Ｑ３のコレクタ電位はほぼＶｃｃ電
位になり、第１のレファレンストランジスタＱ４のコレ
クタ電位は負荷抵抗Ｒ２での電圧降下分だけＶｃｃ電位
から低下する。従って第１．第２の出力トランジスタＱ
５及びＱ６のベース電位に従い出力端子ｏ１は高論理レ
ベル■ｈ１出力端子０２は低論理レベル■１となる。ま
たこのとき、入力トランジスタＱ１．Ｑ２．Ｑ３及び第
１のレファレンストランジスタＱ４の各エミッタが共通
に接続された点１の電位は基準電位Ｖｂｂ１から第１の
レファレンストランジスタＱ４のベースエミッタ間順方
向電圧Ｖｂｅだけ低下した電位Ｖｂｂ１−Ｖｂｅとなる
。
ランジスタＱ４が導通状態になる。このため入力トラン
ジスタＱｌ、Ｑ２．Ｑ３のコレクタ電位はほぼＶｃｃ電
位になり、第１のレファレンストランジスタＱ４のコレ
クタ電位は負荷抵抗Ｒ２での電圧降下分だけＶｃｃ電位
から低下する。従って第１．第２の出力トランジスタＱ
５及びＱ６のベース電位に従い出力端子ｏ１は高論理レ
ベル■ｈ１出力端子０２は低論理レベル■１となる。ま
たこのとき、入力トランジスタＱ１．Ｑ２．Ｑ３及び第
１のレファレンストランジスタＱ４の各エミッタが共通
に接続された点１の電位は基準電位Ｖｂｂ１から第１の
レファレンストランジスタＱ４のベースエミッタ間順方
向電圧Ｖｂｅだけ低下した電位Ｖｂｂ１−Ｖｂｅとなる
。
一方、入力端子１１．１２．１３のうち少なくとも１個
の入力端子に印加される入力電位Ｖｉｎが第１の基準電
位ｖｂｂｉよりも高い高論理レベルＶｈになると、ｖｈ
が印加された入力トランジスタが導通状態となり、第１
のレファレンストランジスタＱ４が非導通状態になる。
の入力端子に印加される入力電位Ｖｉｎが第１の基準電
位ｖｂｂｉよりも高い高論理レベルＶｈになると、ｖｈ
が印加された入力トランジスタが導通状態となり、第１
のレファレンストランジスタＱ４が非導通状態になる。
このため入力トランジスタＱｌ、Ｑ２．Ｑ３のコレクタ
電位は負荷抵抗Ｒ１での電圧降下分だけＶｃｃ電位から
低下し、第１のレファレンストランジスタＱ４のコレク
タ電位はほぼＶｃｃ電位になる。従って第１．第２の出
力トランジスタＱ５及びＱ６のベース電位に従い出力端
子ｏ１は低論理レベルＶ１、出力端子０２は高論理レベ
ルｖｈとなる。またこのとき、入力トランジスタＱｌ、
Ｑ２．Ｑ３及び第１のレファレンストランジスタＱ４の
各エミッタが共通に接続された点ｌの電位は、高論理レ
ベルｖｈから入力トランジスタのペースエミッタ間順方
向電圧Ｖｂｅだけ低下した電位、即ちＶｈ−Ｖｂｅとな
る。
電位は負荷抵抗Ｒ１での電圧降下分だけＶｃｃ電位から
低下し、第１のレファレンストランジスタＱ４のコレク
タ電位はほぼＶｃｃ電位になる。従って第１．第２の出
力トランジスタＱ５及びＱ６のベース電位に従い出力端
子ｏ１は低論理レベルＶ１、出力端子０２は高論理レベ
ルｖｈとなる。またこのとき、入力トランジスタＱｌ、
Ｑ２．Ｑ３及び第１のレファレンストランジスタＱ４の
各エミッタが共通に接続された点ｌの電位は、高論理レ
ベルｖｈから入力トランジスタのペースエミッタ間順方
向電圧Ｖｂｅだけ低下した電位、即ちＶｈ−Ｖｂｅとな
る。
上記のように入力トランジスタＱ１．Ｑ２．Ｑ３及び第
１のレファレンストランジスタＱ４の各エミッタが共通
に接続された点ｌの電位、即ち第１の出力トランジスタ
Ｑ５に接続されたトランジスタＱ７のベース電位は、入
力論理レベルの変化と同相で相対的に高低の変化をする
。そこで、第２の出力トランジスタＱ６に接続されたト
ランジスタＱ８のベースに印加される第２の基′４−電
位Ｖｂｂ２の値を適切に設定（はぼ（Ｖｈ＋Ｖｂｂ１）
／２−Ｖｂｅ）することによって、入力電位Ｖｉｎが高
論理レベルｖｈのときには１−ランジスタＱ７を導通状
態、トランジスタＱ８を非導通状態に、低論理レベルｖ
１のときにはトランジスタＱ７を非導通状態、トランジ
スタＱ８を導通状態にする。
１のレファレンストランジスタＱ４の各エミッタが共通
に接続された点ｌの電位、即ち第１の出力トランジスタ
Ｑ５に接続されたトランジスタＱ７のベース電位は、入
力論理レベルの変化と同相で相対的に高低の変化をする
。そこで、第２の出力トランジスタＱ６に接続されたト
ランジスタＱ８のベースに印加される第２の基′４−電
位Ｖｂｂ２の値を適切に設定（はぼ（Ｖｈ＋Ｖｂｂ１）
／２−Ｖｂｅ）することによって、入力電位Ｖｉｎが高
論理レベルｖｈのときには１−ランジスタＱ７を導通状
態、トランジスタＱ８を非導通状態に、低論理レベルｖ
１のときにはトランジスタＱ７を非導通状態、トランジ
スタＱ８を導通状態にする。
即ち、入力トランジスタＱｌ、Ｑ２．Ｑ３が全て非導通
状態のとき、ＮＯＲ出力（このとき高論理レベルｖｈで
ある）を有する第１の出力トランジスタＱ５には、トラ
ンジスタＱ７が非導通状態であるため、はとんど電流が
流れず、ＯＲ出力（このとき低論理レベル■１である）
を有する第２の出力トランジスタＱ６には、トランジス
タＱ８を通して電流が流れる。また、人力トランジスタ
Ｑｌ、Ｑ２．Ｑ３のうち少なくとも１個が導通状態のと
きＮＯＲ出力（このとき低論理レベル■１である）を有
する第１の出力トランジスタＱ５には、導通状態にある
トランジスタＱ７を通して電流が流れ、ＯＲ出力（この
とき高論理レベルｖｈである）を有する第２の出力トラ
ンジスタＱ６にはトランジスタＱ８が非導通状態である
ためほとんど電流が流れない。つまり、従来の回路構成
によれば、出力ｌ・ランジスタＱ５あるいはＱ６のエミ
ッタ（即ち出力端子０１あるいは０２）が高論理レベル
ｖｈのときにはエミッタフォロア電流がほとんど流れず
、低論理レベル■１のときにはエミッタフォロア電流が
流れる。従って、ここでは述べなかった通常のエミッタ
フォロアを通用したＥＣＬ回路におけるように、出力レ
ベルの高低にかかわらず常時エミッタフォロア電流が流
れる回路構成に比して、回路電流が削減されるようにな
っている。
状態のとき、ＮＯＲ出力（このとき高論理レベルｖｈで
ある）を有する第１の出力トランジスタＱ５には、トラ
ンジスタＱ７が非導通状態であるため、はとんど電流が
流れず、ＯＲ出力（このとき低論理レベル■１である）
を有する第２の出力トランジスタＱ６には、トランジス
タＱ８を通して電流が流れる。また、人力トランジスタ
Ｑｌ、Ｑ２．Ｑ３のうち少なくとも１個が導通状態のと
きＮＯＲ出力（このとき低論理レベル■１である）を有
する第１の出力トランジスタＱ５には、導通状態にある
トランジスタＱ７を通して電流が流れ、ＯＲ出力（この
とき高論理レベルｖｈである）を有する第２の出力トラ
ンジスタＱ６にはトランジスタＱ８が非導通状態である
ためほとんど電流が流れない。つまり、従来の回路構成
によれば、出力ｌ・ランジスタＱ５あるいはＱ６のエミ
ッタ（即ち出力端子０１あるいは０２）が高論理レベル
ｖｈのときにはエミッタフォロア電流がほとんど流れず
、低論理レベル■１のときにはエミッタフォロア電流が
流れる。従って、ここでは述べなかった通常のエミッタ
フォロアを通用したＥＣＬ回路におけるように、出力レ
ベルの高低にかかわらず常時エミッタフォロア電流が流
れる回路構成に比して、回路電流が削減されるようにな
っている。
また、従来の論理回路において、入力電位Ｖｉｎが低論
理レベルＶ１から高論理レベルｖｈに遷移する場合には
、入力トランジスタが導通状態になるとともにエミッタ
フォロアトランジスタＱ５に接続されたトランジスタＱ
７が導通状態になり、出力端子０１に印加された負荷容
量に蓄積されている電荷がトランジスタＱ７を通して直
接引抜かれるようになっている。この際、レファレンス
トランジスタＱ４及びトランジスタＱ８が非導通状態に
なり、エミッタフォロアトランジスタＱ６から供給され
る電流は全て出力端子０２に付加されている負荷容量に
流れ込むようになっている。同様に入力電位Ｖｉｎが高
論理レベルＶｈから低論理レヘル■βに遷移する場合に
は、第１のレファレンストランジスタＱ４及び第２の出
力トランジスタＱ６に接続されたトランジスタＱ８は導
通状態に、入力トランジスタ及び第１の出力トランジス
タ５に接続されたトランジスタＱ７は非導通状態になる
ようになっている。
理レベルＶ１から高論理レベルｖｈに遷移する場合には
、入力トランジスタが導通状態になるとともにエミッタ
フォロアトランジスタＱ５に接続されたトランジスタＱ
７が導通状態になり、出力端子０１に印加された負荷容
量に蓄積されている電荷がトランジスタＱ７を通して直
接引抜かれるようになっている。この際、レファレンス
トランジスタＱ４及びトランジスタＱ８が非導通状態に
なり、エミッタフォロアトランジスタＱ６から供給され
る電流は全て出力端子０２に付加されている負荷容量に
流れ込むようになっている。同様に入力電位Ｖｉｎが高
論理レベルＶｈから低論理レヘル■βに遷移する場合に
は、第１のレファレンストランジスタＱ４及び第２の出
力トランジスタＱ６に接続されたトランジスタＱ８は導
通状態に、入力トランジスタ及び第１の出力トランジス
タ５に接続されたトランジスタＱ７は非導通状態になる
ようになっている。
上記のような従来の論理回路では、出力端子０１に付与
される負荷容量の蓄積電荷をトランジスタＱ７で放電す
るが、そのベースに与えられる論理振幅は上記の説明で
高論理レベルの時、ｖｈ−Ｖｂｅ、低論理レベルの時Ｖ
ｂｂ１−ＶｂｅであるからＶ ｈ −Ｖｂｂ １ トナ
ル。このＶｂｂ１はｖｈとＶｌの中間の値であるから、
この論理振幅は通常よりも小であり、トランジスタＱ７
が上記の蓄積電荷を放電するのにより長時間を要し、つ
まり、従来の論理回路の立下り時の遅延時間を長くする
といった問題点があった。さらに、入力トランジスタが
同時に非導通状態から導通状態へ（あるいはその逆へ）
遷移する場合、ベース電位とコレクタ電位（即ちＮＯＲ
側エミッタフォロアトランジスタＱ７のベース電位）は
互いに逆相で変化するため、ミラー効果による入力トラ
ンジスタのベース・コレクタ間容量の増加が、遅延時間
を長くする一因となるという問題点もあった。
される負荷容量の蓄積電荷をトランジスタＱ７で放電す
るが、そのベースに与えられる論理振幅は上記の説明で
高論理レベルの時、ｖｈ−Ｖｂｅ、低論理レベルの時Ｖ
ｂｂ１−ＶｂｅであるからＶ ｈ −Ｖｂｂ １ トナ
ル。このＶｂｂ１はｖｈとＶｌの中間の値であるから、
この論理振幅は通常よりも小であり、トランジスタＱ７
が上記の蓄積電荷を放電するのにより長時間を要し、つ
まり、従来の論理回路の立下り時の遅延時間を長くする
といった問題点があった。さらに、入力トランジスタが
同時に非導通状態から導通状態へ（あるいはその逆へ）
遷移する場合、ベース電位とコレクタ電位（即ちＮＯＲ
側エミッタフォロアトランジスタＱ７のベース電位）は
互いに逆相で変化するため、ミラー効果による入力トラ
ンジスタのベース・コレクタ間容量の増加が、遅延時間
を長くする一因となるという問題点もあった。
この発明はかかる問題点を解決するためになされたもの
で、従来のものの消費電力を小さくするという利点を損
うことなく、通常の論理振幅（■ｈ−ｖｊｌりを与えら
れたトランジスタで負荷容量の蓄積電荷を放電させて、
立下り時の遅延時間を短くするとともに、入力トランジ
スタに関するミラー効果を除去した論理回路装置を得る
ことを目的としている。
で、従来のものの消費電力を小さくするという利点を損
うことなく、通常の論理振幅（■ｈ−ｖｊｌりを与えら
れたトランジスタで負荷容量の蓄積電荷を放電させて、
立下り時の遅延時間を短くするとともに、入力トランジ
スタに関するミラー効果を除去した論理回路装置を得る
ことを目的としている。
この発明に係る論理回路装置は、ベースに基準電位が与
えられるレファレンストランジスタとして２つのコレク
タを有するトランジスタを使用するとともに、該一方の
コレクタを入力トランジスタのエミッタに接続し、もう
一方のコレクタを第１の出力トランジスタのエミッタ、
即ち第１の出力端子に接続し、さらに、２つのコレクタ
を有する別のトランジスタの一方のコレクタを第２の負
荷抵抗を介して第１の電源に接続し、もう一方のコレク
タを第２の出力トランジスタのエミッタ即ち第２の出力
端子に接続し、ベースは前記入力トランジスタのエミッ
タに接続し、エミッタは前記レファレンストランジスタ
のエミッタとともに電流源を介して第２の電源に接続し
てエミ・ツタ結合論理回路となるように構成したもので
ある。
えられるレファレンストランジスタとして２つのコレク
タを有するトランジスタを使用するとともに、該一方の
コレクタを入力トランジスタのエミッタに接続し、もう
一方のコレクタを第１の出力トランジスタのエミッタ、
即ち第１の出力端子に接続し、さらに、２つのコレクタ
を有する別のトランジスタの一方のコレクタを第２の負
荷抵抗を介して第１の電源に接続し、もう一方のコレク
タを第２の出力トランジスタのエミッタ即ち第２の出力
端子に接続し、ベースは前記入力トランジスタのエミッ
タに接続し、エミッタは前記レファレンストランジスタ
のエミッタとともに電流源を介して第２の電源に接続し
てエミ・ツタ結合論理回路となるように構成したもので
ある。
この発明においては、入力電位と同相で論理振幅骨だけ
変化する入力トランジスタのエミッタ電位と、入力トラ
ンジスタに縦続接続されたレファレンストランジスタの
ベースに与えられる基準電位との大小により出力トラン
ジスタを流れる電流量を制御することによって、消費電
力を削減しつつそれぞれの出力に寄生する負荷容量に蓄
積された電荷をより速かに放電させ、出力の立下り時間
を短くする。さらに従来回路とは異なり、入力トランジ
スタのベース電位とコレクタ電位は同相で変化するので
、ミラー効果による容量の増加を除去する。
変化する入力トランジスタのエミッタ電位と、入力トラ
ンジスタに縦続接続されたレファレンストランジスタの
ベースに与えられる基準電位との大小により出力トラン
ジスタを流れる電流量を制御することによって、消費電
力を削減しつつそれぞれの出力に寄生する負荷容量に蓄
積された電荷をより速かに放電させ、出力の立下り時間
を短くする。さらに従来回路とは異なり、入力トランジ
スタのベース電位とコレクタ電位は同相で変化するので
、ミラー効果による容量の増加を除去する。
第１図はこの発明に係る論理回路装置の一実施例を示す
回路図であり、特に３人力構成のＯＲ出力及びＮＯＲ出
力を有する工（’７タ結合論理回路装五を示すものであ
る。
回路図であり、特に３人力構成のＯＲ出力及びＮＯＲ出
力を有する工（’７タ結合論理回路装五を示すものであ
る。
同図において、Ｑ１〜Ｑ３はベースがそれぞれ入力端子
■１〜■３に接続された入力トランジスタ、Ｃ４は２つ
のコレクタを有しベースが基準電位ｖｂｂに接続され一
方のコレクタが入力トランジスタの共通接続されたエミ
ッタに接続されたレファレンストランジスタ、Ｃ５は２
つのコレクタを有しベースが入力トランジスタの共通接
続されたエミッタに接続され前記レファレンストランジ
スタとともに差動増幅型のスイッチング回路を構成する
トランジスタ、Ｒ１は入力トランジスタＱ１〜Ｑ３のコ
レクタに共通接続された第１の負荷抵抗、Ｒ２はトラン
ジスタＱ５の一方のコレクタに接続された第２の負荷抵
抗、Ｃ８はレファレンストランジスタＱ４及びトランジ
スタＱ５の各エミッタが共通に接続されたスイッチング
電流供給用の電流源、Ｃ６及びＣ７はそれぞれベースが
入力トランジスタＱ１〜Ｑ３のコレクタ及びトランジス
タＱ５の一方のコレクタに接続された第１．第２の出力
トランジスタ（エミッタフォロアトランジスタ）であり
、第１の出力トランジスタＱ６のエミッタ及びレファレ
ンストランジスタＱ４のもう一方のコレクタはＯＲ出力
端子０１に、第２の出力トランジスタＱ７のエミッタ及
びトランジスタＱ５のもう一方のコレクタはＮＯＲ出力
端子０２にそれぞれ接続されている。
■１〜■３に接続された入力トランジスタ、Ｃ４は２つ
のコレクタを有しベースが基準電位ｖｂｂに接続され一
方のコレクタが入力トランジスタの共通接続されたエミ
ッタに接続されたレファレンストランジスタ、Ｃ５は２
つのコレクタを有しベースが入力トランジスタの共通接
続されたエミッタに接続され前記レファレンストランジ
スタとともに差動増幅型のスイッチング回路を構成する
トランジスタ、Ｒ１は入力トランジスタＱ１〜Ｑ３のコ
レクタに共通接続された第１の負荷抵抗、Ｒ２はトラン
ジスタＱ５の一方のコレクタに接続された第２の負荷抵
抗、Ｃ８はレファレンストランジスタＱ４及びトランジ
スタＱ５の各エミッタが共通に接続されたスイッチング
電流供給用の電流源、Ｃ６及びＣ７はそれぞれベースが
入力トランジスタＱ１〜Ｑ３のコレクタ及びトランジス
タＱ５の一方のコレクタに接続された第１．第２の出力
トランジスタ（エミッタフォロアトランジスタ）であり
、第１の出力トランジスタＱ６のエミッタ及びレファレ
ンストランジスタＱ４のもう一方のコレクタはＯＲ出力
端子０１に、第２の出力トランジスタＱ７のエミッタ及
びトランジスタＱ５のもう一方のコレクタはＮＯＲ出力
端子０２にそれぞれ接続されている。
即ち、本実施例では第５図に示す従来回路のように入力
トランジスタとレファレンストランジスタで差動のスイ
ッチング回路を構成するのではなく、入力トランジスタ
のエミッタ電位を入力とするトランジスタとレファレン
ストランジスタとによってスイッチング■路を構成する
とともに、それらのトランジスタを出力トランジスタの
電流制御用トランジスタとして使用するものである。
トランジスタとレファレンストランジスタで差動のスイ
ッチング回路を構成するのではなく、入力トランジスタ
のエミッタ電位を入力とするトランジスタとレファレン
ストランジスタとによってスイッチング■路を構成する
とともに、それらのトランジスタを出力トランジスタの
電流制御用トランジスタとして使用するものである。
次にこのように構成された論理回路装置の動作について
説明する。
説明する。
まず、入力端子Ｉｆ、１２．［３に印加される入力電位
Ｖｉｎが全て低論理レベルＶｌの場合、入力トランジス
タＱ１〜Ｑ３のエミッタが共通接続された点ｌの電位は
、入力トランジスタのベースエミッタ間順方向電圧Ｖｂ
ｅだけ低下した電位Ｖｌ−Ｖｂｅとなる。これはトラン
ジスタＱ５のベース電位となり、レファレンストランジ
スタＱ４のベースに与えられる基準電位ｖｂｂをあらか
じめ適切で入力トランジスタＱ１〜Ｑ３とレファレンス
トランジスタＱ４は導通状態となり、トランジスタＱ５
は非導通状態になる。このため入力トランジスタのコレ
クタ電位は負荷抵抗Ｒ１での電圧降下分だけＶｃｃ電位
から低下し、トランジスタＱ５のエミッタ電位はほぼＶ
ｃｃ電位になる。従って出カニミソタフオアトランジス
タＱ６及びＣ７のベース電位に従い出力端子Ｏ１は低論
理レベルＶＺ、出力端子０２は高論理レベルｖｈとなる
。
Ｖｉｎが全て低論理レベルＶｌの場合、入力トランジス
タＱ１〜Ｑ３のエミッタが共通接続された点ｌの電位は
、入力トランジスタのベースエミッタ間順方向電圧Ｖｂ
ｅだけ低下した電位Ｖｌ−Ｖｂｅとなる。これはトラン
ジスタＱ５のベース電位となり、レファレンストランジ
スタＱ４のベースに与えられる基準電位ｖｂｂをあらか
じめ適切で入力トランジスタＱ１〜Ｑ３とレファレンス
トランジスタＱ４は導通状態となり、トランジスタＱ５
は非導通状態になる。このため入力トランジスタのコレ
クタ電位は負荷抵抗Ｒ１での電圧降下分だけＶｃｃ電位
から低下し、トランジスタＱ５のエミッタ電位はほぼＶ
ｃｃ電位になる。従って出カニミソタフオアトランジス
タＱ６及びＣ７のベース電位に従い出力端子Ｏ１は低論
理レベルＶＺ、出力端子０２は高論理レベルｖｈとなる
。
一方、入力端子Ｉ１．［２，１３のうち少なくとも１個
の入力端子に印加される入力電位Ｖｉｎが高論理レベル
ｖｈになると、点１の電位はｖｈから入力トランジスタ
のペースエミッタ間順方向電圧Ｖｂｅだけ低下した電位
Ｖｈ−Ｖｂｅとなり、入力トランジスタとレファレンス
トランジスタＱ４は非導通状態、トランジスタＱ５は導
通状態になる。
の入力端子に印加される入力電位Ｖｉｎが高論理レベル
ｖｈになると、点１の電位はｖｈから入力トランジスタ
のペースエミッタ間順方向電圧Ｖｂｅだけ低下した電位
Ｖｈ−Ｖｂｅとなり、入力トランジスタとレファレンス
トランジスタＱ４は非導通状態、トランジスタＱ５は導
通状態になる。
このため入力トランジスタのコレクタ電位はほぼＶｃｃ
電位になり、トランジスタＱ５のコレクタ電位は負荷抵
抗Ｒ２での電圧降下分だけＶｃｃ電位から低下する。従
って出カニミッタフォロアトランジスタＱ６及びＱ７の
ベース電位に従い出力端子Ｏ１は高論理レベルｖｈ、出
力端子０２は低論理レベルＶ７！となる。以上の論理動
作から第５図に示した従来例とは異なり、ＯｌがＯＲ出
力端子。
電位になり、トランジスタＱ５のコレクタ電位は負荷抵
抗Ｒ２での電圧降下分だけＶｃｃ電位から低下する。従
って出カニミッタフォロアトランジスタＱ６及びＱ７の
ベース電位に従い出力端子Ｏ１は高論理レベルｖｈ、出
力端子０２は低論理レベルＶ７！となる。以上の論理動
作から第５図に示した従来例とは異なり、ＯｌがＯＲ出
力端子。
０２はＮＯＲ出力端子となる。レファレンストランジス
タＱ４とトランジスタＱ５は論理動作に加えて次に示す
ようにエミッタフォロアトランジスタの電流を制御する
。即ち、入力電位Ｖｉｎが全て低論理レベルＶＩ！の時
ＮＯＲ出力（この時高論理レベルｖｈである）を有する
エミッタフォロアトランジスタＱ７にはトランジスタＱ
５が非導通状態であるためほとんど電流が流れず、ＯＲ
出力（この時低論理レベルＶＩｌ）を有するエミッタフ
ォロアトランジスタＱ６にはレファレンス１−ランジス
タＱ４を通して電流が流れる。また、入力電位Ｖｉｎの
うち少なくとも１個が高論理レベルｖｈのときＮＯＲ出
力（このとき低論理レベルＶＸ）を有するエミッタフォ
ロアトランジスタＱ７には導通状態にあるトランジスタ
Ｑ５を通して電流が流れ、ＯＲ出力（このとき高論理レ
ベルＶｈ）を有するエミッタフォロアトランジスタＱ６
にはレファレンストランジスタＱ４が非導通状態である
ためほとんど電流が流れない。つまり、本実施例の回路
構成においても第５図に示した従来回路と同様、低論理
レベルＶｌを出力するエミッタフォロアトランジスタに
しか電流が流れないようにして回路電流を削減すること
ができる。
タＱ４とトランジスタＱ５は論理動作に加えて次に示す
ようにエミッタフォロアトランジスタの電流を制御する
。即ち、入力電位Ｖｉｎが全て低論理レベルＶＩ！の時
ＮＯＲ出力（この時高論理レベルｖｈである）を有する
エミッタフォロアトランジスタＱ７にはトランジスタＱ
５が非導通状態であるためほとんど電流が流れず、ＯＲ
出力（この時低論理レベルＶＩｌ）を有するエミッタフ
ォロアトランジスタＱ６にはレファレンス１−ランジス
タＱ４を通して電流が流れる。また、入力電位Ｖｉｎの
うち少なくとも１個が高論理レベルｖｈのときＮＯＲ出
力（このとき低論理レベルＶＸ）を有するエミッタフォ
ロアトランジスタＱ７には導通状態にあるトランジスタ
Ｑ５を通して電流が流れ、ＯＲ出力（このとき高論理レ
ベルＶｈ）を有するエミッタフォロアトランジスタＱ６
にはレファレンストランジスタＱ４が非導通状態である
ためほとんど電流が流れない。つまり、本実施例の回路
構成においても第５図に示した従来回路と同様、低論理
レベルＶｌを出力するエミッタフォロアトランジスタに
しか電流が流れないようにして回路電流を削減すること
ができる。
また、上記実施例の論理回路において、入力電位Ｖｉｎ
が低論理レベルＶＺから高論理レベルｖｈに遷移する場
合には、レファレンストランジスタＱ４が非導通状態に
なるため入力トランジスタも非導通状態となり出カニミ
ッタフォロアトランジスタＱ６から供給される電流は出
力端子０１に付加されている負荷容量に流れ込むため、
ＯＲ出力立上り時の遅延時間は従来回路と同様に改善さ
れる。この際トランジスタＱ５は導通状態となるため出
力端子０２に負荷された負荷容９に層積されている電荷
がトランジスタＱ５を通して直接引きｔ友かれるために
、ＮＯＲ出力立下り時の遅延時間が改善される。一方、
入力電位Ｖｉｎが高論理レベルｖｈから低論理レベルＶ
７！に遷移する場合は、レファレンストランジスタＱ４
及び入力トランジスタが導通状態に、トランジスタＱ５
は非導通状態になり、ＯＲ出力の立下り時及びＮＯＲ出
力の立上り時の遅延時間が改善されるものである。上記
遅延時間の改善については、従来回路とは異なり通常の
論理振幅（ｖｈ−ｖｘ）を与えられてスイッチングする
トランジスタで負荷容量の電荷を放電させるために、特
に立下り時の改善効果が顕著となるものである。
が低論理レベルＶＺから高論理レベルｖｈに遷移する場
合には、レファレンストランジスタＱ４が非導通状態に
なるため入力トランジスタも非導通状態となり出カニミ
ッタフォロアトランジスタＱ６から供給される電流は出
力端子０１に付加されている負荷容量に流れ込むため、
ＯＲ出力立上り時の遅延時間は従来回路と同様に改善さ
れる。この際トランジスタＱ５は導通状態となるため出
力端子０２に負荷された負荷容９に層積されている電荷
がトランジスタＱ５を通して直接引きｔ友かれるために
、ＮＯＲ出力立下り時の遅延時間が改善される。一方、
入力電位Ｖｉｎが高論理レベルｖｈから低論理レベルＶ
７！に遷移する場合は、レファレンストランジスタＱ４
及び入力トランジスタが導通状態に、トランジスタＱ５
は非導通状態になり、ＯＲ出力の立下り時及びＮＯＲ出
力の立上り時の遅延時間が改善されるものである。上記
遅延時間の改善については、従来回路とは異なり通常の
論理振幅（ｖｈ−ｖｘ）を与えられてスイッチングする
トランジスタで負荷容量の電荷を放電させるために、特
に立下り時の改善効果が顕著となるものである。
さらに上記動作説明にても明らかであるように、本発明
の論理回路においては入力トランジスタのベース電位と
コレクタ電位は同相で遷移するため、ミラー効果による
容量の増加を除去することが可能である。
の論理回路においては入力トランジスタのベース電位と
コレクタ電位は同相で遷移するため、ミラー効果による
容量の増加を除去することが可能である。
なお上記実施例では、レファレンストランジスタＱ４及
びトランジスタＱ５として、２つのコレクタを有するト
ランジスタを用いた場合について説明したが、それぞれ
ベースが共通に接続されたトランジスタを新たに用い°
ζも全く同様の効果を有する論理回路を構成することが
できるうえに、その場合第２図に示すように、差動型ス
イッチング回路のスイッチング電流を供給する第１の電
流源Ｃ３Ｉに加えてエミッタフォロア電流を供給する第
２の電流源Ｃ５２、また時には第２の電源■ｅｅｌに加
えて第３の電源Ｖｅｅ２を新たに設けることによって、
それぞれの電流値を互いに独立に設定して負荷駆動能力
及び消費電力を調節可能とできる効果も有している。こ
れは特許請求の範囲第２項に記載の論理回路装置である
。
びトランジスタＱ５として、２つのコレクタを有するト
ランジスタを用いた場合について説明したが、それぞれ
ベースが共通に接続されたトランジスタを新たに用い°
ζも全く同様の効果を有する論理回路を構成することが
できるうえに、その場合第２図に示すように、差動型ス
イッチング回路のスイッチング電流を供給する第１の電
流源Ｃ３Ｉに加えてエミッタフォロア電流を供給する第
２の電流源Ｃ５２、また時には第２の電源■ｅｅｌに加
えて第３の電源Ｖｅｅ２を新たに設けることによって、
それぞれの電流値を互いに独立に設定して負荷駆動能力
及び消費電力を調節可能とできる効果も有している。こ
れは特許請求の範囲第２項に記載の論理回路装置である
。
さらに上記実施例では、ＯＲ，ＮＯＲＯＲ力出力り出し
た場合について説明しているが、ＯＲ出力のみあるいは
ＮＯＲ出力のみであってもよく、その場合には使用しな
い出力のエミッタフォロアトランジスタを取り除くとと
もに、そのエミッタフォロアトランジスタのエミッタに
接続されるべきトランジスタのコレクタを取り除けばよ
く、上記実施例と同様の効果を奏する。第３図はＯＲ出
力のみ使用した場合、第４図はＮＯＲ出力のみ使用した
場合の実施例を示す。これらはそれぞれ特許請求の範囲
第３項、第４項に記載した論理回路装置である。
た場合について説明しているが、ＯＲ出力のみあるいは
ＮＯＲ出力のみであってもよく、その場合には使用しな
い出力のエミッタフォロアトランジスタを取り除くとと
もに、そのエミッタフォロアトランジスタのエミッタに
接続されるべきトランジスタのコレクタを取り除けばよ
く、上記実施例と同様の効果を奏する。第３図はＯＲ出
力のみ使用した場合、第４図はＮＯＲ出力のみ使用した
場合の実施例を示す。これらはそれぞれ特許請求の範囲
第３項、第４項に記載した論理回路装置である。
以上のように、この発明に係るエミッタ結合型論理回路
装置によれば、入力トランジスタのエミッタから得られ
る電位と基準電位との大小に従ってスイッチング動作を
する差動型スイッチング回路によって論理動作を行なう
構成とし、かつ出カニミッタフォロア電流の制御をでき
る構成にしたので、消費電力を削減し併せて遅延時間の
改善が得られる効果がある。
装置によれば、入力トランジスタのエミッタから得られ
る電位と基準電位との大小に従ってスイッチング動作を
する差動型スイッチング回路によって論理動作を行なう
構成とし、かつ出カニミッタフォロア電流の制御をでき
る構成にしたので、消費電力を削減し併せて遅延時間の
改善が得られる効果がある。
第１図はこの発明の一実施例を示す回路図、第２図ない
し第４図はそれぞれ特許請求の範囲第２項ないし第４項
の記載に対応する本発明の実施例を示す回路図、第５図
は従来の論理回路を示す回路図である。 Ｑｌ、Ｃ２，Ｃ３・・・入力トランジスタ、Ｃ４゜Ｃ４
’・・・レファレンストランジスタ、Ｃ５，Ｃ５’・・
・Ｃ４，Ｃ４’とともに差動型スイッチング回路を構成
するトランジスタ、Ｒ１，Ｒ２・・・第１．第２の負荷
抵抗、Ｃ６，Ｃ７・・・第１．第２の出カニミッタフォ
ロアトランジスタ、Ｃ８・・・スイッチング電流及びエ
ミッタフォロア電流供給用電流源、Ｃ８１・・・スイッ
チング電流供給用電流源（第１の電流源）、Ｃ８２・・
・スイッチング電流供給用電流源（第２の電流源）、１
１．Ｉ２．１３・・・入力端子、０１．０２・・・第１
．第２の出力端子、Ｖｃｃ・・・第１の電源、Ｖｅｅｌ
、Ｖｃｃ２−第２．第３の電源、ｖｂｂ・・・基準電位
。 なお図中同一符号は同−又は相当部分を示す。
し第４図はそれぞれ特許請求の範囲第２項ないし第４項
の記載に対応する本発明の実施例を示す回路図、第５図
は従来の論理回路を示す回路図である。 Ｑｌ、Ｃ２，Ｃ３・・・入力トランジスタ、Ｃ４゜Ｃ４
’・・・レファレンストランジスタ、Ｃ５，Ｃ５’・・
・Ｃ４，Ｃ４’とともに差動型スイッチング回路を構成
するトランジスタ、Ｒ１，Ｒ２・・・第１．第２の負荷
抵抗、Ｃ６，Ｃ７・・・第１．第２の出カニミッタフォ
ロアトランジスタ、Ｃ８・・・スイッチング電流及びエ
ミッタフォロア電流供給用電流源、Ｃ８１・・・スイッ
チング電流供給用電流源（第１の電流源）、Ｃ８２・・
・スイッチング電流供給用電流源（第２の電流源）、１
１．Ｉ２．１３・・・入力端子、０１．０２・・・第１
．第２の出力端子、Ｖｃｃ・・・第１の電源、Ｖｅｅｌ
、Ｖｃｃ２−第２．第３の電源、ｖｂｂ・・・基準電位
。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）それぞれのベースが入力端子であり、共通接続さ
れたコレクタが第１の負荷抵抗を介して第１の電源に接
続され、エミッタが共通接続された少なくとも１つ以上
の入力トランジスタ群と、コレクタが前記第１の電源に
接続され、ベースが前記第１の負荷抵抗を介して前記第
１の電源に接続され、エミッタが第１の出力端子である
第１の出力トランジスタと、 コレクタが前記第１の電源に接続され、ベースが第２の
負荷抵抗を介して前記第１の電源に接続され、エミッタ
が第２の出力端子である第２の出力トランジスタと、 ２つのコレクタを有し、該いずれか一方のコレクタが前
記入力トランジスタ群の共通接続されたエミッタに接続
され、もう一方のコレクタが前記第１の出力端子に接続
され、ベースに基準電位が与えられ、エミッタが電流源
を介して第２の電源に接続されたレファレンストランジ
スタと、２つのコレクタを有し、該いずれか一方のコレ
クタが前記第２の負荷抵抗を介して前記第１の電源に接
続され、もう一方のコレクタが前記第２の出力端子に接
続され、ベースが前記入力トランジスタ群の共通接続さ
れたエミッタに接続され、エミッタが前記レファレンス
トランジスタのエミッタとともに前記電流源を介して前
記第２の電源に接続されたトランジスタとを備えたこと
を特徴とする論理回路装置。 - （２）それぞれのベースが入力端子であり、共通接続さ
れたコレクタが第１の負荷抵抗を介して第１の電源に接
続され、エミッタが共通接続された少なくとも１つ以上
の入力トランジスタ群と、コレクタが前記第１の電源に
接続され、ベースが前記第１の負荷抵抗を介して前記第
１の電源に接続され、エミッタが第１の出力端子である
第１の出力トランジスタと、 コレクタが前記第１の電源に接続され、ベースが第２の
負荷抵抗を介して前記第１の電源に接続され、エミッタ
が第２の出力端子である第２の出力トランジスタと、 コレクタが前記入力トランジスタ群の共通接続されたエ
ミッタに接続され、ベースに基準電位が与えられ、エミ
ッタが第１の電流源を介して第２の電源に接続された第
１のレファレンストランジスタと、 コレクタが前記第１の出力端子に接続され、ベースに前
記基準電位が与えられ、エミッタが第２の電流源を介し
て前記第２の電源あるいは第３の新たな電源に接続され
た第２のレファレンストランジスタと、 コレクタが前記第２の負荷抵抗を介して前記第１の電源
に接続され、ベースが前記入力トランジスタ群の共通接
続されたエミッタに接続され、エミッタが前記第１のレ
ファレンストランジスタのエミッタとともに前記第１の
電流源を介して前記第２の電源に接続されたトランジス
タと、 コレクタが前記第２の出力端子に接続され、ベースが前
記入力トランジスタ群の共通接続されたエミッタに接続
され、エミッタが前記第２のレファレンストランジスタ
のエミッタとともに前記第２の電流源を介して前記第２
の電源あるいは前記第３の電源に接続されたトランジス
タとを備えたことを特徴とする論理回路。 - （３）それぞれのベースが入力端子であり、共通接続さ
れたコレクタが第１の負荷抵抗を介して第１の電源に接
続され、エミッタが共通接続された少なくとも１つ以上
の入力トランジスタ群と、コレクタが前記第１の電源に
接続され、ベースが前記第１の負荷抵抗を介して前記第
１の電源に接続され、エミッタが出力端子である出力ト
ランジスタと、 ２つのコレクタを有し、該いずれか一方のコレクタが前
記入力トランジスタ群の共通接続されたエミッタに接続
され、もう一方のコレクタが前記の出力端子に接続され
、ベースに基準電位が与えられ、エミッタが電流源を介
して第２の電源に接続されたレファレンストランジスタ
と、 コレクタが第２の負荷抵抗を介してあるいは直接前記第
１の電源に接続され、ベースが前記入力トランジスタ群
のエミッタに接続され、エミッタが前記レファレンスト
ランジスタのエミッタとともに前記電流源を介して前記
第２の電源に接続されたトランジスタとを備えたことを
特徴とする論理回路装置。 - （４）それぞれのベースが入力端子であり、共通接続さ
れたコレクタが第１の負荷抵抗を介してあるいは直接第
１の電源に接続され、エミッタが共通接続された少なく
とも１つ以上の入力トランジスタ群と、 コレクタが前記第１の電源に接続され、ベースが第２の
負荷抵抗を介して前記第１の電源に接続され、エミッタ
が出力端子である出力トランジスタと、 コレクタが前記入力トランジスタ群のエミッタに接続さ
れ、ベースに基準電位が与えられ、エミッタが電流源を
介して第２の電源に接続されたレファレンストランジス
タと、 ２つのコレクタを有し、該いずれか一方のコレクタが前
記第２の負荷抵抗を介して前記第１の電源に接続され、
もう一方のコレクタが前記出力端子に接続され、ベース
が前記入力トランジスタ群のエミッタに接続され、エミ
ッタが前記レファレンストランジスタのエミッタともに
前記電流源を介して前記第２の電源に接続されたトラン
ジスタとを備えたことを特徴とする論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288460A JPS63177614A (ja) | 1986-12-03 | 1986-12-03 | 論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288460A JPS63177614A (ja) | 1986-12-03 | 1986-12-03 | 論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63177614A true JPS63177614A (ja) | 1988-07-21 |
Family
ID=17730497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288460A Pending JPS63177614A (ja) | 1986-12-03 | 1986-12-03 | 論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63177614A (ja) |
-
1986
- 1986-12-03 JP JP61288460A patent/JPS63177614A/ja active Pending
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