JPH09259404A - ライト電流発生回路 - Google Patents
ライト電流発生回路Info
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- JPH09259404A JPH09259404A JP8066040A JP6604096A JPH09259404A JP H09259404 A JPH09259404 A JP H09259404A JP 8066040 A JP8066040 A JP 8066040A JP 6604096 A JP6604096 A JP 6604096A JP H09259404 A JPH09259404 A JP H09259404A
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- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/022—H-Bridge head driver circuit, the "H" configuration allowing to inverse the current direction in the head
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- G—PHYSICS
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- G05F3/265—Current mirrors using bipolar transistors only
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Abstract
(57)【要約】
【課題】ヘッドの電圧振幅を大きくすることが可能で、
書き込み周波数を高く設定することができ、高速化を図
れるライト電流発生回路を実現する。 【解決手段】ヘッドLHD の一端と電源電圧ＶCCの供給ラ
インとの接続、非接続状態を制御するトランジスタＱ１
と、ヘッドの他端とＶCCの供給ラインとの接続、非接続
状態をトランジスタＱ１は逆となるように制御するトラ
ンジスタＱ２と、ヘッドの一端側に接続された第１の電
流源Ｑ１３，Ｑ１０と、ヘッドの他端側に接続された第
２の電流源Ｑ１２，Ｑ１１と、トランジスタＱ１が接続
状態に保持しトランジスタＱ２が非接続状態に保持する
ときは、第２の電流源を作動させて第１の電流源を停止
状態に保持し、トランジスタＱ２が接続状態に保持しト
ランジスタＱ１が非接続状態に保持するときは、第１の
電流源を作動させて第２の電流源を停止状態に保持する
スイッチ回路Ｓ１，Ｓ２とを有する。
書き込み周波数を高く設定することができ、高速化を図
れるライト電流発生回路を実現する。 【解決手段】ヘッドLHD の一端と電源電圧ＶCCの供給ラ
インとの接続、非接続状態を制御するトランジスタＱ１
と、ヘッドの他端とＶCCの供給ラインとの接続、非接続
状態をトランジスタＱ１は逆となるように制御するトラ
ンジスタＱ２と、ヘッドの一端側に接続された第１の電
流源Ｑ１３，Ｑ１０と、ヘッドの他端側に接続された第
２の電流源Ｑ１２，Ｑ１１と、トランジスタＱ１が接続
状態に保持しトランジスタＱ２が非接続状態に保持する
ときは、第２の電流源を作動させて第１の電流源を停止
状態に保持し、トランジスタＱ２が接続状態に保持しト
ランジスタＱ１が非接続状態に保持するときは、第１の
電流源を作動させて第２の電流源を停止状態に保持する
スイッチ回路Ｓ１，Ｓ２とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえばライト
（書き込み）ヘッドに電流を流してデータの書き込みを
行うＨＤＤ(Hard Disk Drive) 等に用いられるライト電
流発生回路に関するものである。
（書き込み）ヘッドに電流を流してデータの書き込みを
行うＨＤＤ(Hard Disk Drive) 等に用いられるライト電
流発生回路に関するものである。
【０００２】
【従来の技術】図６はＨＤＤ用ＩＣに搭載される従来の
ライト電流発生回路の構成例を示す回路図で、図７はそ
のタイミングチャートである。
ライト電流発生回路の構成例を示す回路図で、図７はそ
のタイミングチャートである。
【０００３】このライト電流発生回路１は、図６に示す
ように、ヘッド（コイル）ＬＨＤ、ｎｐｎ型トランジス
タＱ１〜Ｑ６，抵抗素子Ｒ１，Ｒ２、電流源Ｉｅ１によ
り構成されている。トランジスタＱ１およびＱ２のコレ
クタが電源電圧ＶCCの供給ラインに接続され、トランジ
スタＱ１のエミッタがトランジスタＱ３のコレクタに接
続され、これらの接続点ＨＸがコイルＬＨＤの一端に接
続されている。また、トランジスタＱ２のエミッタがト
ランジスタＱ４のコレクタに接続に接続され、これらの
接続点ＨＹがヘッドＬＨＤの他端に接続されている。そ
して、トランジスタＱ３，Ｑ４のエミッタがトランジス
タＱ５のコレクタに接続され、トランジスタＱ５のエミ
ッタが抵抗素子Ｒ１を介して接地ラインＧＮＤに接続さ
れている。さらに、トランジスタＱ５のベースがトラン
ジスタＱ６のベースおよびコレクタに接続され、これら
の接続点が電流源Ｉｅ１に接続され、トランジスタＱ６
のエミッタが抵抗素子Ｒ２を介して接地ラインＧＮＤに
接続されている。なお、トランジスタＱ５，Ｑ６により
カレントミラー回路が構成されている。
ように、ヘッド（コイル）ＬＨＤ、ｎｐｎ型トランジス
タＱ１〜Ｑ６，抵抗素子Ｒ１，Ｒ２、電流源Ｉｅ１によ
り構成されている。トランジスタＱ１およびＱ２のコレ
クタが電源電圧ＶCCの供給ラインに接続され、トランジ
スタＱ１のエミッタがトランジスタＱ３のコレクタに接
続され、これらの接続点ＨＸがコイルＬＨＤの一端に接
続されている。また、トランジスタＱ２のエミッタがト
ランジスタＱ４のコレクタに接続に接続され、これらの
接続点ＨＹがヘッドＬＨＤの他端に接続されている。そ
して、トランジスタＱ３，Ｑ４のエミッタがトランジス
タＱ５のコレクタに接続され、トランジスタＱ５のエミ
ッタが抵抗素子Ｒ１を介して接地ラインＧＮＤに接続さ
れている。さらに、トランジスタＱ５のベースがトラン
ジスタＱ６のベースおよびコレクタに接続され、これら
の接続点が電流源Ｉｅ１に接続され、トランジスタＱ６
のエミッタが抵抗素子Ｒ２を介して接地ラインＧＮＤに
接続されている。なお、トランジスタＱ５，Ｑ６により
カレントミラー回路が構成されている。
【０００４】このような構成において、トランジスタＱ
１〜Ｑ４のベースに、図７に示すような信号ＣＴＬＡ，
ＣＴＬａ，ＣＴＬＢ，ＣＴＬｂが供給される。具体的に
は、信号ＣＴＬＡがトランジスタＱ１のベースに供給さ
れ、信号ＣＴＬＡと同相の信号ＣＴＬａがトランジスタ
Ｑ４のベースに供給され、信号ＣＴＬＡ，ＣＴＬａと逆
相の信号ＣＴＬＢがトランジスタＱ２のベースに供給さ
れ、信号ＣＴＬＢと同相の信号ＣＴＬｂがトランジスタ
Ｑ３のベースに供給される。
１〜Ｑ４のベースに、図７に示すような信号ＣＴＬＡ，
ＣＴＬａ，ＣＴＬＢ，ＣＴＬｂが供給される。具体的に
は、信号ＣＴＬＡがトランジスタＱ１のベースに供給さ
れ、信号ＣＴＬＡと同相の信号ＣＴＬａがトランジスタ
Ｑ４のベースに供給され、信号ＣＴＬＡ，ＣＴＬａと逆
相の信号ＣＴＬＢがトランジスタＱ２のベースに供給さ
れ、信号ＣＴＬＢと同相の信号ＣＴＬｂがトランジスタ
Ｑ３のベースに供給される。
【０００５】このとき、信号ＣＴＬＡ，ＣＴＬａがハイ
レベルで、信号ＣＴＬＢ，ＣＴＬｂがローレベルの場
合、トランジスタＱ１，Ｑ４がオン状態、トランジスタ
Ｑ２，Ｑ３がオフ状態に保持されることからヘッドＬＨ
Ｄの一端側（ＨＸ）から他端側（ＨＹ）に向かってライ
ト電流Ｉｗが流れる。これに対して、信号ＣＴＬＢ，Ｃ
ＴＬｂがハイレベルで、信号ＣＴＬＡ，ＣＴＬａがロー
レベルの場合、トランジスタＱ２，Ｑ３がオン状態、ト
ランジスタＱ１，Ｑ４がオフ状態に保持されることから
ヘッドＬＨＤの他端側（ＨＹ）から一端側（ＨＸ）に向
かってライト電流Ｉｗが流れる。このような電流スイッ
チが所定の間隔で行われて、磁界の極性の並びが図示し
ないディスク記録媒体に書き込まれる。
レベルで、信号ＣＴＬＢ，ＣＴＬｂがローレベルの場
合、トランジスタＱ１，Ｑ４がオン状態、トランジスタ
Ｑ２，Ｑ３がオフ状態に保持されることからヘッドＬＨ
Ｄの一端側（ＨＸ）から他端側（ＨＹ）に向かってライ
ト電流Ｉｗが流れる。これに対して、信号ＣＴＬＢ，Ｃ
ＴＬｂがハイレベルで、信号ＣＴＬＡ，ＣＴＬａがロー
レベルの場合、トランジスタＱ２，Ｑ３がオン状態、ト
ランジスタＱ１，Ｑ４がオフ状態に保持されることから
ヘッドＬＨＤの他端側（ＨＹ）から一端側（ＨＸ）に向
かってライト電流Ｉｗが流れる。このような電流スイッ
チが所定の間隔で行われて、磁界の極性の並びが図示し
ないディスク記録媒体に書き込まれる。
【０００６】ライト電流Ｉｗはカレントミラー回路を構
成しているトランジスタＱ５，Ｑ６のトランジスタ比に
よって決められ、その比が１：１のとき、Ｉ１＝Ｉｗと
なる。図４に示す回路では、ライト電流Ｉｗをトランジ
スタＱ５のコレクタ電流として発生させ、それをトラン
ジスタＱ３，Ｑ４で差動的に切り替えている。
成しているトランジスタＱ５，Ｑ６のトランジスタ比に
よって決められ、その比が１：１のとき、Ｉ１＝Ｉｗと
なる。図４に示す回路では、ライト電流Ｉｗをトランジ
スタＱ５のコレクタ電流として発生させ、それをトラン
ジスタＱ３，Ｑ４で差動的に切り替えている。
【０００７】
【発明が解決しようとする課題】ところで、上述した回
路では、ヘッドＬＨＤの電圧振幅ＶH の上限Ｖmax およ
び下限Ｖmin は下記式で表される。
路では、ヘッドＬＨＤの電圧振幅ＶH の上限Ｖmax およ
び下限Ｖmin は下記式で表される。
【０００８】
【数１】 Ｖmax ＝Ｖcc−ＶBE(Q1,Q2) Ｖmin ＝Ｉｗ×ＲＶ１＋ＶCE(Q5)＋ＶCE(Q3,Q4) …（１） ＝０．２Ｖ＋０．５Ｖ＋０．５Ｖ ＝１．２Ｖ なお、ＲＶ１は抵抗素子Ｒ１の抵抗値を示している。
【０００９】ここで、電源電圧ＶCC＝５Ｖ、ＶBE＝０．
８Ｖとすると、電圧振幅ＶH は次のように３Ｖになる。 ＶH ＝４．２Ｖ−１．２Ｖ ＝３Ｖ
８Ｖとすると、電圧振幅ＶH は次のように３Ｖになる。 ＶH ＝４．２Ｖ−１．２Ｖ ＝３Ｖ
【００１０】本来、ヘッドコイルＬＨＤの両端に発生す
る電圧はＬ・（di/dt)で決まるが、回路的に電圧振幅Ｖ
H が制限されてしまうと電圧駆動となり、図７および図
８中破線で示すようにライト電流Ｉｗの立上がり、立ち
下がり時間を遅らせてしまう。なお、（di/dt)は、ヘッ
ドコイルＬＨＤが負荷でないときのトランジスタＱ３，
Ｑ４本来の電流変化量である。このため、高データレー
トが必要とされるＨＤＤの記録動作において、書き込み
周波数を高くすることができないという欠点がある。
る電圧はＬ・（di/dt)で決まるが、回路的に電圧振幅Ｖ
H が制限されてしまうと電圧駆動となり、図７および図
８中破線で示すようにライト電流Ｉｗの立上がり、立ち
下がり時間を遅らせてしまう。なお、（di/dt)は、ヘッ
ドコイルＬＨＤが負荷でないときのトランジスタＱ３，
Ｑ４本来の電流変化量である。このため、高データレー
トが必要とされるＨＤＤの記録動作において、書き込み
周波数を高くすることができないという欠点がある。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ヘッドの電圧振幅を大きくるこ
とが可能で、書き込み周波数を高く設定することがで
き、高速化を図れるライト電流発生回路を提供すること
にある。
のであり、その目的は、ヘッドの電圧振幅を大きくるこ
とが可能で、書き込み周波数を高く設定することがで
き、高速化を図れるライト電流発生回路を提供すること
にある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、電流の流れる方向に応じた磁界を発生さ
せて記録媒体へデータを書き込むヘッドに対して、ライ
ト電流を供給するライト電流発生回路であって、第１の
制御信号の入力に応じて、上記ヘッドの一端と第１の電
源との接続、非接続状態を切り替える第１のスイッチン
グ素子と、第２の制御信号の入力に応じて、上記ヘッド
の他端と上記第１の電源との接続、非接続状態を上記第
１のスイッチング素子とは逆のタイミングで切り替える
第２のスイッチング素子と、上記ヘッドの一端側に接続
された第１の電流源と、上記ヘッドの他端側に接続され
た第２の電流源と、上記ヘッドの一端と第１の電源とを
上記第１のスイッチング素子が接続状態に保持するとき
は、上記第２の電流源を作動させて上記第１の電流源を
停止状態に保持し、上記ヘッドの他端と第１の電源とを
上記第２のスイッチング素子が接続状態に保持するとき
は、上記第１の電流源を作動させて上記第２の電流源を
停止状態に保持するスイッチ回路とを有する。
め、本発明は、電流の流れる方向に応じた磁界を発生さ
せて記録媒体へデータを書き込むヘッドに対して、ライ
ト電流を供給するライト電流発生回路であって、第１の
制御信号の入力に応じて、上記ヘッドの一端と第１の電
源との接続、非接続状態を切り替える第１のスイッチン
グ素子と、第２の制御信号の入力に応じて、上記ヘッド
の他端と上記第１の電源との接続、非接続状態を上記第
１のスイッチング素子とは逆のタイミングで切り替える
第２のスイッチング素子と、上記ヘッドの一端側に接続
された第１の電流源と、上記ヘッドの他端側に接続され
た第２の電流源と、上記ヘッドの一端と第１の電源とを
上記第１のスイッチング素子が接続状態に保持するとき
は、上記第２の電流源を作動させて上記第１の電流源を
停止状態に保持し、上記ヘッドの他端と第１の電源とを
上記第２のスイッチング素子が接続状態に保持するとき
は、上記第１の電流源を作動させて上記第２の電流源を
停止状態に保持するスイッチ回路とを有する。
【００１３】本発明のライト電流発生回路によれば、第
１の制御信号に基づき、第１のスイッチング素子により
ヘッドの一端と第１の電源とが接続状態に保持される場
合、第２の制御信号に基づき、第２のスイッチング素子
によりヘッドの他端と第１の電源とが非接続状態に保持
される。そして、このとき、第２の電流源が作動状態に
保持され、第１の電流源が停止状態に保持され、ヘッド
には一端側から他端側に向かってライト電流が流れる。
一方、第２の制御信号に基づき第２のスイッチング素子
によりヘッドの他端と第１の電源とが接続状態に保持さ
れる場合、第１の制御信号に基づき、第１のスイッチン
グ素子によりヘッドの一端と第１の電源とが非接続状態
に保持される。そして、このとき、第１の電流源が作動
状態に保持され、第２の電流源が停止状態に保持され、
ヘッドには他端側から一端側に向かってライト電流が流
れる。このように、電流源を直接スイッチングしてライ
ト電流を流すことから、ヘッド電圧振幅を大きくとるこ
とがき、ライト電流の立上がり、立ち下がり時間の遅延
を防止できる。その結果、高データレートが必要とされ
るＨＤＤの記録動作において、書き込み周波数を高くす
ることができ、高速化を図ることができる。
１の制御信号に基づき、第１のスイッチング素子により
ヘッドの一端と第１の電源とが接続状態に保持される場
合、第２の制御信号に基づき、第２のスイッチング素子
によりヘッドの他端と第１の電源とが非接続状態に保持
される。そして、このとき、第２の電流源が作動状態に
保持され、第１の電流源が停止状態に保持され、ヘッド
には一端側から他端側に向かってライト電流が流れる。
一方、第２の制御信号に基づき第２のスイッチング素子
によりヘッドの他端と第１の電源とが接続状態に保持さ
れる場合、第１の制御信号に基づき、第１のスイッチン
グ素子によりヘッドの一端と第１の電源とが非接続状態
に保持される。そして、このとき、第１の電流源が作動
状態に保持され、第２の電流源が停止状態に保持され、
ヘッドには他端側から一端側に向かってライト電流が流
れる。このように、電流源を直接スイッチングしてライ
ト電流を流すことから、ヘッド電圧振幅を大きくとるこ
とがき、ライト電流の立上がり、立ち下がり時間の遅延
を防止できる。その結果、高データレートが必要とされ
るＨＤＤの記録動作において、書き込み周波数を高くす
ることができ、高速化を図ることができる。
【００１４】
【発明の実施の形態】第１実施形態 図１は、本発明に係るライト電流発生回路の第１の実施
形態を示す回路図であって、従来例を示す図６と同一構
成部分は同一符号をもって表している。
形態を示す回路図であって、従来例を示す図６と同一構
成部分は同一符号をもって表している。
【００１５】本ライト電流発生回路１０は、トランジス
タＱ１，Ｑ２，Ｑ１０〜Ｑ１３、抵抗素子Ｒ１〜Ｒ４、
ヘッド（コイル）ＬＨＤ、定電圧源ＶG 、およびスイッ
チ回路Ｓ１，Ｓ２により構成されている。
タＱ１，Ｑ２，Ｑ１０〜Ｑ１３、抵抗素子Ｒ１〜Ｒ４、
ヘッド（コイル）ＬＨＤ、定電圧源ＶG 、およびスイッ
チ回路Ｓ１，Ｓ２により構成されている。
【００１６】トランジスタＱ１およびＱ２のコレクタが
電源電圧ＶCCの供給ラインに接続され、トランジスタＱ
１のエミッタがトランジスタＱ１０のコレクタに接続さ
れ、これらの接続点ＨＸがヘッドＬＨＤの一端に接続さ
れている。また、トランジスタＱ２のエミッタがトラン
ジスタＱ１１のコレクタに接続され、これらの接続点Ｈ
ＹがヘッドＬＨＤの他端に接続されている。そして、ト
ランジスタＱ１０，Ｑ１１のエミッタ同士が接続され、
これらの接続点が抵抗素子Ｒ１を介して接地ラインＧＮ
Ｄに接続されている。さらに、トランジスタＱ１０のベ
ースがトランジスタＱ１３のベースおよびコレクタに接
続され、これらの接続点ＮＤ２が抵抗素子Ｒ４を介して
定電圧源ＶGに接続されているとともに、スイッチ回路
Ｓ１に接続されている。トランジスタＱ１１のベースが
トランジスタＱ１２のベースおよびコレクタに接続さ
れ、これらの接続点ＮＤ１が抵抗素子Ｒ３を介して定電
圧源ＶG に接続されているとともに、スイッチ回路Ｓ２
に接続されている。トランジスタＱ１２およびＱ１３の
エミッタ同士が接続され、これらの接続点が抵抗素子Ｒ
２を介して接地ラインＧＮＤに接続されている。なお、
トランジスタＱ１２とＱ１１、トランジスタＱ１３とＱ
１０によりカレントミラー回路が構成されている。
電源電圧ＶCCの供給ラインに接続され、トランジスタＱ
１のエミッタがトランジスタＱ１０のコレクタに接続さ
れ、これらの接続点ＨＸがヘッドＬＨＤの一端に接続さ
れている。また、トランジスタＱ２のエミッタがトラン
ジスタＱ１１のコレクタに接続され、これらの接続点Ｈ
ＹがヘッドＬＨＤの他端に接続されている。そして、ト
ランジスタＱ１０，Ｑ１１のエミッタ同士が接続され、
これらの接続点が抵抗素子Ｒ１を介して接地ラインＧＮ
Ｄに接続されている。さらに、トランジスタＱ１０のベ
ースがトランジスタＱ１３のベースおよびコレクタに接
続され、これらの接続点ＮＤ２が抵抗素子Ｒ４を介して
定電圧源ＶGに接続されているとともに、スイッチ回路
Ｓ１に接続されている。トランジスタＱ１１のベースが
トランジスタＱ１２のベースおよびコレクタに接続さ
れ、これらの接続点ＮＤ１が抵抗素子Ｒ３を介して定電
圧源ＶG に接続されているとともに、スイッチ回路Ｓ２
に接続されている。トランジスタＱ１２およびＱ１３の
エミッタ同士が接続され、これらの接続点が抵抗素子Ｒ
２を介して接地ラインＧＮＤに接続されている。なお、
トランジスタＱ１２とＱ１１、トランジスタＱ１３とＱ
１０によりカレントミラー回路が構成されている。
【００１７】なお、スイッチ回路Ｓ１は制御信号ＣＮＴ
１の入力に応じて接続点ＮＤ２と接地ラインＧＮＤとを
接続状態または非接続状態に保持する。具体的には、制
御信号ＣＴＬ１がハイレベルのとき接続点ＮＤ２と接地
ラインＧＮＤとを接続状態に保持し、ローレベルのとき
非接続状態に保持する。同様に、スイッチ回路Ｓ２は制
御信号ＣＮＴ２の入力に応じて接続点ＮＤ１と接地ライ
ンＧＮＤとを接続状態または非接続状態に保持する。具
体的には、制御信号ＣＴＬ２がハイレベルのとき接続点
ＮＤ１と接地ラインＧＮＤとを接続状態に保持し、ロー
レベルのとき非接続状態に保持する。
１の入力に応じて接続点ＮＤ２と接地ラインＧＮＤとを
接続状態または非接続状態に保持する。具体的には、制
御信号ＣＴＬ１がハイレベルのとき接続点ＮＤ２と接地
ラインＧＮＤとを接続状態に保持し、ローレベルのとき
非接続状態に保持する。同様に、スイッチ回路Ｓ２は制
御信号ＣＮＴ２の入力に応じて接続点ＮＤ１と接地ライ
ンＧＮＤとを接続状態または非接続状態に保持する。具
体的には、制御信号ＣＴＬ２がハイレベルのとき接続点
ＮＤ１と接地ラインＧＮＤとを接続状態に保持し、ロー
レベルのとき非接続状態に保持する。
【００１８】また、図２のタイミングチャートに示すよ
うに、制御信号ＣＴＬ１はトランジスタＱ１のベースへ
の信号ＣＴＬＡと同相の信号であり、制御信号ＣＴＬ２
はトランジスタＱ２のベースへの信号ＣＴＬＢと同相の
信号である。
うに、制御信号ＣＴＬ１はトランジスタＱ１のベースへ
の信号ＣＴＬＡと同相の信号であり、制御信号ＣＴＬ２
はトランジスタＱ２のベースへの信号ＣＴＬＢと同相の
信号である。
【００１９】次に、上記構成による動作を説明する。信
号ＣＴＬＡ，ＣＴＬ１がハイレベルで供給され、信号Ｃ
ＴＬＢ，ＣＴＬ２がローレベルで供給されると、トラン
ジスタＱ１およびスイッチ回路Ｓ１がオン状態、トラン
ジスタＱ２およびスイッチ回路Ｓ２がオフ状態に保持さ
れる。スイッチ回路Ｓ１がオン状態になったことに伴
い、抵抗素子Ｒ４を介して流れる電流はスイッチ回路Ｓ
１を介して接地ラインＧＮＤに流れる。その結果、トラ
ンジスタＱ１３とＱ１０からなるカレントミラー回路は
電流源として機能しない。これに対して、スイッチ回路
Ｓ２がオフ状態にあることから、抵抗素子Ｒ３を介して
流れる電流は、トランジスタＱ１２のコレクタ、ベース
およびトランジスタＱ１１のベースに流れる。その結
果、トランジスタＱ１２とＱ１１からなるカレントミラ
ー回路が電流源として機能する。したがって、この場
合、ヘッドＬＨＤの一端側（ＨＸ）から他端側（ＨＹ）
に向かってライト電流Ｉｗが流れる。なお、この場合の
電流Ｉ１は次式のようになる。
号ＣＴＬＡ，ＣＴＬ１がハイレベルで供給され、信号Ｃ
ＴＬＢ，ＣＴＬ２がローレベルで供給されると、トラン
ジスタＱ１およびスイッチ回路Ｓ１がオン状態、トラン
ジスタＱ２およびスイッチ回路Ｓ２がオフ状態に保持さ
れる。スイッチ回路Ｓ１がオン状態になったことに伴
い、抵抗素子Ｒ４を介して流れる電流はスイッチ回路Ｓ
１を介して接地ラインＧＮＤに流れる。その結果、トラ
ンジスタＱ１３とＱ１０からなるカレントミラー回路は
電流源として機能しない。これに対して、スイッチ回路
Ｓ２がオフ状態にあることから、抵抗素子Ｒ３を介して
流れる電流は、トランジスタＱ１２のコレクタ、ベース
およびトランジスタＱ１１のベースに流れる。その結
果、トランジスタＱ１２とＱ１１からなるカレントミラ
ー回路が電流源として機能する。したがって、この場
合、ヘッドＬＨＤの一端側（ＨＸ）から他端側（ＨＹ）
に向かってライト電流Ｉｗが流れる。なお、この場合の
電流Ｉ１は次式のようになる。
【００２０】
【数２】 Ｉ１＝（ＶG −ＶBE(Q12) ）／（ＲＶ３＋ＲＶ２） …（２） ここで、ＲＶ３は抵抗素子Ｒ３の抵抗値、ＲＶ２は抵抗
素子Ｒ２の抵抗値をそれぞれ示している。
素子Ｒ２の抵抗値をそれぞれ示している。
【００２１】そして、トランジスタＱ１２とＱ１１のト
ランジスタ比が１：１の場合に、Ｉ１＝Ｉｗとなる。
ランジスタ比が１：１の場合に、Ｉ１＝Ｉｗとなる。
【００２２】本回路では、ヘッドＬＨＤの電圧振幅ＶH
の上限Ｖmax および下限Ｖmin は下記式で表される。
の上限Ｖmax および下限Ｖmin は下記式で表される。
【００２３】
【数３】 Ｖmax ＝Ｖcc−ＶBE(Q1) Ｖmin ＝Ｉｗ×ＲＶ１＋ＶCE(Q11) …（３） ＝０．２Ｖ＋０．５Ｖ ＝０．７Ｖ ここで、電源電圧ＶCC＝５Ｖ、ＶBE＝０．８Ｖとする
と、電圧振幅ＶH は次のようになる。 ＶH ＝４．２Ｖ−０．７Ｖ ＝３．５Ｖ この値は、従来の回路の３Ｖに比べて０．５Ｖ改善され
た値である。
と、電圧振幅ＶH は次のようになる。 ＶH ＝４．２Ｖ−０．７Ｖ ＝３．５Ｖ この値は、従来の回路の３Ｖに比べて０．５Ｖ改善され
た値である。
【００２４】一方、信号ＣＴＬＡ，ＣＴＬ１がローレベ
ルで供給され、信号ＣＴＬＢ，ＣＴＬ２がハイレベルで
供給されると、トランジスタＱ２およびスイッチ回路Ｓ
２がオン状態、トランジスタＱ１およびスイッチ回路Ｓ
１がオフ状態に保持される。スイッチ回路Ｓ２がオン状
態になったことに伴い、抵抗素子Ｒ３を介して流れる電
流はスイッチ回路Ｓ２を介して接地ラインＧＮＤに流れ
る。その結果、トランジスタＱ１２とＱ１１からなるカ
レントミラー回路は電流源として機能しない。これに対
して、スイッチ回路Ｓ１がオフ状態にあることから、抵
抗素子Ｒ４を介して流れる電流は、トランジスタＱ１３
のコレクタ、ベースおよびトランジスタＱ１０のベース
に流れる。その結果、トランジスタＱ１３とＱ１０から
なるカレントミラー回路が電流源として機能する。した
がって、この場合、ヘッドＬＨＤの他端側（ＨＹ）から
一端側（ＨＸ）に向かってライト電流Ｉｗが流れる。な
お、この場合の電流Ｉ１は次式のようになる。
ルで供給され、信号ＣＴＬＢ，ＣＴＬ２がハイレベルで
供給されると、トランジスタＱ２およびスイッチ回路Ｓ
２がオン状態、トランジスタＱ１およびスイッチ回路Ｓ
１がオフ状態に保持される。スイッチ回路Ｓ２がオン状
態になったことに伴い、抵抗素子Ｒ３を介して流れる電
流はスイッチ回路Ｓ２を介して接地ラインＧＮＤに流れ
る。その結果、トランジスタＱ１２とＱ１１からなるカ
レントミラー回路は電流源として機能しない。これに対
して、スイッチ回路Ｓ１がオフ状態にあることから、抵
抗素子Ｒ４を介して流れる電流は、トランジスタＱ１３
のコレクタ、ベースおよびトランジスタＱ１０のベース
に流れる。その結果、トランジスタＱ１３とＱ１０から
なるカレントミラー回路が電流源として機能する。した
がって、この場合、ヘッドＬＨＤの他端側（ＨＹ）から
一端側（ＨＸ）に向かってライト電流Ｉｗが流れる。な
お、この場合の電流Ｉ１は次式のようになる。
【００２５】
【数４】 Ｉ１＝（ＶG −ＶBE(Q13) ）／（ＲＶ４＋ＲＶ２） …（４） ここで、ＲＶ４は抵抗素子Ｒ４の抵抗値を示している。
【００２６】そして、トランジスタＱ１３とＱ１０のト
ランジスタ比が１：１の場合に、Ｉ１＝Ｉｗとなる。
ランジスタ比が１：１の場合に、Ｉ１＝Ｉｗとなる。
【００２７】この場合も、ヘッドＬＨＤの電圧振幅ＶH
の上限Ｖmax および下限Ｖmin は下記式で表される。
の上限Ｖmax および下限Ｖmin は下記式で表される。
【００２８】
【数５】 Ｖmax ＝Ｖcc−ＶBE(Q2) Ｖmin ＝Ｉｗ×ＲＶ１＋ＶCE(Q10) …（５） ＝０．２Ｖ＋０．５Ｖ ＝０．７Ｖ ここで、電源電圧ＶCC＝５Ｖ、ＶBE＝０．８Ｖとする
と、電圧振幅ＶH は次のようになる。 ＶH ＝４．２Ｖ−０．７Ｖ ＝３．５Ｖ この値も、従来の回路の３Ｖに比べて０．５Ｖ改善され
た値である。
と、電圧振幅ＶH は次のようになる。 ＶH ＝４．２Ｖ−０．７Ｖ ＝３．５Ｖ この値も、従来の回路の３Ｖに比べて０．５Ｖ改善され
た値である。
【００２９】このような電流スイッチが所定の間隔で行
われて、磁界の極性の並びが図示しなくディスク記録媒
体に書き込まれる。
われて、磁界の極性の並びが図示しなくディスク記録媒
体に書き込まれる。
【００３０】なお、上記した電流Ｉ１の設定式（２）、
（４）には、温度依存性を有するトランジスタのベース
・エミッタ間電圧ＶBEが含まれるが、定電圧源ＶG をＶ
BEに依存する、たとえば図３に示すような回路構成にす
ることにより、ＶBEの温度依存性、バラツキに影響を受
けず変動することのないライト電流Ｉｗを生成すること
が可能となる。
（４）には、温度依存性を有するトランジスタのベース
・エミッタ間電圧ＶBEが含まれるが、定電圧源ＶG をＶ
BEに依存する、たとえば図３に示すような回路構成にす
ることにより、ＶBEの温度依存性、バラツキに影響を受
けず変動することのないライト電流Ｉｗを生成すること
が可能となる。
【００３１】図３に示すように、定電圧源ＶG は、定電
流源Ｉ３１、オペアンプＡＭＰ３１、ｎｐｎ型トランジ
スタＱ３１，Ｑ３２、および抵抗素子Ｒ３１〜Ｒ３３に
より構成される。この定電圧源ＶG では、トランジスタ
Ｑ３１のエミッタが抵抗素子Ｒ３１を介して接地ライン
ＧＮＤに接続され、コレクタが抵抗素子Ｒ３２を介して
定電流源Ｉ３１に接続され、その接続点がオペアンプＡ
ＭＰ３１の非反転入力（＋）に接続されている。そし
て、オペアンプＡＭＰ31の出力が反転入力（−）に接続
されている。
流源Ｉ３１、オペアンプＡＭＰ３１、ｎｐｎ型トランジ
スタＱ３１，Ｑ３２、および抵抗素子Ｒ３１〜Ｒ３３に
より構成される。この定電圧源ＶG では、トランジスタ
Ｑ３１のエミッタが抵抗素子Ｒ３１を介して接地ライン
ＧＮＤに接続され、コレクタが抵抗素子Ｒ３２を介して
定電流源Ｉ３１に接続され、その接続点がオペアンプＡ
ＭＰ３１の非反転入力（＋）に接続されている。そし
て、オペアンプＡＭＰ31の出力が反転入力（−）に接続
されている。
【００３２】このような構成を有する定電圧源ＶG にお
いては、たとえばトランジスタＱ３１のＶBEに依存する
電流に基づき、所定レベルに保持した定電圧ＶOUT を得
ている。これにより、図１の回路における、温度依存
性、バラツキを有するトランジスタＱ１２またはＱ１３
によるベース・エミッタ間電圧ＶBEの影響を相殺でき、
Ｖ BEの温度依存性、バラツキに影響を受けて変動するこ
とのないライト電流Ｉｗを生成することが可能となる。
いては、たとえばトランジスタＱ３１のＶBEに依存する
電流に基づき、所定レベルに保持した定電圧ＶOUT を得
ている。これにより、図１の回路における、温度依存
性、バラツキを有するトランジスタＱ１２またはＱ１３
によるベース・エミッタ間電圧ＶBEの影響を相殺でき、
Ｖ BEの温度依存性、バラツキに影響を受けて変動するこ
とのないライト電流Ｉｗを生成することが可能となる。
【００３３】以上説明したように、本第１の実施形態に
よれば、回路的に電圧振幅ＶH が拡大され、ライト電流
Ｉｗの立上がり、立ち下がり時間の遅延を小さくでき
る。その結果、高データレートが必要とされるＨＤＤの
記録動作において、書き込み周波数を高く設定すること
ができ、高速化を図ることができる。
よれば、回路的に電圧振幅ＶH が拡大され、ライト電流
Ｉｗの立上がり、立ち下がり時間の遅延を小さくでき
る。その結果、高データレートが必要とされるＨＤＤの
記録動作において、書き込み周波数を高く設定すること
ができ、高速化を図ることができる。
【００３４】第２実施形態 図４は、本発明に係るライト電流発生回路の第２の実施
形態を示す回路図である。本第２の実施形態が上述した
第１の実施形態と異なる点は、スイッチ回路部分を、定
電圧源ＶG からライト電流Ｉｗに比例する電流をトラン
ジスタＱ１４のコレクタ電流Ｉ14として生成し、その電
流Ｉ14をトランジスタＱ１５，Ｑ１６からなる差動スイ
ッチで切り替えてノードＮＤ１，ＮＤ２の電位を交互に
下げ、また、カレントミラー回路としては、トランジス
タＱ１２，Ｑ１３のコレクタ・ベースを直接ショートす
るショート型の代わりに、トランジスタＱ１７，Ｑ１８
を介したいわゆるｈFE補正型としたことにある。
形態を示す回路図である。本第２の実施形態が上述した
第１の実施形態と異なる点は、スイッチ回路部分を、定
電圧源ＶG からライト電流Ｉｗに比例する電流をトラン
ジスタＱ１４のコレクタ電流Ｉ14として生成し、その電
流Ｉ14をトランジスタＱ１５，Ｑ１６からなる差動スイ
ッチで切り替えてノードＮＤ１，ＮＤ２の電位を交互に
下げ、また、カレントミラー回路としては、トランジス
タＱ１２，Ｑ１３のコレクタ・ベースを直接ショートす
るショート型の代わりに、トランジスタＱ１７，Ｑ１８
を介したいわゆるｈFE補正型としたことにある。
【００３５】具体的には、トランジスタＱ１４のエミッ
タが抵抗素子Ｒ５を介して接地ラインＧＮＤに接続さ
れ、コレクタがトランジスタＱ１５，Ｑ１６のエミッタ
に接続されている。そして、トランジスタＱ１５のベー
スに信号ＣＴＬ２が供給され、トランジスタＱ１６のベ
ースに信号ＣＴＬ１が供給される。トランジスタＱ１５
のコレクタはノードＮＤ１に接続され、ノードＮＤ１が
トランジスタＱ１７のベースに接続されている。トラン
ジスタＱ１７のコレクタは電源電圧ＶCCの供給ラインに
接続され、エミッタがトランジスタＱ１２，Ｑ１１のベ
ースに接続され、これらの接続点が抵抗素子Ｒ６を介し
てて接地ラインＧＮＤに接続されている。トランジスタ
Ｑ１６のコレクタはノードＮＤ２に接続され、ノードＮ
Ｄ２がトランジスタＱ１８のベースに接続されている。
トランジスタＱ１８のコレクタは電源電圧ＶCCの供給ラ
インに接続され、エミッタがトランジスタＱ１３，Ｑ１
０のベースに接続され、これらの接続点が抵抗素子Ｒ７
を介してて接地ラインＧＮＤに接続されている。また、
トランジスタＱ１４のベースはトランジスタＱ１９のベ
ースおよびトランジスタＱ２０のエミッタに接続され、
これらの接続点は抵抗素子Ｒ８を介して接地ラインＧＮ
Ｄに接続されている。トランジスタＱ１９のエミッタは
抵抗素子Ｒ９を介して接地ラインＧＮＤに接続され、コ
レクタがトランジスタＱ２０のベースに接続され、これ
らの接続点が抵抗素子Ｒ１０を介して定電圧源ＶG に接
続され、トランジスタＱ２０のコレクタは電源電圧ＶCC
の供給ラインに接続されている。
タが抵抗素子Ｒ５を介して接地ラインＧＮＤに接続さ
れ、コレクタがトランジスタＱ１５，Ｑ１６のエミッタ
に接続されている。そして、トランジスタＱ１５のベー
スに信号ＣＴＬ２が供給され、トランジスタＱ１６のベ
ースに信号ＣＴＬ１が供給される。トランジスタＱ１５
のコレクタはノードＮＤ１に接続され、ノードＮＤ１が
トランジスタＱ１７のベースに接続されている。トラン
ジスタＱ１７のコレクタは電源電圧ＶCCの供給ラインに
接続され、エミッタがトランジスタＱ１２，Ｑ１１のベ
ースに接続され、これらの接続点が抵抗素子Ｒ６を介し
てて接地ラインＧＮＤに接続されている。トランジスタ
Ｑ１６のコレクタはノードＮＤ２に接続され、ノードＮ
Ｄ２がトランジスタＱ１８のベースに接続されている。
トランジスタＱ１８のコレクタは電源電圧ＶCCの供給ラ
インに接続され、エミッタがトランジスタＱ１３，Ｑ１
０のベースに接続され、これらの接続点が抵抗素子Ｒ７
を介してて接地ラインＧＮＤに接続されている。また、
トランジスタＱ１４のベースはトランジスタＱ１９のベ
ースおよびトランジスタＱ２０のエミッタに接続され、
これらの接続点は抵抗素子Ｒ８を介して接地ラインＧＮ
Ｄに接続されている。トランジスタＱ１９のエミッタは
抵抗素子Ｒ９を介して接地ラインＧＮＤに接続され、コ
レクタがトランジスタＱ２０のベースに接続され、これ
らの接続点が抵抗素子Ｒ１０を介して定電圧源ＶG に接
続され、トランジスタＱ２０のコレクタは電源電圧ＶCC
の供給ラインに接続されている。
【００３６】このような構成においては、抵抗素子Ｒ１
０で発生される定電流がトランジスタＱ１９，Ｑ２０お
よびトランジスタＱ１４からなるｈFE補正型のカレント
ミラー回路により、トランジスタＱ１４のコレクタ電流
Ｉ14として発現される。そして、互いに逆相の信号ＣＴ
Ｌ１、ＣＴＬ２が差動スイッチを構成するトランジスタ
Ｑ１５，Ｑ１６のベースに供給される。
０で発生される定電流がトランジスタＱ１９，Ｑ２０お
よびトランジスタＱ１４からなるｈFE補正型のカレント
ミラー回路により、トランジスタＱ１４のコレクタ電流
Ｉ14として発現される。そして、互いに逆相の信号ＣＴ
Ｌ１、ＣＴＬ２が差動スイッチを構成するトランジスタ
Ｑ１５，Ｑ１６のベースに供給される。
【００３７】このとき、信号ＣＴＬ１がハイレベルで、
信号ＣＴＬ２がローレベルで供給されるとき、トランジ
スタＱ１のベースには、信号ＣＴＬＡがハイレベルで供
給され、トランジスタＱ２のベースにはローレベルの信
号ＣＴＬＢが供給される。この場合、差動スイッチのト
ランジスタＱ１６側に電流が流れることから、ノードＮ
Ｄ２の電位が下がり、トランジスタＱ１８がオフ状態に
保持される。したがって、トランジスタＱ１３，Ｑ１８
およびＱ１０からなるカレントミラー回路は電流源とし
て機能しない。これに対して、ノードＮＤ１の電位は所
定の電位に保持されて、トランジスタＱ１７がオン状態
に保持される。その結果、トランジスタＱ１２，Ｑ１７
およびＱ１１からなるカレントミラー回路が電流源とし
て機能する。したがって、この場合、ヘッドＬＨＤの一
端側（ＨＸ）から他端側（ＨＹ）に向かってライト電流
Ｉｗが流れる。
信号ＣＴＬ２がローレベルで供給されるとき、トランジ
スタＱ１のベースには、信号ＣＴＬＡがハイレベルで供
給され、トランジスタＱ２のベースにはローレベルの信
号ＣＴＬＢが供給される。この場合、差動スイッチのト
ランジスタＱ１６側に電流が流れることから、ノードＮ
Ｄ２の電位が下がり、トランジスタＱ１８がオフ状態に
保持される。したがって、トランジスタＱ１３，Ｑ１８
およびＱ１０からなるカレントミラー回路は電流源とし
て機能しない。これに対して、ノードＮＤ１の電位は所
定の電位に保持されて、トランジスタＱ１７がオン状態
に保持される。その結果、トランジスタＱ１２，Ｑ１７
およびＱ１１からなるカレントミラー回路が電流源とし
て機能する。したがって、この場合、ヘッドＬＨＤの一
端側（ＨＸ）から他端側（ＨＹ）に向かってライト電流
Ｉｗが流れる。
【００３８】なお、この場合も、ヘッドＬＨＤの電圧振
幅ＶH の上限Ｖmax および下限Ｖmi n は上述した式
（３）に基づき表すことができる。したがって、電源電
圧ＶCC＝５Ｖ、ＶBE＝０．８Ｖとすると、電圧振幅ＶH
は３．５Ｖとなり、従来の回路の３Ｖに比べて０．５Ｖ
改善された値となる。
幅ＶH の上限Ｖmax および下限Ｖmi n は上述した式
（３）に基づき表すことができる。したがって、電源電
圧ＶCC＝５Ｖ、ＶBE＝０．８Ｖとすると、電圧振幅ＶH
は３．５Ｖとなり、従来の回路の３Ｖに比べて０．５Ｖ
改善された値となる。
【００３９】一方、信号ＣＴＬＡ，ＣＴＬ１がローレベ
ルで供給され、信号ＣＴＬＢ，ＣＴＬ２がハイレベルで
供給される場合、差動スイッチのトランジスタＱ１５側
に電流が流れることから、ノードＮＤ１の電位が下が
り、トランジスタＱ１７がオフ状態に保持される。した
がって、トランジスタＱ１２，Ｑ１７およびＱ１１から
なるカレントミラー回路は電流源として機能しない。こ
れに対して、ノードＮＤ２の電位は所定の電位に保持さ
れて、トランジスタＱ１８がオン状態に保持される。そ
の結果、トランジスタＱ１３，Ｑ１８およびＱ１０から
なるカレントミラー回路が電流源として機能する。した
がって、この場合、ヘッドＬＨＤの他端側（ＨＹ）から
一端側（ＨＸ）に向かってライト電流Ｉｗが流れる。
ルで供給され、信号ＣＴＬＢ，ＣＴＬ２がハイレベルで
供給される場合、差動スイッチのトランジスタＱ１５側
に電流が流れることから、ノードＮＤ１の電位が下が
り、トランジスタＱ１７がオフ状態に保持される。した
がって、トランジスタＱ１２，Ｑ１７およびＱ１１から
なるカレントミラー回路は電流源として機能しない。こ
れに対して、ノードＮＤ２の電位は所定の電位に保持さ
れて、トランジスタＱ１８がオン状態に保持される。そ
の結果、トランジスタＱ１３，Ｑ１８およびＱ１０から
なるカレントミラー回路が電流源として機能する。した
がって、この場合、ヘッドＬＨＤの他端側（ＨＹ）から
一端側（ＨＸ）に向かってライト電流Ｉｗが流れる。
【００４０】なお、この場合も、ヘッドＬＨＤの電圧振
幅ＶH の上限Ｖmax および下限Ｖmi n は上述した式
（５）に基づき表すことができる。したがって、電源電
圧ＶCC＝５Ｖ、ＶBE＝０．８Ｖとすると、電圧振幅ＶH
は３．５Ｖとなり、従来の回路の３Ｖに比べて０．５Ｖ
改善された値となる。
幅ＶH の上限Ｖmax および下限Ｖmi n は上述した式
（５）に基づき表すことができる。したがって、電源電
圧ＶCC＝５Ｖ、ＶBE＝０．８Ｖとすると、電圧振幅ＶH
は３．５Ｖとなり、従来の回路の３Ｖに比べて０．５Ｖ
改善された値となる。
【００４１】このような電流スイッチが所定の間隔で行
われて、磁界の極性の並びが図示しないディスク記録媒
体に書き込まれる。
われて、磁界の極性の並びが図示しないディスク記録媒
体に書き込まれる。
【００４２】なお、この場合も、上述した第１の実施形
態の場合と同様に、電流源による電流には、温度依存性
を有するトランジスタのベース・エミッタ間電圧ＶBEが
含まれるが、定電圧源ＶG をＶBEに依存する、たとえば
図５に示すような回路構成にすることにより、ＶBEの温
度依存性、バラツキに影響を受けず変動することのない
ライト電流Ｉｗを生成することが可能となる。
態の場合と同様に、電流源による電流には、温度依存性
を有するトランジスタのベース・エミッタ間電圧ＶBEが
含まれるが、定電圧源ＶG をＶBEに依存する、たとえば
図５に示すような回路構成にすることにより、ＶBEの温
度依存性、バラツキに影響を受けず変動することのない
ライト電流Ｉｗを生成することが可能となる。
【００４３】図５に示すように、定電圧源ＶG は、定電
流源Ｉ３１、オペアンプＡＭＰ３１、ｎｐｎ型トランジ
スタＱ３１，Ｑ３２、および抵抗素子Ｒ３１〜Ｒ３３に
より構成される。この定電圧源ＶG では、トランジスタ
Ｑ３１のエミッタが抵抗素子Ｒ３１を介して接地ライン
ＧＮＤに接続され、コレクタがトランジスタＱ３２のベ
ースに接続され、これらの接続点が抵抗素子Ｒ３２を介
して定電流源Ｉ３１に接続され、その接続点がオペアン
プＡＭＰ３１の非反転入力（＋）に接続されている。ト
ランジスタＱ３２のコレクタが電源電圧ＶCCの供給ライ
ンに接続され、エミッタがトランジスタＱ３１のベース
に接続され、これらの接続点が抵抗素子Ｒ３３を介して
接地ラインに接続されている。そして、オペアンプＡＭ
Ｐ31の出力が反転入力（−）に接続されている。
流源Ｉ３１、オペアンプＡＭＰ３１、ｎｐｎ型トランジ
スタＱ３１，Ｑ３２、および抵抗素子Ｒ３１〜Ｒ３３に
より構成される。この定電圧源ＶG では、トランジスタ
Ｑ３１のエミッタが抵抗素子Ｒ３１を介して接地ライン
ＧＮＤに接続され、コレクタがトランジスタＱ３２のベ
ースに接続され、これらの接続点が抵抗素子Ｒ３２を介
して定電流源Ｉ３１に接続され、その接続点がオペアン
プＡＭＰ３１の非反転入力（＋）に接続されている。ト
ランジスタＱ３２のコレクタが電源電圧ＶCCの供給ライ
ンに接続され、エミッタがトランジスタＱ３１のベース
に接続され、これらの接続点が抵抗素子Ｒ３３を介して
接地ラインに接続されている。そして、オペアンプＡＭ
Ｐ31の出力が反転入力（−）に接続されている。
【００４４】このような構成を有する定電圧源ＶG にお
いては、たとえばトランジスタＱ３１，Ｑ３２のＶBEに
依存する電流に基づき、所定レベルに保持した定電圧Ｖ
OUTを得ている。これにより、図４の回路における、温
度依存性、バラツキを有するトランジスタＱ１２とＱ１
７またはＱ１３とＱ１８によるベース・エミッタ間電圧
ＶBEの影響を相殺でき、ＶBEの温度依存性、バラツキに
影響を受けて変動することのないライト電流Ｉｗを生成
することが可能となる。
いては、たとえばトランジスタＱ３１，Ｑ３２のＶBEに
依存する電流に基づき、所定レベルに保持した定電圧Ｖ
OUTを得ている。これにより、図４の回路における、温
度依存性、バラツキを有するトランジスタＱ１２とＱ１
７またはＱ１３とＱ１８によるベース・エミッタ間電圧
ＶBEの影響を相殺でき、ＶBEの温度依存性、バラツキに
影響を受けて変動することのないライト電流Ｉｗを生成
することが可能となる。
【００４５】以上説明したように、本第２の実施形態に
よれば、上述した第１の実施形態の効果と同様の効果を
得ることができる。
よれば、上述した第１の実施形態の効果と同様の効果を
得ることができる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
回路的に電圧振幅が拡大されることになり、高データレ
ートが必要とされる記録動作において、書き込み周波数
を高くすることができ、書き込み動作の高速化を図れる
利点がある。
回路的に電圧振幅が拡大されることになり、高データレ
ートが必要とされる記録動作において、書き込み周波数
を高くすることができ、書き込み動作の高速化を図れる
利点がある。
【図１】本発明に係るライト電流発生回路の第１の実施
形態を示す回路図である。
形態を示す回路図である。
【図２】図１の回路のタイミングチャートである。
【図３】図１の回路における定電圧源の具体的な構成例
を示す回路図である。
を示す回路図である。
【図４】本発明に係るライト電流発生回路の第２の実施
形態を示す回路図である。
形態を示す回路図である。
【図５】図３の回路における定電圧源の具体的な構成例
を示す回路図である。
を示す回路図である。
【図６】従来のライト電流発生回路の構成例を示す回路
図である。
図である。
【図７】図６の回路のタイミングチャートである。
【図８】ヘッド電圧とライト電流波形を示す図である。
１０，１０ａ…ライト電流発生回路、Ｑ１，Ｑ２，Ｑ１
０〜Ｑ２０…ｎｐｎ型トランジスタ、Ｒ１〜Ｒ１０…抵
抗素子、ＬＨＤ…ヘッドコイル、Ｓ１，Ｓ２…スイッチ
回路、ＶG …定電圧源、Ｉ３１…定電流源、ＡＭＰ３１
…オペアンプ、Ｑ３１，Ｑ３２…ｎｐｎ型トランジス
タ、Ｒ３１〜Ｒ３３…抵抗素子。
０〜Ｑ２０…ｎｐｎ型トランジスタ、Ｒ１〜Ｒ１０…抵
抗素子、ＬＨＤ…ヘッドコイル、Ｓ１，Ｓ２…スイッチ
回路、ＶG …定電圧源、Ｉ３１…定電流源、ＡＭＰ３１
…オペアンプ、Ｑ３１，Ｑ３２…ｎｐｎ型トランジス
タ、Ｒ３１〜Ｒ３３…抵抗素子。
Claims (6)
- 【請求項１】 電流の流れる方向に応じた磁界を発生さ
せて記録媒体へデータを書き込むヘッドに対して、ライ
ト電流を供給するライト電流発生回路であって、 第１の制御信号の入力に応じて、上記ヘッドの一端と第
１の電源との接続、非接続状態を切り替える第１のスイ
ッチング素子と、 第２の制御信号の入力に応じて、上記ヘッドの他端と上
記第１の電源との接続、非接続状態を上記第１のスイッ
チング素子とは逆のタイミングで切り替える第２のスイ
ッチング素子と、 上記ヘッドの一端側に接続された第１の電流源と、 上記ヘッドの他端側に接続された第２の電流源と、 上記ヘッドの一端と第１の電源とを上記第１のスイッチ
ング素子が接続状態に保持するときは、上記第２の電流
源を作動させて上記第１の電流源を停止状態に保持し、
上記ヘッドの他端と第１の電源とを上記第２のスイッチ
ング素子が接続状態に保持するときは、上記第１の電流
源を作動させて上記第２の電流源を停止状態に保持する
スイッチ回路とを有するライト電流発生回路。 - 【請求項２】 上記第１の電流源および第２の電流源
は、少なくとも２つのトランジスタからなるカレントミ
ラー回路により構成されている請求項１記載のライト電
流発生回路。 - 【請求項３】 上記第１の電流源は、コレクタが上記ヘ
ッドの一端に接続され、エミッタが第２の電源に接続さ
れた第１のトランジスタと、コレクタとベースが接続さ
れ、その接続点が上記第１のトランジスタのベースおよ
び第３の電源に接続され、エミッタが上記第２の電源に
接続された第２のトランジスタとを有する第１のカレン
トミラー回路により構成され、 上記第２の電流源は、コレクタが上記ヘッドの他端に接
続され、エミッタが第２の電源に接続された第３のトラ
ンジスタと、コレクタとベースが接続され、その接続点
が上記第３のトランジスタのベースおよび上記第３の電
源に接続され、エミッタが上記第２の電源に接続された
第４のトランジスタとを有する第２のカレントミラー回
路により構成され、 上記スイッチ回路は、上記第２のトランジスタのコレク
タおよび第４のトランジスタのコレクタと上記第２の電
源との接続を切り替えて、上記第１および第２の電流源
の作動と停止状態とを切り替える請求項２記載のライト
電流発生回路。 - 【請求項４】 上記第１の電流源は、コレクタが上記ヘ
ッドの一端に接続され、エミッタが第２の電源に接続さ
れた第１のトランジスタと、コレクタが第３の電源に接
続され、エミッタが上記第２の電源に接続され、ベース
が上記第１のトランジスタのベースに接続された第２の
トランジスタと、コレクタが上記第１の電源に接続さ
れ、エミッタが上記第２のトランジスタのベースに接続
され、ベースが上記第２のトランジスタのコレクタに接
続された第３のトランジスタとを有する第１のカレント
ミラー回路により構成され、 上記第２の電流源は、コレクタが上記ヘッドの他端に接
続され、エミッタが第２の電源に接続された第４のトラ
ンジスタと、コレクタが第３の電源に接続され、エミッ
タが上記第２の電源に接続され、ベースが上記第４のト
ランジスタのベースに接続された第５のトランジスタ
と、コレクタが上記第１の電源に接続され、エミッタが
上記第５のトランジスタのベースに接続され、ベースが
上記第５のトランジスタのコレクタに接続された第６の
トランジスタとを有する第２のカレントミラー回路によ
り構成され、 上記スイッチ回路は、上記第２のトランジスタのコレク
タおよび第５のトランジスタのコレクタと上記第２の電
源との接続を切り替えて、上記第１および第２の電流源
の作動と停止状態とを切り替える請求項２記載のライト
電流発生回路。 - 【請求項５】 上記第３の電源は、第１のカレントミラ
ー回路の第２のトランジスタまたは第２のカレントミラ
ー回路の第４のトランジスタと同等のトランジスタを有
し、当該トランジスタの特性に依存する電圧を供給する
請求項３記載のライト電流発生回路。 - 【請求項６】 上記第３の電源は、第１のカレントミラ
ー回路の第２および第３のトランジスタまたは第２のカ
レントミラー回路の第５および第６のトランジスタと同
等の接続形態を有する２つのトランジスタを有し、当該
２つのトランジスタの特性に依存する電圧を供給する請
求項４記載のライト電流発生回路。
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|---|---|---|---|
| JP06604096A JP3610664B2 (ja) | 1996-03-22 | 1996-03-22 | ライト電流発生回路 |
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|---|---|---|---|
| JP06604096A JP3610664B2 (ja) | 1996-03-22 | 1996-03-22 | ライト電流発生回路 |
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1997
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