JPH09260270A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH09260270A JPH09260270A JP9207196A JP9207196A JPH09260270A JP H09260270 A JPH09260270 A JP H09260270A JP 9207196 A JP9207196 A JP 9207196A JP 9207196 A JP9207196 A JP 9207196A JP H09260270 A JPH09260270 A JP H09260270A
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- Japan
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- resist
- pattern
- lift
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Abstract
(57)【要約】
【課題】 リフトオフ法を用いて半導体素子を製造する
際に、レジストパターンのレジスト側壁に付着した金属
によるパターン不良を防止する。 【解決手段】 レジスト膜５を、基板１上に形成された
絶縁膜３上に形成し、レジスト膜５を所定のパターンで
露光及び現像してレジストパターンを得る（(a)〜(c)
）。レジスト５を、レジストパターンの側壁の傾斜角
が７５°以下となるような温度であって且つレジストが
変性しない温度にてベーキングする。次いで、レジスト
パターンをマスクとして絶縁膜３をエッチング除去した
後、レジストパターン上にＡｌを蒸着する（(d) 〜(e)
）。Ａｌをレジスト５とともにリフトオフにより除去
して、絶縁体３の間にゲート電極１１が形成されたチッ
プを製造する（(f) ）。
際に、レジストパターンのレジスト側壁に付着した金属
によるパターン不良を防止する。 【解決手段】 レジスト膜５を、基板１上に形成された
絶縁膜３上に形成し、レジスト膜５を所定のパターンで
露光及び現像してレジストパターンを得る（(a)〜(c)
）。レジスト５を、レジストパターンの側壁の傾斜角
が７５°以下となるような温度であって且つレジストが
変性しない温度にてベーキングする。次いで、レジスト
パターンをマスクとして絶縁膜３をエッチング除去した
後、レジストパターン上にＡｌを蒸着する（(d) 〜(e)
）。Ａｌをレジスト５とともにリフトオフにより除去
して、絶縁体３の間にゲート電極１１が形成されたチッ
プを製造する（(f) ）。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＥＴ等の半導体
素子を製造する方法に関し、さらに詳細には、リフトオ
フ法を用いて電極を形成する工程を含む半導体素子の製
造方法に関する。
素子を製造する方法に関し、さらに詳細には、リフトオ
フ法を用いて電極を形成する工程を含む半導体素子の製
造方法に関する。
【０００２】
【従来の技術】ＦＥＴ等の半導体素子の電極を製造する
工程において、レジストパターン上に金属膜を蒸着した
後、レジストを溶解除去することによってレジストパタ
ーン開口部のみに蒸着金属を電極として残すプロセスが
使用されている。かかるプロセスはリフトオフ法とよば
れ、ゲート電極の製造やマスクの白欠修正の手段等に使
用されている。リフトオフ法として、一般に、２層レジ
ストを用いる方法や絶縁膜を利用した一層レジストを用
いる手法が知られている。
工程において、レジストパターン上に金属膜を蒸着した
後、レジストを溶解除去することによってレジストパタ
ーン開口部のみに蒸着金属を電極として残すプロセスが
使用されている。かかるプロセスはリフトオフ法とよば
れ、ゲート電極の製造やマスクの白欠修正の手段等に使
用されている。リフトオフ法として、一般に、２層レジ
ストを用いる方法や絶縁膜を利用した一層レジストを用
いる手法が知られている。
【０００３】
【発明が解決しようとする課題】かかるリフトオフ法で
は、レジスト上に蒸着した金属と、レジストパターンの
開口部を介して下地層部分に蒸着した電極形成用金属と
が不連続になることが必要である。しかしながら、従来
のリフトオフ法では、レジストパターンの開口部のレジ
スト側壁に付着した金属がリフトオフ時に電極付近に付
着し、それによって形成された電極のパターン不良を生
じるという問題があった。
は、レジスト上に蒸着した金属と、レジストパターンの
開口部を介して下地層部分に蒸着した電極形成用金属と
が不連続になることが必要である。しかしながら、従来
のリフトオフ法では、レジストパターンの開口部のレジ
スト側壁に付着した金属がリフトオフ時に電極付近に付
着し、それによって形成された電極のパターン不良を生
じるという問題があった。
【０００４】そこで、本発明の目的は、リフトオフ法を
用いて半導体素子を製造する際に、レジストパターンの
レジスト側壁に付着した金属によるパターン不良を防止
することができる半導体素子の製造方法を提供すること
にある。
用いて半導体素子を製造する際に、レジストパターンの
レジスト側壁に付着した金属によるパターン不良を防止
することができる半導体素子の製造方法を提供すること
にある。
【０００５】
【課題を解決するための手段】本発明者は、上記課題を
解決するために鋭意研究を重ねた結果、前記電極パター
ン不良は、レジストパターン側壁に付着（蒸着）した金
属がリフトオフのときに割れ落ちて、形成した電極パタ
ーンに付着することが原因で起こることがわかった。本
発明者は、レジストパターン形成後のハードベーキング
温度を変化させることにより、レジストパターン側壁の
傾斜角を変化できることに着目し、特に、傾斜角が７５
°以下になるようにハードベーキング温度を調節するこ
とによって電極パターン不良の発生を防止することがで
きることを見出した。
解決するために鋭意研究を重ねた結果、前記電極パター
ン不良は、レジストパターン側壁に付着（蒸着）した金
属がリフトオフのときに割れ落ちて、形成した電極パタ
ーンに付着することが原因で起こることがわかった。本
発明者は、レジストパターン形成後のハードベーキング
温度を変化させることにより、レジストパターン側壁の
傾斜角を変化できることに着目し、特に、傾斜角が７５
°以下になるようにハードベーキング温度を調節するこ
とによって電極パターン不良の発生を防止することがで
きることを見出した。
【０００６】本発明の第１の態様に従えば、リフトオフ
法を用いて半導体素子の電極を形成する工程を含む半導
体素子の製造方法において、リフトオフにより除去され
るマスクを、該マスクの現像後に、該マスクのパターン
の側壁の傾斜角が７５°以下となるような温度であって
且つマスク材料を変性させない温度でベーキングするこ
とを特徴とする半導体素子の製造方法が提供される。
法を用いて半導体素子の電極を形成する工程を含む半導
体素子の製造方法において、リフトオフにより除去され
るマスクを、該マスクの現像後に、該マスクのパターン
の側壁の傾斜角が７５°以下となるような温度であって
且つマスク材料を変性させない温度でベーキングするこ
とを特徴とする半導体素子の製造方法が提供される。
【０００７】本発明では、リフトオフにより除去される
レジストのベーキング温度を調整することによって、レ
ジストパターンの開口部の側壁を傾斜させ、それによっ
て該側壁に付着した金属蒸着膜がリフトオフのときに電
極近傍に落下することを防止している。本発明におい
て、「レジストのパターン側壁の傾斜角」とは、レジス
トのハードベーキング後のレジスト断面において、図２
(a) に示したようにレジスト５のパターンのレジスト側
壁８とレジスト裏面（レジスト５と下地層３との界面）
との成す角度θを示す。ハードベーキングが比較的高温
のためレジスト５が図２(b) に示すようなリフロー状態
になったときは、同図に示すようにレジスト５の曲面部
に内接する線分とレジスト裏面との成す角度θを示す。
レジストのベーキング温度を調整することによって、レ
ジストパターンの開口部の側壁を傾斜させ、それによっ
て該側壁に付着した金属蒸着膜がリフトオフのときに電
極近傍に落下することを防止している。本発明におい
て、「レジストのパターン側壁の傾斜角」とは、レジス
トのハードベーキング後のレジスト断面において、図２
(a) に示したようにレジスト５のパターンのレジスト側
壁８とレジスト裏面（レジスト５と下地層３との界面）
との成す角度θを示す。ハードベーキングが比較的高温
のためレジスト５が図２(b) に示すようなリフロー状態
になったときは、同図に示すようにレジスト５の曲面部
に内接する線分とレジスト裏面との成す角度θを示す。
【０００８】本発明の方法では、レジストのベーキング
温度を調節してレジストのパターン側壁の傾斜角を３０
°以上で且つ７５°以下にすることが望ましい。傾斜角
が３０°未満になるようなベーキング温度では、レジス
トが変性してリフトオフ工程で除去できなくなったり、
レジストのパターン寸法が変化するため好ましくない。
また傾斜角が７５°を超えるとパターン側壁に金属が薄
く付着してリフトオフ時に剥れ落ち易くなり、電極パタ
ーン付近に付着して電極パターン不良を生じることにな
るため好ましくない。一層好ましい傾斜角の範囲は、３
０°から６０°である。
温度を調節してレジストのパターン側壁の傾斜角を３０
°以上で且つ７５°以下にすることが望ましい。傾斜角
が３０°未満になるようなベーキング温度では、レジス
トが変性してリフトオフ工程で除去できなくなったり、
レジストのパターン寸法が変化するため好ましくない。
また傾斜角が７５°を超えるとパターン側壁に金属が薄
く付着してリフトオフ時に剥れ落ち易くなり、電極パタ
ーン付近に付着して電極パターン不良を生じることにな
るため好ましくない。一層好ましい傾斜角の範囲は、３
０°から６０°である。
【０００９】前記の好適な傾斜角を得るためにはレジス
トのベーキングの温度を適宜調整すればよい。一般に
は、ベーキング温度を上げると、レジスト側壁の傾きは
小さくなる（傾斜角が小さくなる）。レジスト側壁の傾
斜角を前記のような３０°〜７５°の範囲にするには、
使用するレジストの種類により異なるが、一般には、ベ
ーキング温度を１１５〜１５０℃の範囲に調整すること
が好ましい。ベーキングの最適な温度はレジストを構成
する成分や組成に依存するが、一般に１１５℃以下のベ
ーキング温度では７５°以下の傾斜角を得るのが困難と
なる。また、ベーキング温度が１５０℃を超えると、レ
ジストが変質してリフトオフが困難となる。
トのベーキングの温度を適宜調整すればよい。一般に
は、ベーキング温度を上げると、レジスト側壁の傾きは
小さくなる（傾斜角が小さくなる）。レジスト側壁の傾
斜角を前記のような３０°〜７５°の範囲にするには、
使用するレジストの種類により異なるが、一般には、ベ
ーキング温度を１１５〜１５０℃の範囲に調整すること
が好ましい。ベーキングの最適な温度はレジストを構成
する成分や組成に依存するが、一般に１１５℃以下のベ
ーキング温度では７５°以下の傾斜角を得るのが困難と
なる。また、ベーキング温度が１５０℃を超えると、レ
ジストが変質してリフトオフが困難となる。
【００１０】本発明の第２の態様に従えば、リフトオフ
法を用いた半導体素子の製造方法であって、レジスト膜
を、基板上に形成された絶縁膜上に形成する工程と、上
記レジスト膜を所定のパターンで露光及び現像してレジ
ストパターンを得る工程と、上記レジストを、上記レジ
ストパターンの側壁の傾斜角が７５°以下となるような
温度であって且つレジストが変性しない温度にてベーキ
ングする工程と、上記レジストパターンをマスクとして
上記絶縁膜をエッチング除去する工程と、上記レジスト
パターン上に金属を蒸着する工程と、上記レジスト上に
蒸着した金属を上記レジストとともに除去する工程とを
含む半導体素子の製造方法が提供される。
法を用いた半導体素子の製造方法であって、レジスト膜
を、基板上に形成された絶縁膜上に形成する工程と、上
記レジスト膜を所定のパターンで露光及び現像してレジ
ストパターンを得る工程と、上記レジストを、上記レジ
ストパターンの側壁の傾斜角が７５°以下となるような
温度であって且つレジストが変性しない温度にてベーキ
ングする工程と、上記レジストパターンをマスクとして
上記絶縁膜をエッチング除去する工程と、上記レジスト
パターン上に金属を蒸着する工程と、上記レジスト上に
蒸着した金属を上記レジストとともに除去する工程とを
含む半導体素子の製造方法が提供される。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態及び実
施例を図面を参照しながら説明するが、本発明はそれに
限定されるものではない。
施例を図面を参照しながら説明するが、本発明はそれに
限定されるものではない。
【００１２】実施例 図１(a) に示すように、ＧａＡｓ半導体基板（ウエハ）
１上に、ＣＶＤ法によりＳｉＯ2 絶縁膜３を５００ｎｍ
の膜厚で堆積した。次いで、図１(b) に示すようにＳｉ
Ｏ2 絶縁膜３上に、ポジ型レジスト５（東京応化製 TH
MR-ip3100 ）を１．０μｍの膜厚でスピンナーにより塗
布した後、９０℃の温度のホットプレートでレジスト膜
に残っている揮発性溶媒を除去するためにプリベーキン
グした。その後、ゲート電極形成用パターンが形成され
たフォトマスク（図示しない）を介してレジスト５に紫
外線光を照射することによって複数の電極形成用パター
ンを露光した。そして、現像液（東京応化製 ＮＭＤ−
３）を用いて現像することによって、図１(c) に示すよ
うにマスクパターンに対応する開口部７を有するレジス
トパターンを形成した。説明を簡略にするために図１に
は１つの電極パターンのみを示した。
１上に、ＣＶＤ法によりＳｉＯ2 絶縁膜３を５００ｎｍ
の膜厚で堆積した。次いで、図１(b) に示すようにＳｉ
Ｏ2 絶縁膜３上に、ポジ型レジスト５（東京応化製 TH
MR-ip3100 ）を１．０μｍの膜厚でスピンナーにより塗
布した後、９０℃の温度のホットプレートでレジスト膜
に残っている揮発性溶媒を除去するためにプリベーキン
グした。その後、ゲート電極形成用パターンが形成され
たフォトマスク（図示しない）を介してレジスト５に紫
外線光を照射することによって複数の電極形成用パター
ンを露光した。そして、現像液（東京応化製 ＮＭＤ−
３）を用いて現像することによって、図１(c) に示すよ
うにマスクパターンに対応する開口部７を有するレジス
トパターンを形成した。説明を簡略にするために図１に
は１つの電極パターンのみを示した。
【００１３】次いで、現像後のレジスト膜５を乾燥硬化
させるために、１４０℃の温度のホットプレート上で９
０秒間、ハードベーク（ポストベーク）した。ハードベ
ーク後のレジストパターンの側壁８の傾斜角は３０°で
あることが観測された。
させるために、１４０℃の温度のホットプレート上で９
０秒間、ハードベーク（ポストベーク）した。ハードベ
ーク後のレジストパターンの側壁８の傾斜角は３０°で
あることが観測された。
【００１４】バッファードフッ酸を用いて、残ったレジ
スト５をマスクとして絶縁膜３をエッチング除去した
（図１(d) ）。この基板１を、１×１０-6Torr以下の高
真空に減圧した蒸着装置中に設置して、Ａｌ蒸着源を用
いてＡｌ金属膜９を４００ｎｍの膜厚でレジスト５上に
蒸着した（図１(e) ）。蒸着によりＡｌ膜がレジスト側
壁８にもレジスト平面部と同様の厚さで付着しているこ
とが確認された。蒸着後、基板１上に絶縁層３、レジス
ト５及びＡｌ金属層が順次積層された積層体をアセトン
溶液中に１０分間浸漬してレジスト膜５を除去すること
によって、図１(f) に示すようにＡｌゲート電極１１が
絶縁体３の開口部内にゲート長１μｍ、幅３０ｍｍで形
成された複数のチップを得た（リフトオフ）。
スト５をマスクとして絶縁膜３をエッチング除去した
（図１(d) ）。この基板１を、１×１０-6Torr以下の高
真空に減圧した蒸着装置中に設置して、Ａｌ蒸着源を用
いてＡｌ金属膜９を４００ｎｍの膜厚でレジスト５上に
蒸着した（図１(e) ）。蒸着によりＡｌ膜がレジスト側
壁８にもレジスト平面部と同様の厚さで付着しているこ
とが確認された。蒸着後、基板１上に絶縁層３、レジス
ト５及びＡｌ金属層が順次積層された積層体をアセトン
溶液中に１０分間浸漬してレジスト膜５を除去すること
によって、図１(f) に示すようにＡｌゲート電極１１が
絶縁体３の開口部内にゲート長１μｍ、幅３０ｍｍで形
成された複数のチップを得た（リフトオフ）。
【００１５】こうして基板１上に形成されたチップのＡ
ｌゲート電極の付近を、複数のチップについて合計の電
極幅２０００ｍｍに渡って光学顕微鏡により観察したと
ころ、電極付近に金属片の付着は見られず、電極パター
ンの不良は認められなかった。なお、金属片の付着がリ
フトオフバッチに依存しないように、リフトオフによる
上記製造プロセスを基板１を２枚ずつ用いて行った。光
学顕微鏡による電極パターン不良の存否の観察は、基板
上に形成されたチップのうち、８４チップ、電極（フィ
ンガー）数として７０５６本について行った。
ｌゲート電極の付近を、複数のチップについて合計の電
極幅２０００ｍｍに渡って光学顕微鏡により観察したと
ころ、電極付近に金属片の付着は見られず、電極パター
ンの不良は認められなかった。なお、金属片の付着がリ
フトオフバッチに依存しないように、リフトオフによる
上記製造プロセスを基板１を２枚ずつ用いて行った。光
学顕微鏡による電極パターン不良の存否の観察は、基板
上に形成されたチップのうち、８４チップ、電極（フィ
ンガー）数として７０５６本について行った。
【００１６】他の実施例及び比較例 次に、レジスト現像後のハードベーク温度を表１に示し
たような１１０℃から１６０℃の種々の温度に変更し
て、実施例１と同様にしてリフトオフを行ってＡｌ電極
が基板１上の絶縁層３の開口部に形成されたチップを製
造した。リフトオフによる上記製造プロセスは、上記実
施例と同様にして基板１を２枚ずつ用いて行い、金属片
の付着がリフトオフバッチに依存しないようにした。表
１に記載した各ハードベーク温度についてウエハ上に製
造したチップのうち、８４チップ、電極（フィンガー）
数として７０５６本について上記と同様に光学顕微鏡を
用いて電極幅２０００ｍｍに渡って金属片の付着を観察
した。結果を表１に示す。
たような１１０℃から１６０℃の種々の温度に変更し
て、実施例１と同様にしてリフトオフを行ってＡｌ電極
が基板１上の絶縁層３の開口部に形成されたチップを製
造した。リフトオフによる上記製造プロセスは、上記実
施例と同様にして基板１を２枚ずつ用いて行い、金属片
の付着がリフトオフバッチに依存しないようにした。表
１に記載した各ハードベーク温度についてウエハ上に製
造したチップのうち、８４チップ、電極（フィンガー）
数として７０５６本について上記と同様に光学顕微鏡を
用いて電極幅２０００ｍｍに渡って金属片の付着を観察
した。結果を表１に示す。
【００１７】
【表１】
【００１８】表１に示すように、ハードベーク温度が従
来のベーク温度である１１０℃の場合、観察した７０５
６本の電極のうち７８本の電極において金属片の付着が
確認された。この金属片の付着はＡｌの蒸着の際にレジ
スト開口部の側壁に付着したＡｌが落下して生じたもの
と考えられる。ハードベークを１１０℃の温度で実施し
た場合、ベーク後のレジスト５の開口部７を形成するレ
ジストパターン側壁部８の傾斜角は７８°であることが
観測された。
来のベーク温度である１１０℃の場合、観察した７０５
６本の電極のうち７８本の電極において金属片の付着が
確認された。この金属片の付着はＡｌの蒸着の際にレジ
スト開口部の側壁に付着したＡｌが落下して生じたもの
と考えられる。ハードベークを１１０℃の温度で実施し
た場合、ベーク後のレジスト５の開口部７を形成するレ
ジストパターン側壁部８の傾斜角は７８°であることが
観測された。
【００１９】表１に示すように、ハードベーク温度が１
１５℃である場合にも、２２本の電極において金属片の
付着が観測された。一方、ハードベーク温度を１２０℃
〜１５０℃として製造したチップにおいては、Ａｌ電極
に金属片の付着は認められなかった。レジストを１２０
℃〜１５０℃のハードベーク温度でベークした後のレジ
スト側壁の傾斜角はすべて３０°〜７０°の範囲内であ
った。また、１６０℃でハードベークした場合、レジス
ト５が変性したためにリフトオフ法により除去すること
ができなかった。表１の結果より、上記例で用いたレジ
スト及び蒸着金属の場合、ハードベーク温度が１２０℃
以上であれば、レジスト側壁に蒸着したＡｌ金属片がリ
フトオフの際に落下することがなく、それゆえ、良好な
電極パターンが得られることがわかる。
１５℃である場合にも、２２本の電極において金属片の
付着が観測された。一方、ハードベーク温度を１２０℃
〜１５０℃として製造したチップにおいては、Ａｌ電極
に金属片の付着は認められなかった。レジストを１２０
℃〜１５０℃のハードベーク温度でベークした後のレジ
スト側壁の傾斜角はすべて３０°〜７０°の範囲内であ
った。また、１６０℃でハードベークした場合、レジス
ト５が変性したためにリフトオフ法により除去すること
ができなかった。表１の結果より、上記例で用いたレジ
スト及び蒸着金属の場合、ハードベーク温度が１２０℃
以上であれば、レジスト側壁に蒸着したＡｌ金属片がリ
フトオフの際に落下することがなく、それゆえ、良好な
電極パターンが得られることがわかる。
【００２０】以上、本発明の半導体素子の製造方法を、
半導体基板上にゲート電極を形成する場合を例に挙げて
説明してきたが、本発明はこれに限らず、例えば、オー
ミック電極形成や他の電極形成の場合にも適用すること
ができる。
半導体基板上にゲート電極を形成する場合を例に挙げて
説明してきたが、本発明はこれに限らず、例えば、オー
ミック電極形成や他の電極形成の場合にも適用すること
ができる。
【００２１】
【発明の効果】本発明によれば、リフトオフの際にレジ
ストパターン側壁に蒸着した金属片が落下して電極近傍
に付着することが防止されるため、半導体素子のパター
ン不良が低減され、半導体素子の製造の歩留りが向上す
る。
ストパターン側壁に蒸着した金属片が落下して電極近傍
に付着することが防止されるため、半導体素子のパター
ン不良が低減され、半導体素子の製造の歩留りが向上す
る。
【図１】図１(a) 〜(f) は、本発明のリフトオフを用い
た半導体素子の製造プロセスを示す。
た半導体素子の製造プロセスを示す。
【図２】図２はレジスト開口部のレジスト側壁の傾斜角
を示す概念図（図２(a) ）及びレジストがリフローした
場合のレジスト開口部のレジスト側壁の傾斜角を示す概
念図（図２(b) ）である。
を示す概念図（図２(a) ）及びレジストがリフローした
場合のレジスト開口部のレジスト側壁の傾斜角を示す概
念図（図２(b) ）である。
１ 半導体基板 ３ 絶縁体膜 ５ レジスト ７ レジスト開口部 ８ レジスト側壁 ９ 電極形成用Ａｌ膜 １１ ゲート電極
Claims (3)
- 【請求項１】 リフトオフ法を用いて半導体素子の電極
を形成する工程を含む半導体素子の製造方法において、 リフトオフにより除去されるレジストを、該レジストの
現像後に、該レジストのパターンの側壁の傾斜角が７５
°以下となるような温度であって且つレジスト材料を変
性させない温度でベーキングすることを特徴とする半導
体素子の製造方法。 - 【請求項２】 上記レジストパターンの側壁の傾斜角が
３０°〜７５°となるような温度でベーキングすること
を特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項３】 リフトオフ法を用いた半導体素子の製造
方法であって、 レジスト膜を、基板上に形成された絶縁膜上に形成する
工程と、 上記レジスト膜を所定のパターンで露光及び現像してレ
ジストパターンを得る工程と、 上記レジストを、上記レジストパターンの側壁の傾斜角
が７５°以下となるような温度であって且つレジストが
変性しない温度にてベーキングする工程と、 上記レジストパターンをマスクとして上記絶縁膜をエッ
チング除去する工程と、 上記レジストパターン上に金属を蒸着する工程と、 上記レジスト上に蒸着した金属を上記レジストとともに
除去する工程と、を含む半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9207196A JPH09260270A (ja) | 1996-03-21 | 1996-03-21 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9207196A JPH09260270A (ja) | 1996-03-21 | 1996-03-21 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260270A true JPH09260270A (ja) | 1997-10-03 |
Family
ID=14044235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9207196A Pending JPH09260270A (ja) | 1996-03-21 | 1996-03-21 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260270A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6582889B1 (en) | 1999-08-26 | 2003-06-24 | Tdk Corporation | Method for forming resist pattern and manufacturing method of thin-film element |
| JP2009212404A (ja) * | 2008-03-06 | 2009-09-17 | Tokyo Electron Ltd | 基板の処理方法、プログラム及びコンピュータ記憶媒体及び基板処理システム |
| US11948797B2 (en) | 2019-04-26 | 2024-04-02 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
-
1996
- 1996-03-21 JP JP9207196A patent/JPH09260270A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6582889B1 (en) | 1999-08-26 | 2003-06-24 | Tdk Corporation | Method for forming resist pattern and manufacturing method of thin-film element |
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