JPS58112331A - リフトオフパタ−ン形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１１発明の技術分野 本発明はリフトオフ法によるパターン形成の改良に係り
、より詳しくは鉛合金系ジーセフソン集積回路等の回路
パターンの製作において、切れの良いパターンエツジを
有する高品質のパターンを得ることができるリフトオフ
パターン形成方法に関する。

（２）技術の背景 リフトオフ法はエツチング技術とともに、半導体素子の
パターン形成に広（利用されている。

特に最近の鉛合金系ジ替セフソン集積回路のパターン形
成において、リフトオフ法が多用されている。

リフトオフ法によるパターン形成プロセスは、第１図に
示す如くに３つの工程に分けることができる。すなわち
（１）基板１上のパターン形成領域に開孔部４を有する
レジスト膜または金属−レジスト膜複合膜のステンシル
（型板）２を形成する工程（同図（ａ））　、（２）上
記ステンシル２を形成した基板１上に薄膜材料（例えば
金−鉛一インジウム合金、二酸化シリコン）３を蒸着（
Ｍ厚４００〜８００人）する工程（同図（ｂｌ）　、（
３）所望のパターン以外の部分に蒸着された薄膜層３を
レジスト２と共に除去する（同図（Ｃ））　リフトオフ
処理工程である。

同図に示す如き形状のステンシル２は、金属−レシスト
複合法、二層レジスト法、クロロベンゼン法等によって
形成される。かかる方法によってステンシルをオーバー
ハング状に形成できるが、該ステンシル上部の突出し部
１１の長さによって、前記＊＊材蒸着工程における蒸着
物付着に問題があることが経験された。

すなわち前記ステンシル上部の突出し部１１は、当該突
出し部より下の部分を、プラズマエ・ノチング等により
エツチング除去して形成するため、かかるエツチング速
度のコントロール精度の不足により、適当な突出し部の
長さを得ることが難しい。

従って、上記突出し部１１の長さの長短により、蒸着工
程における問題が生ずる。

上述したパターン形成工程における問題は、当該リフト
オフ法を使用して形成される素子（例えばジーセフソン
集積回路）の信頼性を低下させるものであるため、パリ
等がなくしかもエツジ部が明確であるパターン形成が可
能なリフトオフ法が要望されている。

（３）従来技術と問題点 上述した如く、従来技術のリフトオフパターン形成方法
には、第１図に示すようなステンシルを用いた場合、パ
リがなく、しかもエツジ部の切れが良い高品質のパター
ンを再現性良く形成することができない問題がある。

以下、この問題点を、添付図面を参照して説明する。

第２図は従来技術におけるリフトオフパターン形成方法
を説明するための図で、同図において第１図と同じ部分
は同じ符号を付して示す、同図（ａｌ、山）を参照する
と、半導体基板１　（例えば厚さ３００〜４００μ鋼の
シリコン基板）上にレジスト膜または金属−レシスト複
合膜によってステンシル２を形成し、次いで当該半導体
基板１の全面に薄膜材料３　（例えば金−鉛一インジウ
ム合金、５ｉ（ｈ等）４００〜８０００人の厚さに蒸着
した状態が示されている。

なおステンシル２は、公知の技術、例えば前記金属−レ
ジスト複合膜法等によって形成されるものである。同図
（ａ）に示すように例えば突出部ひさし１１の長さが短
い場合には、蒸着粒子の散乱、まわり込みによるステン
シル側壁への蒸着物の付着量２２が多く、溶媒の浸透が
悪くなるためリフトオフが困難になりリフトオフ処理に
長時間を要し、また同図（Ｃ）に示す如くパターンエツ
ジにパリ２１が発生しやすくなる。他方、同図伽）のよ
うにひさしの長い場合には、ステンシル側壁への蒸着物
の付着量が少なくなるためリフトオフが容易になり、エ
ツジにパリのないパターンが容易に得られる。

しかし、ひさしの下に露出した基板上にも蒸着粒子の散
乱、まわり込みにより蒸着物が付着するためパターンの
エツジ部のボケが大きくなり好ましくない（同図２３で
示す）０例えば、ジ替セフソン接合部の窓開けの場合に
は、接合部の面積が小さくなってしまうため、その分だ
け臨界電流が小さくなり素子の特性劣化をまねく。

（４）発明の目的 本発明は上記従来技術の欠点に鑑み、レジストステンシ
ルの断面形状の改良を行うことにより、パターンエツジ
を有する高品質のリフトオフパターンを再現性良く形成
する方法の提供を目的とするものである。

（５）発明の構成 そしてこの目的は本発明によれば、リフトオフ法でパタ
ーンを形成する場合に、パターンエツジ部でのパリの発
生を防ぎ、同時に蒸着粒子の散乱、まわり込みによって
生じるパターンエツジのボケをなくす手段として、断面
上部と断面下部（基板との接触部）との間に凹みを有し
、しかも断面下部の突端が、断面上部の突端の真下か或
いはそれよりも僅かに引っ込んだ断面形状を有するレジ
スト膜または金属−レシスト複合膜のステンシルを用い
るリフトオフパターン形成方法を提供することによって
達成される。

（６）発明の実施例 以下、添付図面を参照して本発明の方法の実施例につい
て説明する。

第３図は本発明によるリフトオフパターン形成方法を説
明するための図で、同図において第２図と同じ部分は同
じ符号を付して示す。

同図を参照すると、初めにジーセフソン集積回路等が形
成される厚さ３００〜４００人の半導体基板１　（例え
ばシリコンウェハ）上に、蒸着によって形成される１１
ｍ１Ｉ３の厚さよりも薄い厚さく３０００人）で第１の
レジスト１１３１（例えば東京応化のＯＭＲ）を塗布し
た後、７０°Ｃでポストベークを行い、次いで第２のレ
ジスト膜３２（例えば５ｈｉｐｌｅｙ社、ＡＺ−１３５
０Ｊ　）を前記第１のレジスト１１３１（７）上に５０
００人の厚さに塗布して、７０°Ｃでプリベークを行う
、なお上記第２のレジスト膜３２には、プラズマエツチ
ング速度の大きいＩｌ！（例えばポツプテントスルフォ
ン、ＰＢＳ）を使用する。

次いで、第３のレジス）Ｎ３３（例えば第１図のレジス
ト１１３１と同種のレジスト膜）を厚さ５０００人に塗
布しく同図（ａ））、フォトマスク（図示せず）を用い
て紫外線露光を行なって、第３のレジスト１１３３の窓
開けを行う（同図（ｂｌ）。次いで、低圧（５Ｘ　１０
−’Ｔｏｒｒ）酸素雰囲気中でスパッタエツチングを行
い、第２のレジス）１１３２を同図（Ｃ）に示す如くに
エツチングする。かかるエツチングは低圧にもかかわら
ず第２のレジスト１１３２がプラズマエツチングに対し
て弱いため、第３のレジストＩ！３３を麦形させること
なく、ステンシルの上端部３３３と下端部３１（基板接
続部）との間の凹部３４を形成する。

さらに上記低圧酸素雰囲気中でスパッタエツチングを続
けて、第１のレジスト１１３１をエツチングする（同図
（ｄ））。かかるエツチングにおいては、第１のレジス
ト膜３１がプラズマエツチングに強いため、上記低圧下
では第２のレジストｌ［３２のように、エツチングが横
方向に進行することはない。

かくしてステンシルの断面形状において、当該ステンシ
ルの上端部３３３と下端部３１１（基板接触部）との間
に凹部３４を有し、かつ下端部３１１の突端のはり出し
長さｌが、上端部３３３のそれと同じか、もしくはわず
かに短い程度の断面形状を有したステンシル３５が形成
される。なお上記下端部３１１は薄膜材料蒸着によって
形成されるパターンのエツジ部を明確にする役割を果す
ものである。

最後に同図（ｅｌに示す如＜毎、薄膜材料３　（例えば
金−鉛一インジウム合金、５ｉ０２等）を蒸着した後、
アセトン、トリクレンスまたは芳香族溶媒中に当該基板
を浸して超音波処理を行い、レジスト（ステンシル３５
）とともに当該レジスト上の薄膜３を除去することによ
り所望のパターンを形成する（同図（ｆ））　。

第４図は本発明の他の実施例を説明するための図で、同
図において第３図と同じ部分は同じ符号を付して示す。

本実施例は、第１の実施例におけるステンシルの形成方
法（第３図（ａ）〜（Ｃ））にかわって、クロルベンゼ
ン法を用いることを特徴とするものである。第４図を参
照すると、半導体基板１上にプラズマエツチングに弱い
第１のレジストＩＩ（例えばＰＢＳ　）　４１を塗布し
た後プリベータを行い、次いで第２のレジス）１１４２
（例えばＡＺ−１３５０Ｊ　）　！塗布し、ベーキング
を行う。

次いでフォトマスク（図示せず）を用いて第２のレジス
ト膜４２の表面を露光した後、当該基板をトルエンもし
くは千ノクロルベンゼン等の溶媒に浸して、前記第２の
レジスト１１１４２の表面に現像液に対して溶けにくい
層を形成し、次いて現像処理により同図山）に示す如く
、オーバーハング４２２を形成する（当該オーバーハン
グの形成方法は公知のものである）。

次いで、低圧（５ｘ　１０−’Ｔｏｒｒ）アルゴン（Ａ
ｒ）雰囲気中でリアクティブイオンエツチングを行い、
同図（Ｃ１に示す如き形状のステンシル４３を形成する
。

なおかかるエツチングにおいて、第１のレジスト１１１
４１のエツチング速度が、第２のレジスト膜４２のエツ
チング速度より大きいため、ステンシル４２２の形状を
ほとんど変化させることがなく、第１のレジスト膜４１
をエツチングすることができる。

なお、上記ステンシル４３を用いたパターン形成方法は
、第１の実施例の場合（第３図（ｅｌ、（ｆ））と同じ
である。

以上、本実施例においても第１の実施例と同様にエツジ
の明確なパターンを形成することができるが、第１の実
施例に比べてレジスト膜の塗布、プリベーク等の処理が
少なくなるため、ステンシル形成工程の時間を短縮する
ことができる利点がある。

また本発明の方法は、ステンシルを形成する場合、基板
全体をレジスト膜（第１のレジストＩＩ）で覆っている
ため、現像処理時に水分が基板に浸透することがなく、
半導体装置の信頼性向上に効果がある。

（７）発明の効果 本発明によれば、パターンエツジ部てのパリの発生を防
ぎ、同時に蒸着粒子の散乱、まわり込みによって生ずる
パターンエツジのボケをなくすことができるため、鉛合
金系ジロセフソン回路等の回路パターンをリフトオフ法
で形成する場合、切れの良いパターンエツジを有する高
品質のリフトオフパターンを再現性良く形成することが
でき、半導体装置の信頼性向上に効果大である。

【図面の簡単な説明】

第１図はリフトオフパターン形成工程を説明するための
図、第２図は従来技術によるリフトオフパターン形成を
説明するための図、第３図は本発明によるリフトオフパ
ターン形成方法の実施例を＃ｉ明するための図、［４図
は上記本発明の他の実施例を説明するための図である。 ■−・半導体基板、２．３５．４３−　ステンシル、３
−＊＊＊　＜５ｓｏ２等）、４・−開孔部、２１−パリ
、３１、３２．３３．４１．４２−・−レジスト膜、３
４−・ステンシル凹部 第１図 第２閏 第３図

Claims (1)

【特許請求の範囲】
1. リフトオフ法によりパターンを形成する場合に用いるレ
   ジスト膜または金属−レシスト複合験のステンシルの断
   面溶成において、前記ステンシルの断面上部と断面下部
   である基板との接触部との間に凹みを有し、しかも前記
   断面下部の突端は断面上部の突端の真下またはそれより
   も僅かに引っ込んだ断面形状を有するレジスト膜または
   金属−レシスト複合膜のステンシルを用いて形成するこ
   とを特徴とするリフトオフパターン形成方法。