JPS6039875A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6039875A JPS6039875A JP58148440A JP14844083A JPS6039875A JP S6039875 A JPS6039875 A JP S6039875A JP 58148440 A JP58148440 A JP 58148440A JP 14844083 A JP14844083 A JP 14844083A JP S6039875 A JPS6039875 A JP S6039875A
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- JP
- Japan
- Prior art keywords
- films
- film
- etching
- insulating film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法のうら、特にセルファラ
インによって近接した電極間に他の電極領域を高精度に
形成する方法に関する。
インによって近接した電極間に他の電極領域を高精度に
形成する方法に関する。
（ｂｌ 従来技術と問題点
半導体装置はその高集積化のため、ソース、ゲート、ド
レインの各電極が近接して設けられている。例えばＧａ
Ａｓ Ｆ Ｅ Ｔはマイクロ波帯における高利得、高出
力のショットキ障壁型電界効果トランジスタ（ＳＢ−Ｆ
ＥＴ）として知られているが、間隔数μｍのソース電極
とドレイン電極との間に幅１〜２μｍのゲート電極が設
けられた構造となる。
レインの各電極が近接して設けられている。例えばＧａ
Ａｓ Ｆ Ｅ Ｔはマイクロ波帯における高利得、高出
力のショットキ障壁型電界効果トランジスタ（ＳＢ−Ｆ
ＥＴ）として知られているが、間隔数μｍのソース電極
とドレイン電極との間に幅１〜２μｍのゲート電極が設
けられた構造となる。
このようなＦＥＴにおいて、更に高利得化、高出力化を
目指したリセス型と呼ばれる構造があり、第１図にその
実体図を示している。図示の様に、ＧａＡｓ基板１」二
にソース電極、ドレイン領域２とゲート電極３が設けら
れ、ゲート電極は半導体基板の凹部領域４に形成された
構造である。且つ、ゲート電極３とソース電極、ドレイ
ン電極２とは異なる材質からなり、ＧａＡｓＦＥＴでは
ゲート電極３はアルミニウム、ソース電極およびドレイ
ン電極２ば金（Ａｕ）系金属が使用される。
目指したリセス型と呼ばれる構造があり、第１図にその
実体図を示している。図示の様に、ＧａＡｓ基板１」二
にソース電極、ドレイン領域２とゲート電極３が設けら
れ、ゲート電極は半導体基板の凹部領域４に形成された
構造である。且つ、ゲート電極３とソース電極、ドレイ
ン電極２とは異なる材質からなり、ＧａＡｓＦＥＴでは
ゲート電極３はアルミニウム、ソース電極およびドレイ
ン電極２ば金（Ａｕ）系金属が使用される。
このようなリセス構造の凹部領域形成概要を第２図およ
び第３図に示す。まず、第２図に示すように二酸化しノ
リコン（Ｓｉ０２）膜５とレジスト膜６とをマスクにし
てソース、ドレインの電極材料２を被着する。次いで、
レジスト膜６と５ｉ０２膜５とを除去し、同時にリフト
オフによってレジスト膜６上の電極材料を除去して、ソ
ース電極およびドレイン電極２を形成する。次いで、第
３図に示すように再びレジスト膜７をパターンニングし
て、これをマスクにして半導体基板１をエツチングし凹
部領域４を形成する。
び第３図に示す。まず、第２図に示すように二酸化しノ
リコン（Ｓｉ０２）膜５とレジスト膜６とをマスクにし
てソース、ドレインの電極材料２を被着する。次いで、
レジスト膜６と５ｉ０２膜５とを除去し、同時にリフト
オフによってレジスト膜６上の電極材料を除去して、ソ
ース電極およびドレイン電極２を形成する。次いで、第
３図に示すように再びレジスト膜７をパターンニングし
て、これをマスクにして半導体基板１をエツチングし凹
部領域４を形成する。
しかし、上記形成方法によればソース電極、ドレイン電
極２と四部領域４との間に位置ずれを生じる欠点がある
。凹部領域４の位置ずれはゲート電極が位置ずれするこ
とになり、そのためにトランジスタ特性がバラツキを生
じる原因となる。
極２と四部領域４との間に位置ずれを生じる欠点がある
。凹部領域４の位置ずれはゲート電極が位置ずれするこ
とになり、そのためにトランジスタ特性がバラツキを生
じる原因となる。
（Ｃ） 発明の目的
本発明は、このような問題点を解消させ、セルファライ
ンによって高精度に電極間隔を形成する製造方法を提案
するものである。
ンによって高精度に電極間隔を形成する製造方法を提案
するものである。
＋ｄ＋ 発明の構成
その目的は、第１絶縁膜を被覆した基板上に選択的にレ
ジスト膜を形成し、該レジスト膜をマスクにして前記露
出した第１絶縁膜を除去し、更に該レジスト膜下の周縁
部をサイドエッチする工程、次いで電極膜を被着し、該
電極膜上に第１絶縁膜とエツチングレートの異なる第２
絶縁膜を被覆した後、前記レジスト膜をエツチング除去
して、同時に該レジスト膜上面の電極膜と第２絶縁膜と
をリフトオフして除去する工程、次いで露出した第１絶
縁膜を除去して基板面の露出領域を工・ンチングする工
程が含まれてなる半導体装置の製造方法によって達成さ
れる。
ジスト膜を形成し、該レジスト膜をマスクにして前記露
出した第１絶縁膜を除去し、更に該レジスト膜下の周縁
部をサイドエッチする工程、次いで電極膜を被着し、該
電極膜上に第１絶縁膜とエツチングレートの異なる第２
絶縁膜を被覆した後、前記レジスト膜をエツチング除去
して、同時に該レジスト膜上面の電極膜と第２絶縁膜と
をリフトオフして除去する工程、次いで露出した第１絶
縁膜を除去して基板面の露出領域を工・ンチングする工
程が含まれてなる半導体装置の製造方法によって達成さ
れる。
（ｅｌ 発明の実施例
以下１図面を参照してＧａＡｓ Ｆ Ｅ Ｔの電極形成
の実施例によって詳細に説明する。
の実施例によって詳細に説明する。
第４図ないし第１０図は本発明にかかる形成方法の工程
順断面図である。まず、第４図に示すようにＧａＡｓ基
板ｌｌ上に化学気相成長（ＣＶＤ ）法によって膜厚約
５０００人の５Ｉ０２膜１２（第１絶縁膜）を被着し、
更にその上に膜厚１μｍ程度のポジ系レジスト膜１３を
パターンニングする。
順断面図である。まず、第４図に示すようにＧａＡｓ基
板ｌｌ上に化学気相成長（ＣＶＤ ）法によって膜厚約
５０００人の５Ｉ０２膜１２（第１絶縁膜）を被着し、
更にその上に膜厚１μｍ程度のポジ系レジスト膜１３を
パターンニングする。
次いで、第５図に示すようにレジスト膜１３をマスクに
して５ｉ０２膜１２を弗酸系エソチンダ液でエツチング
除去し、且つ過度にエツチングしてレジスト膜１３上周
縁部の５ｉ０２膜１２にサイドエッチを起こさせる。レ
ジスト膜１３の幅を５μｍとずれば、サイドエッチは周
縁からそれぞれ１μＩ１１程度まで進行させる。
して５ｉ０２膜１２を弗酸系エソチンダ液でエツチング
除去し、且つ過度にエツチングしてレジスト膜１３上周
縁部の５ｉ０２膜１２にサイドエッチを起こさせる。レ
ジスト膜１３の幅を５μｍとずれば、サイドエッチは周
縁からそれぞれ１μＩ１１程度まで進行させる。
次いで、第６図に示すようにその上面に林着法で膜厚２
０００人程度のオーミック電極１４を被着する。
０００人程度のオーミック電極１４を被着する。
更に、第７図に示すようにその上にプラズマＣＶＤ法に
よって膜厚１０００人弱の窒化シリコン（Ｓｉ３Ｎ４）
膜１５（第２絶縁膜）を被着する。プラズマＣＶＤ法に
よって被着すれば、サイドエッチされた内面まで十分に
廻り込んでＳ １３Ｎ ４膜１５が被着される。
よって膜厚１０００人弱の窒化シリコン（Ｓｉ３Ｎ４）
膜１５（第２絶縁膜）を被着する。プラズマＣＶＤ法に
よって被着すれば、サイドエッチされた内面まで十分に
廻り込んでＳ １３Ｎ ４膜１５が被着される。
次いで、第８図に示すようにアセトンに浸漬して超音波
洗浄するとレジスト膜１３上のＳ ｉ３Ｎ ４膜１５が
破壊されてレジスト膜１３が／８解し、同時にレジスト
膜上のＳ ｒ３Ｎ ４膜１５および電極１４がリフトオ
フによって除去される。次いで、第９図に示すように弗
酸系溶液によって露出した５ｉ０２１Ｗ１２を工。
洗浄するとレジスト膜１３上のＳ ｉ３Ｎ ４膜１５が
破壊されてレジスト膜１３が／８解し、同時にレジスト
膜上のＳ ｒ３Ｎ ４膜１５および電極１４がリフトオ
フによって除去される。次いで、第９図に示すように弗
酸系溶液によって露出した５ｉ０２１Ｗ１２を工。
チング除去する。
次いで、第１Ｏ図に示すようにＳ ｉ３Ｎ ４膜１５を
マスクとして、ＧａＡｓ基板１１をアルカリ系溶液又は
弗酸系溶液によりエツチングして凹部領域１６を形成し
、最後にＣ］；４ ト０２ガスによるドライエツチング
によって５１３Ｎ ４ ＋１Ｗ １−５をエツチングし
て取り除（。
マスクとして、ＧａＡｓ基板１１をアルカリ系溶液又は
弗酸系溶液によりエツチングして凹部領域１６を形成し
、最後にＣ］；４ ト０２ガスによるドライエツチング
によって５１３Ｎ ４ ＋１Ｗ １−５をエツチングし
て取り除（。
このようにすれば、オーミック電極１４と凹部領域１６
の凹部領域とが高精度に形成され、従ってソース、ドレ
インの各電極と凹部領域との位置ずれ、率いては凹部領
域（リセス部）に設けられるゲート電極との位置ずれは
なくなる。
の凹部領域とが高精度に形成され、従ってソース、ドレ
インの各電極と凹部領域との位置ずれ、率いては凹部領
域（リセス部）に設けられるゲート電極との位置ずれは
なくなる。
ここに、上記実施例は第１絶縁膜を５ｉ０２膜。
第２絶縁膜をＳ ｉ３Ｎ ４膜として説明したが、リフ
ｌ−オフが可能でエツチングレートが異なるものならば
、他の材質の膜を用いても差支えない。
ｌ−オフが可能でエツチングレートが異なるものならば
、他の材質の膜を用いても差支えない。
又、上記はリセス構造のＧａＡｓ Ｆ Ｅ Ｔ電極形成
の実施例であるが、リセス型でないＧａＡｓ Ｆ Ｅ
Ｔ ＪＰｓｉＦＥＴにも適用できることは勿論である。
の実施例であるが、リセス型でないＧａＡｓ Ｆ Ｅ
Ｔ ＪＰｓｉＦＥＴにも適用できることは勿論である。
（ｆｌ 発明の効果
以上の説明から明らかなように、本発明によれば電極間
隔が極めて精度良く形成できて、高品質のトランジスタ
（ＦＥＴ）が得られる効果が大きいものである。
隔が極めて精度良く形成できて、高品質のトランジスタ
（ＦＥＴ）が得られる効果が大きいものである。
第１図は５Ｂ−ＦＥＴの実体図、第２図および第３図は
従来の形成工程順断面図、第４図ないし第１Ｏ図は本発
明にかかる形成工程順断面図である。 図中、１，１１はＧａＡｓ基板、２はソース電極、ドレ
イン電極、３はゲート電極、４．１６は凹部領域。 ５．１２は５ｉ０２膜、６，７．１３はレジスト膜、１
４第１図 第２＠ 第３閏 第５図 − 第 ６閃 ビシ ｆｆ１Ｂｌ’７１ − ＠１０１７１
従来の形成工程順断面図、第４図ないし第１Ｏ図は本発
明にかかる形成工程順断面図である。 図中、１，１１はＧａＡｓ基板、２はソース電極、ドレ
イン電極、３はゲート電極、４．１６は凹部領域。 ５．１２は５ｉ０２膜、６，７．１３はレジスト膜、１
４第１図 第２＠ 第３閏 第５図 − 第 ６閃 ビシ ｆｆ１Ｂｌ’７１ − ＠１０１７１
Claims (1)
- 第１絶縁膜を被覆した基板上に選択的にレジスト膜を形
成し、該レジスト膜をマスクにして前記露出した第１絶
縁膜を除去し、更に該レジスト膜下の周縁部をサイドエ
ッチする工程、次いで電極膜を被着し、該電極膜上に第
１絶縁膜とエンチングレートの異なる第２絶縁膜を被覆
した後、前記レジスト膜をエツチング除去して、同時に
該レジスト膜上面の電極膜と第２絶縁膜とをリフトオン
して除去する工程、次いで露出した第１絶縁膜を除去し
て基板面の露出領域をエツチングする工程が含まれてな
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58148440A JPS6039875A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58148440A JPS6039875A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6039875A true JPS6039875A (ja) | 1985-03-01 |
Family
ID=15452839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58148440A Pending JPS6039875A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6039875A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014029983A (ja) * | 2012-07-05 | 2014-02-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1983
- 1983-08-12 JP JP58148440A patent/JPS6039875A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014029983A (ja) * | 2012-07-05 | 2014-02-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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