JPH04162668A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置およびその製造方法に関し、特に
スタティック型ランダムアクセスメモリを有する半導体
記憶装置およびその製造方法に関する。

〔従来の技術〕

絶縁ゲート形電界効果トランジスタ（ＩＧＦＥＴ。

以下量も一般的なＭＯＳトランジスタと略す）を用いた
従来の高集積スタティック型ランダムアクセスメモリ（
ＳＲＡＭ）は、第２図（ａ）の等価回路に示すように２
個の駆動用ＭＯ８）−ランジスタ（Ｔ、、　’ｒｚ）を
交差接続して成るフリップフロップ回路と、このフリッ
プ、フロップ回路の２個の記憶ノードＮ□、Ｎ２に接続
されている情報を保持するために微小な電流を記憶ノー
ドＮ□、Ｎ２に供給するための高抵抗素子Ｒ，，Ｒ２、
および上記記憶ノードＮ１．’Ｎ、に接続されている情
報の「書き込み」、「読み出し」を行うための転送用Ｍ
ＯＳトランジスタ（Ｔ３．Ｔ、）で構成されている。

フリップフロップ回路には電源電圧と接地電位等の基準
電位が供給されており、転送用ＭＯＳトランジスタには
データ線１，１′が接続されており、転送用ＭＯＳトラ
ンジスタの共通ゲートはワード線２となっている。

このようなＳＲＡＭセルの動作は良く知られているよう
に、ワード線２を通常高電位にすることにより活性化し
、転送用ＭｏＳトランジスタを介してデータ線から“Ｈ
ｉｇｈ”または“ＬＯＷ”の情報を記憶ノードＮ、、Ｎ
２に記憶させたり、逆に記憶ノードの状態をデータ線に
読み出す。

このような４個のＭＯＳトランジスタと２個の高抵抗素
子から成るメモリセルは、現在量も一般的な高集積のＳ
ＲＡＭセル方式として用いられているが、最近ではより
低消費電力でしかも低電圧動作を可能にするために、負
荷の高抵抗素子の代わりに多結晶シリコン膜に形成した
ＭＯＳトランジスタが用いられるようになってきた。

第２図（ｂ）は従来の４個のＭｏ８）−ランジスタと２
個の高抵抗素子から成るメモリセルの平面構造図である
。

同図において、ゲート電極５ｂ、５ｃは第２図（ａ）に
おける駆動用ＭＯＳトランジスタＴ□。

Ｔ２のゲート電極であり、ゲート電極５ａは第２図（ａ
）における転送用ＭＯＳトランジスタＴ３ｔＴ４の共通
のゲート電極である。

また、駆動用ＭＯＳトランジスタＴ１のドレインとなる
高濃度のｎ型不純物領域３ｄは転送用ＭＯＳトランジス
タＴ、のｎ型不純物領域と共通に設けられている。

さらに駆動用のＭＯＳトランジスタＴ２のドレインとな
る高濃度ｎ型不純物領域３ｅはゲート電極５ｂにより転
送用ＭｏＳトランジスタＴ４のｎ型不純物領域３ｃと、
接続孔８ａの下の部分で、電気的に接続されている。

但し、接続孔８ａはゲート電極５ｂと低抵抗多結晶シリ
コン膜９ａとの間の接続孔である。

更に、駆動用ＭＯ８）−ランジスタＴ２のゲート電極５
ｃは転送ＭＯ８）−ランジスタＴ３と駆動用ＭｏＳトラ
ンジスタＴ工の共通のｎ型不純物領域３ｄに接続されて
おり、スタティック型ランダムアクセスメモリセルのフ
リップフロップ回路の交差接続を達成している。

また、駆動用ＭＯＳトランジスタＴ工、Ｔ２のソースと
なる高濃度のｎ型不純物領域３ｆ、３ｇには接続孔６ａ
、６ｂが開口され、第２層目の導電膜７と電気的に接続
されている。

この導電膜７が駆動用ＭＯＳトランジスタＴ１゜Ｔ２の
ソースに基準電位を供給している。

この第２層目の導電膜７はメモリセルに流れる電流によ
って接地電位が上昇するのを防止するために、低抵抗の
多結晶シリコン膜と高融点シリサイド膜との複合膜等（
ポリサイド膜）が用いられている。

またゲート電極５ｂ、５ｃには接続孔８ａ。

８ｂが開口されており、高抵抗多結晶シリコン膜９ｃ、
９ｄが低抵抗多結晶シリコン膜９ａ、９ｂを介してゲー
ト電極５ｂ、５ｃに接続されている。

さらに、低抵抗多結晶シリコン膜９ｅは高抵抗多結晶シ
リコンに電源電圧を給電する共通の電源配線となってい
る。

さらに、アルミニウム電極１１ａ、ｌｌｂはメモリセル
内の２本のデータ線であり、接続孔１０ａ。

１０ｂを介して転送用ＭｏＳトランジスタＴ４゜Ｔ□の
高濃度ｎ型不純物領域３ａ、３ｂに電気的に接続されて
いる。

このような従来技術は例えば本願出願人により先に出願
された特開昭６３−２９５７６号に記載されており、メ
モリセルに接続される基準電位用配線の面積を縮小し、
ＳＲＡＭの集積度を向上することができる特徴がある。

〔発明が解決しようとする課題〕

本発明者は前記従来技術を採用するＳＲＡＭセルにおい
て、集積度の向上について検討をおこなった結果、以下
の問題点が生ずることを見い出した。

すなわち、前述の技術では高集積化の要求に対応してメ
モリセル面積を縮小すると、駆動用ＭＯＳトランジスタ
Ｔ工、Ｔ２のソースに基準電位を供給している導電膜７
の配線幅も同様に細くなる。

また、大容量化に伴うメモリセル数増加のために基準電
位用配線となる導電膜７に接続されているセル数が多く
なる。

従って、従来に比べて末端セルにおける基準電位用配線
の電位上昇が顕著になり、メモリセルの情報保持特性が
劣化する。

このため、基準電位用配線の抵抗値を低減するために配
線の厚さを厚くするか配線の幅を広くする必要があるが
、配線の厚さを厚くするとドライエツチングなど基準電
位用配線の製造プロセスが困難になり、また、配線の幅
を広くすると、基準電位用配線の所要面積の増大により
ＳＲＡＭの集積度を向上することができないという問題
を生じる。

本発明の目的は、半導体記憶装置において、メモリセル
に接続される基準電圧用配線の実効的な面積を広くする
ことにより配線抵抗の低減が可能な技術を提供すること
にある。

本発明の他の目的は、半導体記憶装置において、メモリ
セルに接続される基準電圧用配線と隣接する他の配線と
の離隔に要する面積を縮小し、メモリセル面積を縮小す
ることが可能な技術を提供することにある。

〔課題を解決するための手段〕

上記目的は、半導体装置およびその製造方法において、
基板に第１導電型の転送用ＭＯＳトランジスと駆動用Ｍ
ＯＳトランジスタをそれぞれ２個有し、上記ＭｏＳトラ
ンジスタより上部に上記駆動用ＭｏＳトランジスタのソ
ース電位を基準電位に固定する導電膜をメモリセル全面
を覆うように配置することにより、達成される。

さらに、上記目的は、上記離隔を達成するために、光学
的に透明な基板上の同一透過部内に透過光の位相が反転
するいわゆる位相シフト領域を複数個設けたパターンを
含むホトマスクを用いることにより達成される。

〔作用〕

上述した手段によれば、駆動用ＭＯ８）−ランジスタの
ソース電位を基準電位に固定する導電膜の配線抵抗の抵
抗値を低減しつつメモリセル面積を低減することが可能
なため、メモリセルに流れる電流によってメモリセルの
接地電位が上昇することがなく、低電圧の電源電圧でも
安定なメモリ動作が可能で、高集積の半導体装置が提供
できる。

〔実施例〕

以下、実施例を用い本発明をより詳しく説明する。

実施例１゜ 本実施例は積層形の相補形ＭＯＳトランジスタを用いた
一対のインバータからなるＳＲＡＭメモリにおいて、メ
モリセルの基準電圧（接地電圧）供給用の配線を第２層
目の導電膜を用いてプレート状に（全面に）配線したも
のに関する。プレート状とは、導電膜を、ワード線とデ
ータ線の両方の方向に連続するように設けることを意味
している。

第１図（ａ）、（ｂ）は本発明によるＳＲＡＭの１ビツ
トセルの部分を示す平面図であり、同図（ｃ）はその等
価回路を示すものである。

さらに、第１図（ａ）、（ｂ）のＡ−Ａ’線の断面構造
を第３図（ａ）に、また第３図（ａ）の高濃度ｎ型不純
物領域１２ｄ付近の様子をより理解するための鳥轍図を
第３図（ｂ）に示す。

第１図（ａ）はｎチャネルの駆動用ＭＯＳトランジスタ
および転送用ＭＯＳトランジスタおよび接地配線の部分
を示す平面図であり、同図（ｂ）はポリシリコン膜内に
形成されたｎチャネルの負荷用のＭＯＳ）−ランジスタ
の部分を示している。

第１図（ａ）、（ｂ）、（ｃ）および第３図（ａ）。

（ｂ）において、ｎチャネルの駆動用ＭＯＳトランジス
タ（Ｔ工、Ｔ２）およびｎチャネルの転送用ＭＯＳトラ
ンジスタ（Ｔ□、Ｔ、）（第１図（Ｃ））はｎ型シリコ
ン基板２３内に形成されたＰ型ウェル（Ｐ型不純物の島
領域）２４内（第３図（ａ））に形成されている。

それぞれのゲート電極１３ａ、１３ｂ、１３ｃ。

１３ｄはいづれもｎ型の不純物が添加された第１層目の
ポリシリコン膜である。

なお、該ゲート電極の材料は、ゲート電極の低抵抗化の
ためにタングステンなどの高融点金属とシリコンとの化
合物（シリサイド；ＷＳｉ２゜ＭｏＳｉ２．’ｒｉｓｉ
２．Ｔａ５ｉ２）とポリシリコン膜との複合膜などを用
いた方が好ましい。

さらに、ｎチャネルの駆動用ＭＯＳトランジスタ（Ｔ、
、Ｔ２）の共通のソースとなる高濃度のｎ型不純物領域
１２ｃ上（第３図（ａ））には接続孔１４ｃ（第１図（
ａ））が開口されている。

そして、メモリセル内のすべての駆動用ＭＯＳトランジ
スタのソース電位を接地電位に固定するための第２層目
の導電膜１５ｃが、この接続孔１４ｃを介して上記高濃
度のｎ型不純物領域１２ｃに接続されている。

さらに、転送用のＭＯＳトランジスタ（Ｔ、。

Ｔ４）の高濃度のｎ型不純物領域１２ａ、１２ｅにデー
タ線となるアルミニウム電極２２ａ、２２ｂが接続され
ている部分である接続孔１４ａ、１４ｂには、コンタク
トパッド用の第２層目の導電膜１５ａ、１５ｂが設けら
れている。

上記アルミニウム電極２２ａ、２２ｂは接続孔２１ａ、
２１ｂを介してコンタクトパッド用の導電膜１５ａ、１
５ｂに接続されている。

ここで第２層目のコンタクトパッド用の導電膜１５ａ、
１５ｂと、接地配線用のプレート状導電膜１５ｃはすべ
てｎ型不純物が高濃度に添加された同一層のポリシリコ
ン膜で形成されており、かつ、接地配線用の導電膜１５
ｃとコンタクトパッド用の導電膜１５ａおよび１５ｂと
の間隔はどの部分でも０．１〜０．４μｍとなっている
（第１図（ａ））。

この製法の詳細は後述する。

なお、第２層目のコンタクトパッド用の導電膜１５ａ、
１５ｂと、接地配線用のプレート状導電膜１５ｃは別の
材料としても良い。

この場合、少なくとも上記導電膜１５ｃは低抵抗材料を
用いることが好ましく、例えばタングステンやチタンな
どの高融点金属とシリコンとの化合物やこれらの化合物
とポリシリコン膜との複合膜などがある。

さらに、ＳＲＡＭセルのフリップフロップ回路の交差接
続はつぎのようにして達成されている。

即ち、第３層目のポリシリコン膜１８ａは高濃度ｎ型不
純物領域１２ｂとゲート電極１３ｃを接続し、第３層目
のポリシリコン膜１８ｂは高濃度ｎ型不純物領域１２ｄ
とゲート電極１３ｂをそれぞれ接続している。

ここで、第２層目の導電膜１５ｃと上記接続のための第
３層目の導電膜１８ａ、１８ｂとは自己整合的に電気的
絶縁分離が達成できるようになっている。

その結果、第３層目のポリシリコン膜１８ａが高濃度ｎ
型不純物領域１２ｂとゲート電極１３ｃに接続するため
の接続孔１６ａ、１７ｂ、および第３層目のポリシリコ
ン膜１８ｂが高濃度ｎ型不純物領域１２ｄとゲート電極
１３ｂに接続するための接続孔１６ｂ、１７ａと第２層
目の導電膜１５ｃとはそれぞれ０．１〜０．４μｍの一
定の距離を隔てて配置されている。

さらに第３図（ｂ）は上記自動整合的な電気的絶縁分離
構造をより理解するためのものであり、第３層目のポリ
シリコン膜１８ｂは第２層目の導電膜１５ｃと一定の距
離を隔てながら高濃度ｎ型不純物領域１２ｄに接続され
ている。

なお、同図（ｂ）は分かりやすくするために電極配線や
ポリ２９３２ＰＭＯＳトランジスタの部分が省略されて
いる。

また、同図の実施例ではＭＯＳトランジスタのソース、
ドレインに低濃度ｎ型不純物領域５０を設けたいわゆる
Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉ
ｎ）構造を用い、ＭＯＳ）−ランジスタの長期信頼性低
下を防止している。

さらに、第１図（ｂ）および第３図（、）における第３
層目のポリシリコン膜１８ａ、１８ｂの少なくとも一部
は積層化されて形成された第１図（ｃ）に示されたポリ
シリコンＰＭＯ５トランジスタＴ、、Ｔ、のゲート電極
となっている。

更に、少なくともゲート電極の上部には上記ポリ２９３
２ＰＭＯＳトランジスタＴ、、ＴＧのゲート絶縁膜３１
が形成されている。

更に、少なくともゲート絶縁膜３１の上部にはポリシリ
コンＰＭＯＳ　トランジスタＴ、、　Ｔ、のチャネル領
域２０ｃ、２０ｄとなる第４層目のポリシリコン膜が形
成されている。

従って、積層化されたポリ２９３２ＰＭＯＳトランジス
タＴ、、　Ｔ、のゲート電極１８ａ、１８ｂはチャネル
領域２０ｃ、２０ｄより下に位置することになる。

さらに上記ポリ２９３２ＰＭＯＳトランジスタＴ、、Ｔ
、のドレイン領域２０ａ、２０ｂは上記チャネル領域２
０ｃ、２０ｄと同一層内、即ち第４層目のポリシリコン
膜内に形成されている。

それぞれのドレイン領域２０ａ、２０ｂは接続孔１９ｂ
、１９ａを介して互いにフリップフロップ回路の他方の
ポリシリコンＭＯＳトランジスタのゲート電極１８ｂ、
１８’ａに接続されている。

また、上記ポリ２９３２ＰＭＯＳトランジスタＴｓ、Ｔ
、の共通ソース領域２０ｅも第４１Ｆ目のポリシリコン
膜内に形成されており、メモリ内の共通の給電用の配線
となっている。

この給電用の配線により、メモリ内すべてのポリ２９３
２ＰＭＯＳトランジスタのソースに一定電圧が供給され
ている。

なお、転送用ＭＯＳトランジスタＴ、、Ｔ４のそれぞれ
のゲート電極１３ａ、１３ｄはワード線と電気的に接続
される。

具体的にはゲート電極が長く伸びてワード線を形成する
。

転送用ＭＯＳトランジスタＴ□、Ｔ４のソース・ドレイ
ン領域（活性領域）である高濃度ｎ型不純物領域１２ａ
、１２ｅには接続孔２１ａ、２１ｂを介してメモリセル
のデータ線１，１′となるアルミニウム電極２２ａ、２
２ｂが接続されている。

接続孔２１ａ、２１ｂはシリコン窒化膜３０゜シリコン
酸化膜３２およびポリ２９３２ＰＭＯＳトランジスタの
ゲート絶縁膜３１に開口されている。

次に、第４図を用いて本実施例の製造工程について説明
する。

同図（ａ）〜（ｆ）は本実施例によるＳＲＡＭセルの各
製造工程の断面図であり、第１図（ａ）および（ｂ）の
平面図におけるＡ−Ａ’線の段面を表している。

本実施例ではメモリセルに用いられているシリコン基板
表面に形成されたＭＯＳトランジスタはすべてＰ型ウェ
ル２４内のｎチャネルＭＯ８）−ランジスタであり、メ
モリ周辺回路には２つのウェルを用いた相補形ＭＯＳ　
（ＣＭＯ３）回路を用いている。

しかし、ｐ型ウェルまたはｎ型ウェルの単一構造でも形
成することができる。

また、メモリ周辺回路に複数の電源電圧が供給できるよ
うに、基板と同じ導電形のウェルはそれと反対導電型の
ウェルで囲まれ、基板と電気的に分離されているような
３種類以上のウェル構造でも良い。

さらに、本実施例ではメモリセル部の製造工程だけにつ
いて述べるが、周辺のＣＭＯ３回路の製造方法について
は従来の技術を用いることができる。

まず、比抵抗１０Ωｃｍ程度のｎ型シリコン基板２３内
に公知の方法を用いて不純物濃度１０１Ｇ〜１０１７■
−３、深さ２〜３μｍのｐ型ウェル２４を形成する。

その後、選択酸化法によりＰ型のチャネルストッパ層と
厚さ３００〜５００ｎｍの素子分離用のシリコン酸化膜
（フィールド酸化膜）２５を形成し、続いてＭＯＳトラ
ンジスタの能動領域となる部分に厚さ５〜２０ｎｍのゲ
ート酸化膜２６を形成する。

ここでフィールド酸化膜２５を形成する際に通常Ｎ反転
防止用のチャネルストッパ層をｐ型ウェル２４内のフィ
ールド酸化膜下に形成するが、ここではこれを省略した
図面を用いている。

また、ウェルの不純物濃度分布が深さ方向に不純物濃度
が高くなるような分布でも良く、この場合、ｐウェルを
形成するためのイオン打ち込みのエネルギーは複数の種
類になる［第４図（ａ）］。

つぎにＭＯＳトランジスタのしきい値電圧調整用のイオ
ン打ち込みを行なう。

イオン打ち込みとしては例えばＢＦ２イオンを４０ｋｅ
Ｖのエネルギーで約１０１２ａｌ−２の打ち込み量が適
当である。

次に、例えば厚さ２００ｎｍのポリシリコン膜１３を減
圧気相化学成長法（ＬＰＧＶＤ）により堆積し、リンな
どのｎ型不純物を例えば気相拡散により導入する。

引き続いてシリコン窒化膜などの絶縁膜２８をＬＰＧＶ
Ｄ法により例えば２００ｎｍの厚さに堆積する。

その後、ホトリングラフィとドライエツチングにより上
記絶縁膜２８とポリシリコン膜１３をゲート電極１３ａ
〜１３ｄのパターンに加工する。

続いて、これらのゲート電極１３ａ〜１３ｄをイオン打
ち込みのマスクとして例えば１０１ｓａｎ−”程度の打
ち込み量でヒ素等のｎ型不純物イオンのイオン打ち込み
を行う。

その後、８００〜９００℃の窒素雰囲気中でアニールす
ることにより、深さ０．１〜０６２μｍの高濃度ｎ型不
純物領域１２ａ〜１２ｅを形成する。

ここで、ゲート電極１３ａ〜１３ｄおよびその上部に形
成されたシリコン窒化膜等の絶縁膜２８の厚さは加工寸
法やドライエツチングの条件に応じて最適な厚さにする
ことが望ましい。

また絶縁膜２８はシリコン酸化膜に比ベトライエツチン
グのエツチング速度が小さなタンタル酸化膜（Ｔａ２０
．）などの絶縁膜が適している。

さらにゲート電極のポリシリコン膜への不純物添加はイ
オン打ち込み法やポリシリコン膜の形成時に導入するよ
うな方法（ドープトポリシリコン）でもよい。

また、ゲート電極材料はワード線の信号遅延を低減する
ために低抵抗の配線材料を用いることが好ましい。

具体的には、タングステンやモリブデン、タンタル、チ
タン等の低抵抗の高融点金属とシリコンの化合物（シリ
サイド；　ＷＳ　ｉｚ、　Ｍ　ｏ　Ｓ　１ｚｔＴｉ　Ｓ
　ｉ、、　Ｔａ　Ｓ　ｉｚ）とポリシリコン膜との複合
膜などを用いた方が好ましい［第４図（ｂ）］。

次に厚さ２００〜４００ｎｍのシリコン酸化膜をＬＰＣ
ＶＤ法で堆積した後、異方性のドライエツチングにより
堆積したシリコン酸化膜を全面にエツチングし、ゲート
電極１３ａ〜１３ｄの側壁にスペーサとなる絶縁膜（ス
ペーサ絶縁膜）２７を形成する。

続いて厚さ約１１００ｎのシリコン酸化膜２９をＬＰＣ
ＶＤ法により堆積し、断面図には表われていないが、上
記シリコン酸化膜２９に接続孔［第１図（ａ）の１４　
ａ　〜１４　ｃ　］をホトリソグラフィとドライエツチ
ングにより開口する。

続いて厚さ約１１００ｎの第２層目のポリシリコン膜を
堆積し、このポリシリコン膜の不純物濃度が１０１９〜
１０２１ｃ＋＋−”になるように例えばヒ素などのイオ
ン打ち込み法でｎ型不純物を導入する。

その後、ホトリソグラフィとドライエツチングにより接
地配線１５ｃとコンタクトパッド１５ａ。

１５ｂの形状にパターンニングする。

なお、この接地配線１５ｃの形状はコンタクトパッド１
５ａ、１５ｂから０．１〜０．４μｍの間隔に隔てられ
るように、しかもポリシリコンＰＭＯＳトランジスタの
ゲート電極１８ａ、１８ｂの接続孔［第１図（ａ）の１
６ａ、１６ｂ、１７ａ。

１７ｂ］からも同様に０．１〜０．４μｍの間隔に隔て
られるように開口部が設けである。

ここで、上記イオン打ち込みの際にはポリシリコン膜上
に薄いシリコン酸化膜が形成されていることが好ましい
。

また、ポリシリコン膜の厚さによってイオン打ち込み量
やエネルギーは最適の値にすることが望ましい。

また、不純物元素の導入方法はポリシリコン膜の形成時
に導入するような方法（ドープトポリシリコン）のほう
が好ましい。

さらに、本実施例では接地配線の材料にポリシリコンを
用いているが、タングステンやモリブデン、チタンタン
タルなどの高融点金属とシリコンの化合物（シリサイド
：　ＷＳ　１２１　Ｍｏ　Ｓ　ｘｔ＋ＴｉＳｉ２．Ｔａ
５ｉ２）とポリシリコン膜との複合膜（ポリサイド膜）
などを用いた方が配線抵抗が小さくなり好ましい［第４
図（ｃ）］。

次に、ＬＰＣＶＤ法によりシリコン窒化膜３０を約２０
ｎｍの厚さに堆積し、断面図には表われていないが、高
濃度ｎ型不純物領域１２ｄ上のシリコン酸化膜２９、シ
リコン窒化膜３０上に接続孔［第１図（ａ）の１６ｂ］
を開口する。

この際、ゲート電極１３ｃ、１３ｄの側壁にはスペーサ
絶縁膜２７、上部には絶縁膜２８があるため、ドライエ
ツチングの条件を適切にすることによりゲート電極１３
ｃ、１３ｄは接続孔１６ｂに対して自己整合的に絶縁で
きる。

次に、ホトリソグラフィとドライエツチング法によりゲ
ート電極１３ｂ上の絶縁膜２８およびシリコン２９、シ
リコン窒化膜３０上に接続孔［第１図（ａ）の１７ａ］
を開口する。

ＬＰＧＶＤを用いて厚さ約５０ｎｍの第３層目のポリシ
リコン膜１８ｂを堆積した後に、例えば８０ｋｅＶ、５
Ｘ１０”ｃｎ〜２のヒ素のイオン打ち込みにより該第３
層目のポリシリコン膜１８ｂにｎ型不純物を添加し、所
定のアニール工程により活性化した後所望の形状に加工
する［第４図（ｄ）］。

さらに、シリコン酸化膜等の絶縁膜３１をＬＰＣＶＤ法
により５〜５０ｎｍの厚さに堆積し、８５０〜９００℃
１０分程度のアニールを窒素雰囲気中で行い、ポリシリ
コンＰＭＯＳトランジスタのゲート絶縁膜３１を形成す
る。

なお、ポリシリコンＰＭＯＳトランジスタの駆動能力を
向上するためにはシリコン窒化膜（Ｓｉ□Ｎ４）やオキ
シナイトライド（Ｓｉ○Ｎ）。

シリコン窒化膜とシリコン酸化膜の二層膜等の実効的に
ＳｉＣ２の厚さを薄くできるＳｉＣ２より誘電率の高い
絶縁膜を用いると良い。

引き続き、絶縁膜３１に第１図（ｂ）に示されている接
続孔１９ａ、１９ｂをホトリソグラフィとドライエツチ
ングにより開口する。

その後、ＬＰＣＶＤ法により１０〜５０ｎｍの第４層目
のポリシリコン膜２０ａ、２０ｄ、２０ｅを堆積する。

続いて第４層目のポリシリコン膜をホトリソグラフィと
ドライエツチングにより所望の形状に加工し、上記ポリ
シリコン膜２０ａ、２０ｄ、２０ｅ上に、例えば厚さ５
ｎｒｎのシリコン酸化膜をＬＰＣＶＤ法により形成する
。

その後にイオン打ち込み用のホトマスクを用いてポリシ
リコ２２開ＯＳトランジスタのソース領域２０ｅ、ドレ
イン領域２０ａを形成する。

ソース、ドレイン形成するためのイオン打ち込み条件は
例えばエネルギー２５ｋｅＶ、打ち込み量１０”〜１０
１Ｓａｎ−”のＢＦ２イオンなどが適当である［第４図
（ｄ）コ。

なお、第４図（ｄ）の断面図には同一のポリシリコ２２
開ＯＳトランジスタのソース領域とドレイン領域は表れ
ておらず、一方のポリシリコ２２開ＯＳトランジスタの
ソース領域２０ｅと他方のポリシリコ２２開ＯＳトラン
ジスタのドレイン領域が２０ａが表れている。

次に、例えば厚さ１１００ｎのシリコン酸化膜と厚さ３
００ｎｍのボロンリンガラスなどの酸化膜との複合化さ
れたシリコン酸化膜３２を堆積し、所定のアニールを施
し該ボロンリンガラスをフローさせてメモリセル内の段
差を緩和する。

その後、接続孔２１ｂを開口し、スパッタリングにより
アルミニウム電極を約０．９μｍの厚さに堆積し、ホト
マスクを用いてアルミニウム電極２２ｂのパターンにド
ライエツチングする。

なお、電極材料に関してはタングステン等の段差被覆性
の良好な材料を用いると良い。

その場合信号遅延が問題となるデータ線などは、第２層
目の電極として形成したアルミニウム電極を用いること
が望ましい。

本実施例によれば、メモリセルの基準電圧用配線の面積
をメモリセル面積の増加なしに広くすることができるた
め、ポリシリコ２２開ＯＳトランジスタのゲート電極と
の間に寄生的に形成される寄生容量を増加することがで
きる。

これにより、チップにα線が入射された時に生じる情報
の反転現象、いわゆるα線ソフトエラーに強いメモリセ
ルとすることができる。

さらに、メモリ°を構成しているＰＭＯＳトランジスタ
とＮＭｏ５トランジスタは互いに接地配線でシールドさ
れているため、メモリセルの雑音耐性が向上し、低電圧
でも動作するＳＲＡＭを提供することができる。

実施例２゜ 本実施例は実施例１におけるＳＲＡＭセルで、第２層目
の導電膜をパターニングする際に位相シフト層を有する
ホトマスクを用いて微小な隙間を形成し、接地配線とコ
ンタクトパッドの分離に要する面積を低減する方法に関
するものである。

第５図（ａ）、（ｂ）、（ｃ）および第６図（ａ）。

（ｂ）は本実施例による位相シフトマスクと微小な隙間
を形成する原理を示したものであり、第５図（ａ）は位
相シフトマスクの断面図と透過光の様子、同図（ｂ）は
シリコンウェハ上の位相情報を含む透過光の振幅であり
、同図（ｃ）はホトレジストの断面形状である。

また、第６図（ａ）は位相シフトマスクの平面図であり
、同図（ｂ）はホトレジストの平面形状である。

第５図（ａ）に示すように、ホトマスクを構成するガラ
ス基板３３上には透過光の位相を１８０゜反転せしめる
位相シフタ層３４が複数箇所配置されている。

ホトレジストを感光せしめる投影光３５は該シフタ層の
存在する部分と存在しない部分のいずれの部分も通過す
る。

従って、シフタ層３４が存在する部分を透過する投影光
３５はシフタ層３４が存在しない部分を透過する投影光
に比べ光の位相が１８０°シフトする。

なお、該条件を満たすためにはシフタ層の膜厚をｄ、投
影光の波長をλ、屈折率をｎとした場合に（１）式を満
たすようなシフタ層の膜厚ｄが選ばれる。

ｄ＝λ／２（ｎ−１）　　　　　　　　　　　・・・（
１）さらに、上記条件のもとでは第５図（ｂ）に示すよ
うに、位相シフタ層３４の端部で透過光の位相反転の遷
移領域になるため透過する投影光の光強度は完全にゼロ
になる。

従って、同図（Ｃ）に示されるようにパターン転写した
ホトレジスト３６がネガレジストである場合、該レジス
トには０．１〜０．４μｍの微小な隙間が形成される。

第６図（ａ）は上記ホトマスクの平面構造であり、ガラ
ス基板３３上に位相シフタ層３４が複数個島状に配置し
である。

このような、ホトマスクを用いてパターン転写したホト
レジストのパターン３６は同図（ｂ）に示すようにリン
グ状の０．１〜０．４μｍの隙間ｄが形成される。

なお、上記シフタ層の材料には回転塗布して形成するシ
リコン酸化膜などが適当である。

さらに、シフタ層の配置方法は第６図（ａ）に示したよ
うな島パターンではなく、ホールパターン、すなわち、
第６図（ａ）シフタ層３４以外の部分がシフタ層となる
パターン、でも本実施例の原理は変わらない。

本実施例によれば、第６図（ｃ）（ｄ）に示すように共
通の接地配線に接続されているメモリセルに供給される
接地電位の上昇を従来に比べきわめて低くすることがで
きるため、電源電圧が低くても安定に動作するＳＲＡＭ
セルを提供することができる。

なお、本実施例では第２層目の導電膜はポリシコン膜で
あるが、タングステンシリサイド膜やチタンシリサイド
膜などの高融点金属とシリコンの化合物（シリサイド）
やこれらのシリサイド膜とポリシリコン膜との複合膜（
ポリサイド）の方が膜自体の抵抗値が低く、より好まし
い。

実施例３゜ 本実施例は実施例１におけるＳＲＡＭセルで、第２層目
の導電膜と第３層目の導電膜を自己整合的に絶縁縁分離
する方法に関する。

第７図（ａ）〜（ｆ）は本実施例によるＳＲＡＭセルで
、とくに第１図におけるＳＲＡＭセルの断面図の第３層
目のポリシリコン膜１８ｂと高濃度ｎ型不純物領域１２
ｄの接続部の付近の各製造工程における断面図である。

以下同図を用いて本実施例について説明する。

まず、ｎ型シリコン基板２３上にｎチャネルＭＯＳトラ
ンジスタと接地配線を形成するまでの工程、すなわち第
４図（ａ）〜（ｃ）の工程は、接地配線すなわち第２層
目のポリシリコン膜のパターン形状が異なる点を除いて
実施例１と同様である。

次に、ＬＰＣＶＤ法によりシリコン窒化膜３０を堆積す
る。

シリコン窒化膜３ｏは後の工程で膜厚が減少するため３
０〜ｌｏｏｎｍの膜厚が良い［第７図（ａ）］。

次に、ホトリップラフイとドライエツチングを用いて高
濃度ｎ型不純物領域１２ｄ上のシリコン窒化膜３０およ
びシリコン酸化膜２９に同一のホトマスクを用いて接続
孔１６ｂを開口する［第７図（ｂ）］。

次に、ヒドラジンやフッ硝酸等のポリシリコンをエツチ
ングする際にシリコン酸化膜とのエツチング速度の差が
２０倍以上あるエツチング液を用いて、接続孔１６ｂの
側壁に露出した第２層目のポリシリコン膜１５ｃをサイ
ドエツチングする。

この際にシリコン基板内の高濃度ｎ型不純物領域１２上
はシリコン酸化膜２９で覆われているため、該シリコン
基板がエツチングされることはない［第７図（Ｃ）コロ 次に、シリコン酸化膜３８をＬＰＣＶＤ法により例えば
５０ｎｍの厚さに堆積し、上記サイドエツチングした部
分にシリコン酸化膜を埋め込む［第７図（ｄ）］。

さらに、反応性イオンエツチング等の異方性の強いドラ
イエ２チングを用いて上記シリコン酸化膜２９をエツチ
ングし、接続孔１６ｂの側壁にスペーサ＃＠縁膜を形成
する。

また、この際に接続孔１６ｂの底面の上記シリコン酸化
膜２９もエツチングされるような条件でエツチングする
［第７図（ｅ）］。

次に、第３層目のポリシリコン膜の形成工程［第７図（
ｆ）］以降の工程は実施例１と同様で良い。

本実施例によれば、接地配線となる第２層目ポリシリコ
ン膜とポリシリコ２２開ＯＳトランジスタのゲート電極
および交差接続の配線となる第３層目のポリシリコン膜
は自己整合的に絶縁されている。

よって、メモリセル面積の増加なしに接地配線１５ｃの
実効的な配線幅をより広くすることができ、しかもホト
マスクの合わせずれによって上記２種類の導電膜がショ
ートすることはない。

実施例４゜ 本実施例は、実施例３における接続孔の開口プロセスを
容易にすることに関するものである。

第８図（ａ）は本実施例におけるＳＲＡＭセルの断面構
造図である。

同図において、メモリセル内のすべての高濃度ｎ型不純
物領域１２ｃ、１２ｄ、１２ｅ上であって、ゲート電極
１３ｂ、１３ｃ、１３ｄらのスペーサ絶縁膜２７で囲ま
れた部分には高濃度のｎ型不純物が添加されたポリシリ
コン膜３９が選択的に埋め込まれている。

第２層目の導電膜１５ｂ、１５ｃや第３層目の導電膜１
８ｂはシリコン基板より上部で上記選択的に形成したポ
リシリコン膜３９に接続され、上記高濃度ｎ型不純物領
域１２ｃ、１２ｄ、１２ｅに接続されている。

選択的に形成するポリシリコン膜３９としてはポリシリ
コン選択成長技術を用いると良い。

また、５００ｎｍ程度のポリシリコン膜を堆積した後に
約３００ｎｍ程度エッッチバックし、ゲート電極スペー
スにポリシリコンを埋め込み、ホトリソグラフィとドラ
イエツチングにより所望の部分をトリミングしても良い
。

なお、本実施例はデータ線を第２層目の電極配線のアル
ミニウム電極に形成し、高速のＳＲＡＭが提供できるよ
うにしている。

さらに、本実施例ではＭＯＳトランジスタのソース、ド
レインに低濃度ｎ型不純物領域５ｏを設けたいわゆるＬ
　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ
）構造を用い、ＭＯＳトランジスタの長期信頼性低下を
防止している。

また、本実施例は、第８図（ｂ）に示すように。

上記選択的に形成したポリシリコン膜３９内を上記高濃
度ｎ型不純物領域１２ｃ、１２ｄ、１２ｅとし、Ｐ型ウ
ェル２４内に低濃度ｎ型不純物領域５０のみを形成した
ものでも良い。

なお、同図の実施例ではメモリセル内の転送ＭＯ８）−
ランジスタと駆動ＭＯＳトランジスタの部分だけを示し
ている。

上記のごとくソース、ドレイン領域をシリコン基板の主
面より上部に形成すればスペーサ絶縁膜２７のスペーサ
長が短くてもホットキャリア耐性の高い高集積ＳＲＡＭ
が実現できる。

また、第８図（ｂ）の実施例はメモリの周辺回路にも用
いることができることは言うまでもなく、その場合は周
辺回路のＭｏＳトランジスタのソース、ドレインを形成
するｐｎ接合の面積を低減できるため、寄生的なソース
、ドレインの接合容量が小さくなり、高速動作可能な半
導体記憶装置を提供することができる。

本実施例によれば、接続孔１６ｂによって開口する部分
の被エツチング膜において、ゲート電極段差部でエツチ
ングすべき膜厚が実効的に厚くなり導通不良を起こすと
いう不良を防止することができ、高集積ＳＲＡＭの製造
歩留まりを向上することができる。

実施例５゜ 本実施例は実施例１におけるポリシリコン２開ＯＳトラ
ンジスタの製造方法において、ゲート耐圧の劣化を防止
する構造および製造プロセスに関するものである。

第９図（ａ）、（ｂ）は本実施例によるＳＲＡＭセルで
、特に第１図におけるＳＲＡＭセルの断面図の第３層目
のポリシリコン膜１８ｂと高濃度ｎ型不純物領域１２ｄ
の接続部の付近の各製造工程における断面図である。

同図において、第３層目のポリシリコン膜１８ｂは例え
ば３００ｎｍ程度に堆積しである［第９図（ａ）］。

次に、異方性の反応性イオンエツチングを用いて、該ポ
リシリコン膜１８ｂを１１００ｎ程度の厚さまでエッッ
チバックし、接続孔１６ｂ内をポリシリコン膜１８ｂで
埋め込み平坦化する。

その後、実施例１と同様に不純物イオンを添加し、ホト
リソグラフィとドライエツチングにより所望のゲート電
極のパターンに加工する［第９図（ｂ）］。

本実施例によれば、接続孔１６ｂ上のポリシリコンＰＭ
Ｏ８）−ランジスタのチャネル部は平坦化されたゲート
電極上に形成されるため、段差部でのゲート耐圧劣化の
問題が解決できる。

実施例６゜ 本実施例は本発明によるＳＲＡＭを４メガビット以上の
記憶容量を持つＩＣカードに用いたものである。

第１０図は本実施例によるＩＣメモリカードの内部の一
部を示したものである。

同図において、ＩＣカード４３は、本発明による大容量
のＳＲＡＭチップ４４と１〜１．５ｖの電源電圧が供給
可能なメモリ情報保持用の電池４５の他、データ入出力
のためのＩ１０インターフェイス用チップ、およびその
アドレス制御のためのデコーダ用チップ、外部機器と接
続する為のコネクタ等から構成されている。情報保持用
の電池４５はリチウム電池等小型で電流容量の大きな電
池が１個搭載されており、超低消費電力ＳＲＡＭチップ
のデータを保持している。ＳＲＡＭチップは１■以下の
電源電圧でも情報保持可能であり、上記情報保持用の電
池４５は１■以下の低電圧を供給している。ＳＲＡＭチ
ップ４４は大容量であるため搭載個数は１〜２個となっ
ている。

本実施例によればＳＲＡＭチップは１〜１．５Ｖの低電
圧で動作が可能なため、１〜１．５ｖの電池で動作する
持ち運びが可能なハンディ−タイプのポータプル機器（
例えば、電子手帳等）に接続して使用することができる
。また、ＩＣカードの情報保持用の電池は１ｖ以下で良
いため、ＩＣカードの小型化、軽量化が図れる。

実施例７゜ 本実施例は実施例１におけるＳＲＡＭセルのポリ２９３
２ＰＭＯＳトランジスタのゲート電極のパターニングに
位相シフトマスクを用いたものに関する。

第１１図（、）は実施例１における第３層目のポリシリ
コン膜、すなわちＰＭＯＳトランジスタのゲート電極を
パターニングするために用いた位相シフトマスクの平面
図である。

同図において、Ｘ方向ないしはＹ方向のどちらか一方向
の隣接する遮光膜の開口部４６の間隔は実素子上で０．
１から０．２μｍ程度になるように接近して配置されて
おり、該遮光膜の開口部４６には交互に位相シフト層３
４が配置されている。

本実施例によれば、ポリ２９３２ＰＭＯＳトランジスタ
のゲート電極のように面積の広いパターンが必要な場合
に隣接パターンとは接触することなく微細な隙間が形成
できるため、ＳＲＡＭセル集積度が向上し、しかも製造
歩留まりを向上せしめることができる。

なお本実施例はポリシリコンＰＭＯ８）−ランジスタの
ゲート電極の形成に位相シフトマスクを用いた例である
が、他の隣接パターンが接近して配置されている層にも
応用することができる。

さらに、ＤＲＡＭやＥＰＲＯＭ、ＥＥＰＲＯＭ。

マスクＲＯＭバイのメモリＬＳＩにも応用できる。

第１１図（ｂ）はＰＭＯＳトランジスタのゲート電極の
パターニングに位相シフトマスクを用いる方法において
、第１１図（ａ）で述べた方法と別の方法に関するもの
である。第１１図（ｂ）では、ホトマスクの遮光膜の一
開口部４６に複数の位相シフト膜３４が形成されている
。この位相シフト膜３４の端部においては実施例２で述
べた原理に従って、透過光の光強度が、実質的にゼロと
なる。従って、ホトマスクの遮光膜の開口部４６内の位
相シフト膜３４の輪郭に沿って、ホトレジストの微小な
隙間が形成でき、メモリセルの集積密度を向上させるこ
とができる。なお、本実施例ではホトマスクの遮光膜の
間口部には複数の位相シフト膜３４が形成されているが
、位相シフト膜に複数の開口部を有する位相シフト膜を
用いても良い。

実施例８゜ 本実施例は実施例１におけるＳＲＡＭセルのゲート電極
の加工において位相シフトマスクを用いたものに関する
。

第１２図（ａ）、（ｂ）は本実施例の製造工程を示す平
面図である。

同図において、シリコン基板内に形成されたＭＯＳトラ
ンジスタのゲート電極１３は、実施例１で述べたような
通常のホトリソグラフィとドライエツチングによりまず
ラインアンドスペース状に形成される［第１２図（ａ）
］。

なおこのようなゲート電極の加工にも位相シフトマスク
を用いてもよい。

次に、実施例２に示したようなシフタ層だけで微小な隙
間４７が形成できる位相シフトマスクを用いて、隣接セ
ルのゲート電極１３を異方性のドライエツチングにより
切断し所望のゲート電極の形状に加工する［第１２図（
ｂ）］。

本実施例によれば、隣接メモリセルの間隔を縮小できる
ため、高集積なＳＲＡＭが提供できる。

実施例９゜ 本実施例は位相シフトマスクを用いた製造方法の問題点
の解決に関するものである。

第１３図は（ａ）、（ｂ）はそれぞれ位相シフトマスク
および従来構造のホトマスクであり、同図（ａ）は所望
のレジストパターンである。

同図（ａ）は、ワード線となるゲート電極のバターニン
グに用いるための位相シフトマスク４８を表している。

遮光膜の開口部４６は例えばメモリアレ一端部の周辺回
路の部分である。

同図（ａ）では、シフタ層３４がががったワード線と、
シフタ層がかからないワード線が接続されており、該接
続部では実施例２で示した原理で透過光の光強度がゼロ
になるため、シフタ層３４がかかったワード線と、シフ
タ層がががらないワード線が切れてしまう。

そこで、位相シフトマスク４８で露光した直後に続けて
第１３図（ｂ）に示したような遮光膜の開口部を有する
ホトマスク４９を用いて重ね露光する。

その結果第１３図（Ｑ）に示すようなホトレジストパタ
ーンが形成できる。

なお、本実施例はゲート電極の加工に適用した例である
が、同様の他の配線層や１位相シフトマスクを用いて製
造する他のＬＳＩにも本発明が適用できることは言うま
でもない。

本実施例によれば位相シフトマスクを用いた製造方法の
問題点を、わずかな製造工程の増加で解決することがで
き、超高集積のＳＲＡＭを提供することができる。

実施例１０゜ 本実施例は実施例１におけるＳＲＡＭセルのポリ２０３
２ＰＭＯＳトランジスタのドレイン領域に自動的に高抵
抗ドレイン領域を形成したものに関する。第１４図は本
実施例におけるポリ２０３２ＰＭＯＳトランジスタおよ
びデータ線の部分を示した平面図であり、それ以外のメ
モリセルの部分は第１図（ａ）と同様である。さらに第
１５図は第１４図のＡ−Ａ’線の断面図である。第１４
図および第１５図において、ポリシリコンＰＭＯＳトラ
ンジスタのドレイン領域１８１ａは少なくとも一部にボ
ロン等のＰ型不純物が１０１′ａｍ−３以上添加された
第３層目のポリシリコン膜に形成されており、さらに該
ポリ２０３２ＰＭＯＳトランジスタのゲート電極１８ｂ
は該ドレイン領域と同一の第３層目のポリシリコン膜に
形成されている。

また、該ポリ２０３２ＰＭＯＳトランジスタのチャネル
領域２０ｄは第４層目のポリシリコン膜に形成されてお
り、該第４層目のポリシリコン膜上記ドレイン領域１８
１ａまで延在しており、ドレイン領域１８１ａの端部に
ががるように開口された接続孔１９ａを介して第３層目
のポリシリコン膜から成るドレイン領域１８１ａに電気
的に接続されている。従って、上記ポリシリコンＰＭＯ
Ｓトランジスタのチャネル領域２０ｄには第４層目のポ
リシリコン膜から成る高抵抗ドレイン領域２０１ｄが接
続されている。

本実施例によれば、ポリシリコン２又ｏｓトランジスタ
のチャネル領域とドレイン領域の間には高抵抗ドレイン
領域２０１ｄが形成されているために、ポリシリコント
ランジスタのソース、ドレイン間に流れるリーク電流の
原因となるドレイン端での電界が緩和でき、ポリシリコ
ンＰＭＯＳトランジスタのリーク電流を低減でき、低電
力のＳＲＡＭが提供できる。さらに、本実施例によれば
、高抵抗ドレイン領域の長さはゲート電極１８ｂとドレ
イン領域２０１ｄの間隔によって決まるため、高抵抗ド
レイン領域の抵抗値をホトマスクの合わせずれの影響な
しに正確に制御することができ、ポリシリコンＰＭＯ８
トランジスタのオン電流の低下を抑えつつ、リーク電流
を低減できる。

なお、本実施例における第３層目のパターニングに際し
て位相シフトマスクを用いればより微細な高抵抗ドレイ
ン領域が形成できることは明らかである。

なお、上記高抵抗ドレイン領域２０１ｄにはチャネル部
と同一種、同量の不純物が導入されていることが好まし
い。また１反対導電型の不純物が１０１７〜１０”ｃｎ
−’程度導入されていても良い。

このようにすることによりポリシリコンＰＭＯＳトラン
ジスタのドレイン電流の低下を防止することができる。

実施例１１゜ 本実施例は、高抵抗ポリシリコンを負荷素子に用いたＳ
ＲＡＭセルの接地配線の形成方法に関する。第１６図は
本実施例によるＳＲＡＭセルの平面図を示したもので、
第２層目のポリシリコン膜に形成された高抵抗ポリシリ
コン膜９１ｃ、９１ｄの両端には低抵抗ポリシリコン膜
９１　ａ、　９　ｌ　ｂ。

９１ｅが形成されており、９１ａ、９１ｂはそれぞれメ
モリセルの記憶ノードを形成している高濃度ｎ型不純物
領域３ｃ、３ｄに接続孔８ａ、８ｂを介して接続されて
おり、反対側の低抵抗ポリシリコン膜９１ｅはメモリ内
の共通の電源線となっている。さらに、メモリセル内の
駆動用ＭＯＳ）−ランジスタＴ□、Ｔ２のソースとなる
高濃度のｎ型不純物領域３ｆ、３ｇには接続孔６ａ、６
ｂが開孔されており、共通の接地配線となる第３層目ポ
リシリコン膜７１ａが形成されている。さらに、転送用
ＭＯＳトランジスタの高濃度不純物領域３ａ、３ｂには
接続孔６ｃ、６ｄを介して第３層目ポリシリコン膜７１
ｂ、７１ｃが接続されており、コンタクトパッドを形成
している。また、上記第３層目ポリシリコン膜７１ｂ、
７１ｃには接続孔１０ａ、１０ｂが開孔されており、デ
ータ線となるアルミニウム電極１１ａ、ｌｌｂが接続さ
れている６ 本実施例によれば、コンタクトパッドとなる第３層目の
ポリシリコン膜７１ａと７１ｂは接地配線７１ａと０．
１〜０．４μｍの間隔で分離されており、高抵抗負荷型
ＳＲＡＭセルの接地配線の面積が広くなり抵抗値を小さ
くすることができる。

また、高抵抗素子は上層のアルミニウム電極とは接地配
線により静電じゃへいされており、データ線の電界の影
響を小さくすることができ、雑音に対する耐性を向上す
ることができる。

なお本実施例では第３層目の導電膜はポリシリコン膜で
あるが、タングステンシリサイド膜や、チタンシリサイ
ド膜などの高融点金属とシリコンの化合物（シリサイド
）やこれらシリサイド膜とポリシリコン膜との複合膜（
ポリサイド）の方が膜内体の低抵抗値が低くより好まし
い。

〔発明の効果〕

本発明によれば、メモリセル内の駆動ＭＯＳトランジス
タのソースへの接地電位の供給において。

メモリセルに大きな電流が流れてもメモリセルに供給す
る接地電位を安定にすることができ、低電圧動作可能な
超高集積ＳＲＡＭを有する半導体記憶装置を提供するこ
とができる。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明の第１の実施例の平面図
、第１図（Ｃ）は本発明の第１の実施例の等価回路図、
第２図（ａ）は従来技術の等価回路図、第２図（ｂ）は
従来技術の平面図、第３図（ａ）は本発明の第１の実施
例の断面図、第３図（ｂ）は本発明の第１の実施例の鳥
轍図、第４図（ａＬ　（ｂ）、（ｃ）、（ｄ）、（ｅ）
’、（ｆ）は９本発明の第１の実施例の製造工程を工程
順に示す断面図、第５図、第６図は本発明の第２の実施
例の原理を説明する図、第７図（ａ）、（ｂ）、（ｃ）
、（ｄ）。 （ｅ）、（ｆ）は本発明の第３の実施例の製造工程を工
程順に示す断面図、第８図（ａ）、（ｂ）は本発明の第
４の実施例の断面図、第９図（ａ）、（ｂ）は本発明の
第５の実施例の製造工程を工程順に示す断面図、第１０
図は本発明の第６の実施例の鳥轍図、第１１図（ａ）、
（ｂ）は本発明の第７の実施例の平面図、第１２図（ａ
）、（ｂ）は本発明の第８の実施例の平面図、第１３図
は本発明の第９の実施例の平面図、第１４図は本発明の
第１０の実施例の平面図、第１５図は本発明の第１ｏの
実施例の断面図、第１６図は本発明の第１１の実施例の
平面図である。 １．１’−・・データ線、２−・・ワード線、３ａ、３
ｂ。 ３ｃ、３ｄ、３ｅ、３ｆ、１２ａ、１２ｂ、１２ｃ。 １２ｄ、１２ｅ・・・高濃度ｎ型不純物領域、４ａ。 ４ｂ、４ｃ、６ａ、６ｂ、８ａ、８ｂ、１０ａ。 １０ｂ、１４ａ、１４ｂ、１４ｃ、１６ａ、１６ｂ。 １７ａ、１７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂ・・
・接続孔、５ａ、５ｂ、５ｃ、１３，１３ａ。 １３　ｂ　、　１３　ｃ　、　１３　ｄ−ゲート電極、
７，１５ａ。 １５ｂ、１５ｃｍ第２層目導電膜、９ａ、９ｂ。 ９ｅ・・・低抵抗ポリシリコン膜、９ｃ、９ｄ・・・高
抵抗ポリシリコン膜、ｌｌａ、ｌｌｂ、２２ａ。 ２２ｂ、４２−アルミニウム電極、１８ａ、１８ｂ・・
・ポリシリコンＰＭＯＳゲート電極並びにフリップフロ
ップ回路交差配線、２０ａ、２０ｂ・・・ポリシリコン
ＰＭＯＳドレイン領域、２０ｃ、２０ｄ・・・ポリシリ
コンＰＭＯＳチャネル領域、２０ｅ・・・ポリシリコン
ＰＭＯ８共通ソース領域、２３・・・ｎ型シリコン基板
、２４・・・ｐ型ウェル、２５・・・フィールド酸化膜
、２６・・・ゲート酸化膜、２７・・・スペーサ絶縁膜
、２８・・・絶縁膜（シリコン窒化膜）、２９．３２．
３８．４１・・・シリコン酸化膜、３１・・・ポリシリ
コンＰＭＯＳゲート絶縁膜、３３・・・ガラス基板（マ
スクプレート）、３４・・・位相シフタ層、３５・・・
投影光、３６・・・ホトレジスト、３７・・・被エツチ
ング膜、３９・・・選択的に形成したポリシリコン膜、
４０・・・タングステン電極、４３°°・ＩＣカード、
４４４−５ＲＡ、４５−ＩＶ電池、４６・・・遮光膜開
口部、４７・・・ホトマスク微小隙間。 ４８・・・位相シフトマスク、４９・・・ホトマスク、
ＶＣｃ／ 丁５２丁６　　ポ９シリコンＦＩ’１Ｏ５Ｃランジスク
９、以　　ポ））シつコンＦＲり゛づ万−Ｙ。 Ｖｃｃ　　　　−丸電瓜 り　　　　　　　　　　第　２Ｒ日めｊ）情？寵Ａ−−
−−−−−−−−−−Ａ 第　３　酊 （ν） ｃｅ） 第５０　　　　　　　第す図 ｃ′）　　　　　　　　　　　　　　　　　　　（久）
第　ｂ　口 （Ｑ’１ メモリてル番も ば） 嘔　ｑ　の （久） 第’７１！１ （幻 ３９　　　シリコン−欄ンイ（腺 （へ） ′１Ｊ（ｉ？　　困 （し） 第　９　図 （へ） （い ２２　　シリコン占晩イヒ片更 スフ０図 ４３　　ＩＣカーに゛ ４４　５ＲＡＩ’１ ４５　１１：ｌ；隻 １　ビ・１ト Ｙ　Ｉ２　　図 １セｌし １″′ＩＬ／　　　　　　　　　　　　４７　　第４マ
ス７程ｒａ−９東部％　　＋３　図 茶　１４ｍ Ａぐりンリ」ンバ失ノ 某　ＩＳ　　個

Claims (1)

1. 【特許請求の範囲】 １、ワード線と、該ワード線と交叉する複数のデータ線
   と、該ワード線とデータ線との交叉する部分に設けられ
   た複数のメモリセルとを有する半導体記憶装置において
   、 上記メモリセルは、１対の第１導電型の駆動用絶縁ゲー
   ト形電界効果トランジスタと、上記駆動用絶縁ゲート形
   電界効果トランジスタの導電型と異なる第２導電型の負
   荷用絶縁ゲート形電界効果トランジスタと、２個の転送
   用絶縁ゲート形電界効果トランジスタとを有し、 上記１対の第１導電型の駆動用絶縁ゲート形電界効果ト
   ランジスタのゲート電極をそれぞれ他方のドレイン領域
   と相互に交差接続し、上記駆動用絶縁ゲート形電界効果
   トランジスタと、上記負荷用絶縁ゲート形電界効果トラ
   ンジスタとで相補型インバーター回路を構成することに
   よりフリップフロップ回路を構成し、 該フリップフロップ回路の交差接続部にそれぞれ上記２
   個の転送用絶縁ゲート形電界効果トランジスタを接続し
   てなり、 上記駆動用絶縁ゲート形電界効果トランジスタのソース
   を接地電位に固定する導電膜が半導体基板の主表面より
   上部に、上記ワード線とデータ線の両方の方向に連続し
   て形成されており、かつ、 上記導電膜は上記駆動用絶縁ゲート形電界効果トランジ
   スタと上記負荷用絶縁ゲート形電界効果トランジスタと
   の間に設けられてなることを特徴とする半導体装置。 ２、上記導電膜には複数個の開口部が設けられ、かつ、 上記導電膜は少なくとも上記駆動用絶縁ゲート形電界効
   果トランジスタのゲート電極と上記負荷用絶縁ゲート形
   電界効果トランジスタのゲート電極との間に設けられて
   なることを特徴とする特許請求の範囲第１項記載の半導
   体装置。 ３、上記導電膜は、同一平面内においては他の導電膜と
   ０．１〜０．４μｍの範囲内で一定の距離を隔てて配置
   されていることを特徴とする特許請求の範囲第１項又は
   第２項記載の半導体装置。 ４、上記負荷用絶縁ゲート型電界効果トランジスタのチ
   ャネルは、多結晶シリコン膜中に形成されることを特徴
   とする特許請求の範囲第１項乃至第３項の何れかに記載
   の半導体装置。 ５、上記導電膜は、上記データ線がメモリセル内で接続
   される導電膜であるコンタクトパッドと同一の層に形成
   されていることを特徴とする特許請求の範囲第１項乃至
   第４項の何れかに記載の半導体装置。 ６、上記コンタクトパッドとなる導電膜と、上記駆動用
   絶縁ゲート型電界効果トランジスタのソースを接地電位
   に固定する導電膜とは０．１〜０．４μｍの範囲内で一
   定の距離を隔てて配置されていることを特徴とする特許
   請求の範囲第５項記載の半導体装置。 ７、上記負荷用絶縁ゲート型電界効果トランジスタのゲ
   ート絶縁膜に、オキシナイトライドを用いたことを特徴
   とする特許請求の範囲第１項乃至第６項の何れかに記載
   の半導体装置。 ８、上記駆動用駆動用ゲート型電界効果トランジスタ、
   および転送用絶縁ゲート型電界効果トランジスタのソー
   ス、ドレイン領域となる高濃度ｎ型不純物領域上には第
   １導電型の不純物イオンが添加されたポリシリコンが選
   択的に形成されていることを特徴とする特許請求の範囲
   第１項乃至第７項の何れかに記載の半導体装置。 ９、上記負荷用絶縁ゲート型電界効果トランジスタのゲ
   ート電極と半導体基板上との接続部において、接続部の
   ゲート電極表面は実質的に平坦になっていることを特徴
   とする特許請求の範囲第１項乃至第８項の何れかに記載
   の半導体装置。 １０、上記第一導電型の絶縁ゲート型電界効果トランジ
   スタのソースまたはドレインとなる高濃度不純物領域が
   半導体基板の主面より上部に形成されていることを特徴
   とする特許請求の範囲第１項乃至第８項の何れかに記載
   の半導体装置。 １１、上記第２導電型の絶縁ゲート型電界効果トランジ
   スタのドレイン領域は、該絶縁ゲート型電界効果トラン
   ジスタのゲート電極と同一層内に形成されており、該絶
   縁ゲート型電界効果トランジスタのチャネル領域となる
   多結晶シリコン膜は上記ドレイン領域に電気的に接続さ
   れており、上記ドレイン領域とゲート電極との間の該多
   結晶シリコン膜は高抵抗ドレイン領域となっていること
   を特徴とする特許請求の範囲第１項乃至第１０項のいず
   れかに記載の半導体記憶装置。 １２、基板上に設けられた第１の導体層と、該第１の導
   体層上に上記第１の導体層と電気的に絶縁して設けられ
   た第２の導体層とを有し、上記第１の導体層の一部を上
   記第２の導体層のコンタクトパッドとして用いる半導体
   装置の製造方法において、 上記第１の導体層の一部を上記第２の導体層のコンタク
   トパッドとして分難するための露光を行なうホトマスク
   は、上記コンタクトパッドに対応する部分、又は、上記
   コンタクトパッド以外に対応する部分に位相シフト膜を
   有することを特徴とする半導体装置の製造方法。 １３、１回のホトリソグラフィ工程において、位相シフ
   ト膜を有するマスクによる露光と、少なくとも１枚以上
   の他のホトマクスの露光とを組み合わせて行うことを特
   徴とする特許請求の範囲第１２項記載の半導体装置の製
   造方法。 １４、上記半導体装置は１対の第１導電型の駆動用絶縁
   ゲート型電界効果トランジスタと、２個の転送用絶縁ゲ
   ート型電界効果トランジスタとを有し、上記駆動用絶縁
   ゲート型電界効果トランジスタおよび転送用絶縁ゲート
   型電界効果トランジスタのゲート電極の加工に位相シフ
   トマスクを用いたことを特徴とする特許請求の範囲第１
   ２項又は第１３項記載の半導体装置の製造方法。 １５、上記半導体装置は負荷用絶縁ゲート型電界効果ト
   ランジスタを有し、上記負荷用絶縁ゲート型電界効果ト
   ランジスタのゲート電極は、上記第１の導体層より上層
   に位置し、該第１の導体層とは自己整合的に絶縁分離さ
   れていることを特徴とする範囲第１２項乃至第１４項の
   何れかに記載の半導体装置の製造方法。 １６、上記１対の第１導電型の駆動用絶縁ゲート形電界
   効果トランジスタはフリップフロップ回路を構成し、該
   フリップフロップ回路の交差接続部にそれぞれ多結晶シ
   リコン膜から成る高抵抗素子が接続されていることを特
   徴とする特許請求の範囲第１２項乃至第１４項の何れか
   に記載の半導体装置の製造方法。 １７、上記負荷用絶縁ゲート型電界効果トランジスタの
   ゲート電極の加工に位相シフトマスクを用いたことを特
   徴とする特許請求の範囲第１５項記載の半導体装置の製
   造方法。 １８、上記負荷用絶縁ゲート型電界効果トランジスタの
   ゲート電極の加工に、遮光膜の一開口部内に複数個の位
   相シフト層ないしは複数の開口部を有する位相シフト膜
   が配置された位相シフトマスクを用いたことを特徴とす
   る特許請求の範囲第１４項乃至第１７項の何れかに記載
   の半導体装置の製造方法。