JPH06104459A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06104459A JPH06104459A JP27667792A JP27667792A JPH06104459A JP H06104459 A JPH06104459 A JP H06104459A JP 27667792 A JP27667792 A JP 27667792A JP 27667792 A JP27667792 A JP 27667792A JP H06104459 A JPH06104459 A JP H06104459A
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Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＰＮ接合分離領域内にダイオードを形成する
際に、寄生トランジスタが生じないようにモノリシック
ＩＣを構成する。 【構成】 Ｐ形半導体基体１１とＰ形領域１４とＰ+ 形
領域で囲まれたＰＮ接合分離の島状領域を設ける。この
島状領域の中にＮ++形領域２３とＮ- 形領域１６とから
成るＮ形カソード領域を設ける。このカソード領域を囲
むようにＰ形領域１５とＰ+ 形領域２０とからなるＰ形
のアノード領域を設ける。アノード領域を囲むようにＮ
+ 形領域１３とＮ+ 形領域１８とを設ける。Ｎ++形領域
２３にカソード電極３６を接続する。Ｐ+ 形領域２０と
Ｎ+ 形領域１８をアノード電極３５に接続する。
際に、寄生トランジスタが生じないようにモノリシック
ＩＣを構成する。 【構成】 Ｐ形半導体基体１１とＰ形領域１４とＰ+ 形
領域で囲まれたＰＮ接合分離の島状領域を設ける。この
島状領域の中にＮ++形領域２３とＮ- 形領域１６とから
成るＮ形カソード領域を設ける。このカソード領域を囲
むようにＰ形領域１５とＰ+ 形領域２０とからなるＰ形
のアノード領域を設ける。アノード領域を囲むようにＮ
+ 形領域１３とＮ+ 形領域１８とを設ける。Ｎ++形領域
２３にカソード電極３６を接続する。Ｐ+ 形領域２０と
Ｎ+ 形領域１８をアノード電極３５に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＮ接合分離された領
域に寄生トランジスタ動作が抑制されてＰＮ接合ダイオ
ードが形成された半導体装置に関する。
域に寄生トランジスタ動作が抑制されてＰＮ接合ダイオ
ードが形成された半導体装置に関する。
【０００２】
【従来の技術】集積回路の素子間を分離する手段として
ＰＮ接合分離法が公知である。図１１はこのＰＮ接合分
離を利用したモノリシックＩＣチップを示す。ここでは
出発母材としてのＰ形半導体領域１とこの上にエピタキ
シャル成長によって形成されたＮ- 形半導体領域２とか
ら成る半導体基板を備え、素子形成領域となるＮ- 形半
導体領域２がＰ形の拡散分離領域３によって多数の領域
に区画されている。図１１では、この１つの素子形成領
域にＮ+ 形領域４をエミッタ、Ｐ形領域５をベース、Ｎ
+ 形領域６及びＮ- 形領域２をコレクタとするＮＰＮト
ランジスタ構造が構成されている。ここでＮ+ 形領域６
は電極７に隣接されており、Ｎ+ 形領域４及びＰ形領域
５は共通の電極８に隣接している。この結果、図１１の
ＮＰＮトランジスタはベース・エミッタ間短絡のコレク
タ・ベース間ＰＮ接合ダイオードとして動作する。
ＰＮ接合分離法が公知である。図１１はこのＰＮ接合分
離を利用したモノリシックＩＣチップを示す。ここでは
出発母材としてのＰ形半導体領域１とこの上にエピタキ
シャル成長によって形成されたＮ- 形半導体領域２とか
ら成る半導体基板を備え、素子形成領域となるＮ- 形半
導体領域２がＰ形の拡散分離領域３によって多数の領域
に区画されている。図１１では、この１つの素子形成領
域にＮ+ 形領域４をエミッタ、Ｐ形領域５をベース、Ｎ
+ 形領域６及びＮ- 形領域２をコレクタとするＮＰＮト
ランジスタ構造が構成されている。ここでＮ+ 形領域６
は電極７に隣接されており、Ｎ+ 形領域４及びＰ形領域
５は共通の電極８に隣接している。この結果、図１１の
ＮＰＮトランジスタはベース・エミッタ間短絡のコレク
タ・ベース間ＰＮ接合ダイオードとして動作する。
【０００３】
【発明が解決しようとする課題】ところで、図１１に示
す素子構造ではＰ形半導体領域５をエミッタとし、Ｎ+
形領域６、Ｎ- 形領域２をベースとし、Ｐ+ 形領域３及
びＰ形領域１をコレクタとするＰＮＰトランジスタ構造
が素子の縦方向と横方向に寄生的に形成される。このた
め、電極８と電極７との間に電極８側の電位を大きくす
る電圧を印加してＰＮ接合ダイオードを順方向動作させ
ると、上記の寄生のＰＮＰトランジスタもｈfeが０．１
以上のトランジスタとして動作し、電極９にコレクタ電
流が流れこれが漏れ電流となる。この漏れ電流は、電極
９と電極７及び８との電位差が大きい場合に、大きな電
力損失を生じさせることになり、問題となる。
す素子構造ではＰ形半導体領域５をエミッタとし、Ｎ+
形領域６、Ｎ- 形領域２をベースとし、Ｐ+ 形領域３及
びＰ形領域１をコレクタとするＰＮＰトランジスタ構造
が素子の縦方向と横方向に寄生的に形成される。このた
め、電極８と電極７との間に電極８側の電位を大きくす
る電圧を印加してＰＮ接合ダイオードを順方向動作させ
ると、上記の寄生のＰＮＰトランジスタもｈfeが０．１
以上のトランジスタとして動作し、電極９にコレクタ電
流が流れこれが漏れ電流となる。この漏れ電流は、電極
９と電極７及び８との電位差が大きい場合に、大きな電
力損失を生じさせることになり、問題となる。
【０００４】そこで、本発明はこのような寄生トランジ
スタが形成されないＰＮ接合ダイオード構造を提供する
ことを目的とする。
スタが形成されないＰＮ接合ダイオード構造を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、実施例を示す図１０の符号を参照して説明
すると、第１の導電形の第１の半導体領域１１、１４、
１９によって島状にＰＮ接合分離された素子形成領域内
に、一方の主面が基板上面に露出した第２の導電形の第
２の半導体領域１６、２３と、この第２の半導体領域１
６、２３をその一方の主面を除いて包囲し且つ基板上面
に露出する部分を有する第１の導電形の第３の半導体領
域１５、２０と、この第３の半導体領域１５、２０をそ
の一方の主面を除いて包囲し且つ基板上面に露出する部
分を有する第２の導電形の第４の半導体領域１３、１８
とを備え、前記第２の半導体領域１６、２３の一方の主
面に接続された第１の電極３６と、前記第３及び第４の
半導体領域１５、２０、１３、１８の一方の主面に接続
された第２の電極３５とが設けられている半導体装置に
係わるものである。なお、本発明と実施例との対応関係
を説明すると、第１の半導体領域はＰ形半導体基体１１
とＰ形領域１４とＰ+ 形領域１９であり、第２の半導体
領域はＮ-形領域１６とＮ++形領域２３であり、第３の
半導体領域はＰ形領域１５とＰ+ 形領域２０であり、第
４の半導体領域はＮ+ 形領域１３とＮ+ 形領域１８とで
あり、第１の電極はカソード電極３６であり、第２の電
極はアノード電極３５である。
の本発明は、実施例を示す図１０の符号を参照して説明
すると、第１の導電形の第１の半導体領域１１、１４、
１９によって島状にＰＮ接合分離された素子形成領域内
に、一方の主面が基板上面に露出した第２の導電形の第
２の半導体領域１６、２３と、この第２の半導体領域１
６、２３をその一方の主面を除いて包囲し且つ基板上面
に露出する部分を有する第１の導電形の第３の半導体領
域１５、２０と、この第３の半導体領域１５、２０をそ
の一方の主面を除いて包囲し且つ基板上面に露出する部
分を有する第２の導電形の第４の半導体領域１３、１８
とを備え、前記第２の半導体領域１６、２３の一方の主
面に接続された第１の電極３６と、前記第３及び第４の
半導体領域１５、２０、１３、１８の一方の主面に接続
された第２の電極３５とが設けられている半導体装置に
係わるものである。なお、本発明と実施例との対応関係
を説明すると、第１の半導体領域はＰ形半導体基体１１
とＰ形領域１４とＰ+ 形領域１９であり、第２の半導体
領域はＮ-形領域１６とＮ++形領域２３であり、第３の
半導体領域はＰ形領域１５とＰ+ 形領域２０であり、第
４の半導体領域はＮ+ 形領域１３とＮ+ 形領域１８とで
あり、第１の電極はカソード電極３６であり、第２の電
極はアノード電極３５である。
【０００６】
【作用及び効果】本願発明によれば、第２の半導体領域
２３と第３の半導体領域１５、２０との間にＰＮ接合が
形成され、両半導体領域によってＰＮ接合ダイオードが
構成される。ここで、第３の半導体領域１５、２０はこ
れと共に第２の電極３５に接続された反対導電形の第４
の半導体領域１３、１８に包囲されている。このため、
第２の半導体領域２３又は第３の半導体領域１５、２０
と第１の半導体領域１１、１４、１９との間に漏れ電流
が流れることが抑制される。即ち、ＰＮ接合分離された
領域にダイオードを形成したにも拘らず寄生トランジス
タによる漏れ電流を防ぐことができる。
２３と第３の半導体領域１５、２０との間にＰＮ接合が
形成され、両半導体領域によってＰＮ接合ダイオードが
構成される。ここで、第３の半導体領域１５、２０はこ
れと共に第２の電極３５に接続された反対導電形の第４
の半導体領域１３、１８に包囲されている。このため、
第２の半導体領域２３又は第３の半導体領域１５、２０
と第１の半導体領域１１、１４、１９との間に漏れ電流
が流れることが抑制される。即ち、ＰＮ接合分離された
領域にダイオードを形成したにも拘らず寄生トランジス
タによる漏れ電流を防ぐことができる。
【０００７】
【実施例】次に図１〜図１０を参照して本発明の一実施
例に係わるモノリシックＩＣ及びその製造工程を説明す
る。本実施例のモノリシックＩＣを製作する際には、ま
ず、出発母材として図１に示すシリコンから成るＰ形半
導体基体１１を用意する。基体１１は後にトランジスタ
素子が形成される領域（以下、第１の素子形成領域と称
す）１１ａと後にダイオード素子が形成される領域（以
下、第２の素子形成領域と称す）１１ｂとを有してい
る。実際のモノリシックＩＣは、これ等仮想の領域１１
ａ、１１ｂが平面的相互に離間して島状に多数個配置さ
れた構造となっているが、本実施例では本発明の本質に
係わる領域についてのみ図示し、説明する。
例に係わるモノリシックＩＣ及びその製造工程を説明す
る。本実施例のモノリシックＩＣを製作する際には、ま
ず、出発母材として図１に示すシリコンから成るＰ形半
導体基体１１を用意する。基体１１は後にトランジスタ
素子が形成される領域（以下、第１の素子形成領域と称
す）１１ａと後にダイオード素子が形成される領域（以
下、第２の素子形成領域と称す）１１ｂとを有してい
る。実際のモノリシックＩＣは、これ等仮想の領域１１
ａ、１１ｂが平面的相互に離間して島状に多数個配置さ
れた構造となっているが、本実施例では本発明の本質に
係わる領域についてのみ図示し、説明する。
【０００８】次に、図１の基体１１にその一方の主面か
らＮ形の不純物を導入し、領域１１ａと１１ｂにそれぞ
れＮ+ 形領域１２及び１３を形成する。なお、領域１
２、１３を形成する際に、基体１１の一方の主面には酸
化膜が形成されるが、本実施例ではその図示を省略して
いる。以下の工程でも同様に酸化膜の図示は省略してい
る。
らＮ形の不純物を導入し、領域１１ａと１１ｂにそれぞ
れＮ+ 形領域１２及び１３を形成する。なお、領域１
２、１３を形成する際に、基体１１の一方の主面には酸
化膜が形成されるが、本実施例ではその図示を省略して
いる。以下の工程でも同様に酸化膜の図示は省略してい
る。
【０００９】次に、図３に示すように基体１１の一方の
主面からＰ形の不純物を導入して、隣り合う素子形成領
域１１ａ、１１ｂの間及びＮ+ 形領域１３にそれぞれＰ
形領域１４及び１５を選択的に形成する。なお、Ｎ+ 形
領域１３は不純物濃度が高いので、Ｐ形不純物が選択的
に拡散された領域１５は実際にはＮ形領域もしくはＮ-
形領域と呼べる状態になっているとも考えられるが、本
実施例では説明の便宜上Ｐ形領域とする。
主面からＰ形の不純物を導入して、隣り合う素子形成領
域１１ａ、１１ｂの間及びＮ+ 形領域１３にそれぞれＰ
形領域１４及び１５を選択的に形成する。なお、Ｎ+ 形
領域１３は不純物濃度が高いので、Ｐ形不純物が選択的
に拡散された領域１５は実際にはＮ形領域もしくはＮ-
形領域と呼べる状態になっているとも考えられるが、本
実施例では説明の便宜上Ｐ形領域とする。
【００１０】次に、基体１１の上に図４に示すようにＮ
- 形領域１６をエピタキシャル成長で形成する。このＮ
- 形領域１６が形成されるとき、図４に示すように２つ
のＮ+ 形領域１２、１３と、２つのＰ形領域１４、１５
の不純物がＮ- 形領域１６側にも拡散し、これ等の領域
が拡がる。
- 形領域１６をエピタキシャル成長で形成する。このＮ
- 形領域１６が形成されるとき、図４に示すように２つ
のＮ+ 形領域１２、１３と、２つのＰ形領域１４、１５
の不純物がＮ- 形領域１６側にも拡散し、これ等の領域
が拡がる。
【００１１】次に、図５に示すように、エピタキシャル
層形成後の半導体基板の一方の主面からＮ形の不純物を
選択的に導入し、Ｎ+ 形領域１２及びＮ+ 形領域１３に
連続するＮ+ 形領域１７及び１８を形成する。Ｎ+ 形領
域１８はＮ- 形領域１６を囲むように平面環状形状に形
成されている。
層形成後の半導体基板の一方の主面からＮ形の不純物を
選択的に導入し、Ｎ+ 形領域１２及びＮ+ 形領域１３に
連続するＮ+ 形領域１７及び１８を形成する。Ｎ+ 形領
域１８はＮ- 形領域１６を囲むように平面環状形状に形
成されている。
【００１２】次に、図６に示すように、基板の一方の主
面からＰ形の不純物を選択的に導入して、Ｐ形領域１４
に連続するＰ+ 形領域１９と、Ｐ形領域１５に連続する
Ｐ+形領域２０を形成する。Ｐ形領域１４とＰ+ 形領域
１９は、隣り合う２つの素子形成領域１１ａ、１１ｂの
間に位置して両領域をＰＮ接合分離させるための領域と
して機能し、Ｐ形領域１１と連続して第１及び第２の素
子形成領域１１ａ、１１ｂを相互に島状に離間させる。
面からＰ形の不純物を選択的に導入して、Ｐ形領域１４
に連続するＰ+ 形領域１９と、Ｐ形領域１５に連続する
Ｐ+形領域２０を形成する。Ｐ形領域１４とＰ+ 形領域
１９は、隣り合う２つの素子形成領域１１ａ、１１ｂの
間に位置して両領域をＰＮ接合分離させるための領域と
して機能し、Ｐ形領域１１と連続して第１及び第２の素
子形成領域１１ａ、１１ｂを相互に島状に離間させる。
【００１３】次に、第１の素子形成領域１１ａのＮ- 形
領域１６にＰ形の不純物を選択的に導入して、図７に示
すようにＰ形領域２１を形成する。
領域１６にＰ形の不純物を選択的に導入して、図７に示
すようにＰ形領域２１を形成する。
【００１４】次に、図７に示す、基板の一方の主面にＮ
形の不純物を導入し、図８に示すように第１の素子形成
領域１１ａのＰ形領域２１にＮ++形領域２２を形成す
る。また、第２の素子形成領域１１ｂのＮ- 形領域１６
にＮ++形領域２３を形成する。
形の不純物を導入し、図８に示すように第１の素子形成
領域１１ａのＰ形領域２１にＮ++形領域２２を形成す
る。また、第２の素子形成領域１１ｂのＮ- 形領域１６
にＮ++形領域２３を形成する。
【００１５】次に、図９に示すように、上記の拡散工程
において形成されたシリコン酸化膜から成る絶縁膜２４
に６個の開口２５〜３１を形成する。第１の素子形成領
域１１ａに設けられた３つの開口２５、２６、２７から
はそれぞれＮ+ 形領域２２、Ｐ+ 形領域２１及びＮ+ 形
領域１７が露出する。また、第２の素子形成領域１１ｂ
に設けられた３つの開口２８、２９、３０からはそれぞ
れＮ+ 形領域１８、Ｐ+ 形領域２０、Ｎ++形領域２３が
露出する。また、２つの領域１１ａ、１１ｂの間に設け
られた開口３１からはＰ+ 形領域１９が露出する。
において形成されたシリコン酸化膜から成る絶縁膜２４
に６個の開口２５〜３１を形成する。第１の素子形成領
域１１ａに設けられた３つの開口２５、２６、２７から
はそれぞれＮ+ 形領域２２、Ｐ+ 形領域２１及びＮ+ 形
領域１７が露出する。また、第２の素子形成領域１１ｂ
に設けられた３つの開口２８、２９、３０からはそれぞ
れＮ+ 形領域１８、Ｐ+ 形領域２０、Ｎ++形領域２３が
露出する。また、２つの領域１１ａ、１１ｂの間に設け
られた開口３１からはＰ+ 形領域１９が露出する。
【００１６】次に、基板の上面全体にアルミニウムを真
空蒸着してから、これを所望のパターンにエッチングす
ることによって、図１０に示すように互いに電気的に離
間した６個の電極３２、３３、３４、３５、３６、３７
を形成する。以上により、モノシリックＩＣチップが完
成する。
空蒸着してから、これを所望のパターンにエッチングす
ることによって、図１０に示すように互いに電気的に離
間した６個の電極３２、３３、３４、３５、３６、３７
を形成する。以上により、モノシリックＩＣチップが完
成する。
【００１７】図１０に示すモノシリックＩＣチップで
は、第１の素子形成領域１１ａにおいてＮ+ 形領域１
２、１７及びＮ- 形領域１６をコレクタ領域、Ｐ形領域
２１をベース領域、Ｎ++形領域２２をエミッタ領域とす
るＮＰＮトランジスタが形成されており、３つの電極３
２、３３、３４がそれぞれエミッタ電極、ベース電極、
コレクタ電極として機能する。このＮＰＮトランジスタ
の構造及び動作は従来のモノシリックＩＣに形成される
トランジスタと何ら変らない。第２の素子形成領域１１
ｂにおいては、Ｎ+ 形領域１８、１３及びＮ- 形領域１
６をコレクタ領域とし、Ｐ+ 形領域２０及びＰ形領域１
５をベース領域とし、Ｎ++形領域２３及びＮ- 形領域１
６をエミッタ領域とするＮＰＮトランジスタが構成され
ている。ここで、このＮＰＮトランジスタはそのベース
・コレクタ間が電極３５によって電気的に短絡されてお
り、結果として上記ベース領域とエミッタ領域をそれぞ
れアノード領域及びカソード領域とするＰＮ接合ダイオ
ードとして動作する。したがって、電極３５及び３６は
それぞれアノード電極及びカソード電極と呼べる。
は、第１の素子形成領域１１ａにおいてＮ+ 形領域１
２、１７及びＮ- 形領域１６をコレクタ領域、Ｐ形領域
２１をベース領域、Ｎ++形領域２２をエミッタ領域とす
るＮＰＮトランジスタが形成されており、３つの電極３
２、３３、３４がそれぞれエミッタ電極、ベース電極、
コレクタ電極として機能する。このＮＰＮトランジスタ
の構造及び動作は従来のモノシリックＩＣに形成される
トランジスタと何ら変らない。第２の素子形成領域１１
ｂにおいては、Ｎ+ 形領域１８、１３及びＮ- 形領域１
６をコレクタ領域とし、Ｐ+ 形領域２０及びＰ形領域１
５をベース領域とし、Ｎ++形領域２３及びＮ- 形領域１
６をエミッタ領域とするＮＰＮトランジスタが構成され
ている。ここで、このＮＰＮトランジスタはそのベース
・コレクタ間が電極３５によって電気的に短絡されてお
り、結果として上記ベース領域とエミッタ領域をそれぞ
れアノード領域及びカソード領域とするＰＮ接合ダイオ
ードとして動作する。したがって、電極３５及び３６は
それぞれアノード電極及びカソード電極と呼べる。
【００１８】本実施例の素子構造によれば、第２の素子
形成領域１１ｂと拡散分離のＰ+ 形領域１９との間に従
来技術で説明したような寄生ＰＮＰトランジスタが形成
されない。即ち、本実施例の構造によれば、寄生トラン
ジスタのエミッタとなるＰ+形領域２０及びＰ形領域１
５と、これを島状に包囲したベースとなるＮ+ 形領域１
３、１８とが同一の電極３５に接続されて、エミッタ・
ベース間が電気的に短絡した構造になっている。したが
って、Ｐ+ 形領域２０及びＰ形領域１５と拡散分離領域
との間、更には基体１１との間にキャリアの移動が生じ
ることがなく、寄生トランジスタの動作が完全に防止さ
れている。この結果、アノード電極３５とカソード電極
３６との間にアノード電極３５側の電位を高くする電圧
を印加して、第２の素子形成領域１１ｂのＰＮ接合ダイ
オードを動作させて電極３５から３６に電流を流したと
きに、その電流の一部が電極３７に流れ込むことがな
い。このため、領域１１ｂのＰＮ接合ダイオードの導通
時に、電極３７と電極３５及び３６との間に大きな電位
差が生じる場合にあっても、電力損失を従来例に比べて
著しく低減することができる。
形成領域１１ｂと拡散分離のＰ+ 形領域１９との間に従
来技術で説明したような寄生ＰＮＰトランジスタが形成
されない。即ち、本実施例の構造によれば、寄生トラン
ジスタのエミッタとなるＰ+形領域２０及びＰ形領域１
５と、これを島状に包囲したベースとなるＮ+ 形領域１
３、１８とが同一の電極３５に接続されて、エミッタ・
ベース間が電気的に短絡した構造になっている。したが
って、Ｐ+ 形領域２０及びＰ形領域１５と拡散分離領域
との間、更には基体１１との間にキャリアの移動が生じ
ることがなく、寄生トランジスタの動作が完全に防止さ
れている。この結果、アノード電極３５とカソード電極
３６との間にアノード電極３５側の電位を高くする電圧
を印加して、第２の素子形成領域１１ｂのＰＮ接合ダイ
オードを動作させて電極３５から３６に電流を流したと
きに、その電流の一部が電極３７に流れ込むことがな
い。このため、領域１１ｂのＰＮ接合ダイオードの導通
時に、電極３７と電極３５及び３６との間に大きな電位
差が生じる場合にあっても、電力損失を従来例に比べて
著しく低減することができる。
【００１９】本実施例のモノシリックＩＣチップ構造の
利点を要約すると以下の通りである。 （１） 寄生ＰＮＰトランジスタのエミッタ・ベース間
が短絡されており、ダイオードに順方向電流を流しても
この寄生トランジスタは実質的に動作しない。このた
め、従来構造に比べてグランドへの漏れ電流が著しく小
さく、電力損失が十分に低減される。 （２） 本構造のダイオードは、ＮＰＮトランジスタの
コレクタ・ベース間短絡のエミッタ・ベース間ＰＮ接合
ダイオードとなっている。このため、導通時の電荷蓄積
総量が少なく且つ接合容量も小さく、従来構造に比べて
スイッチング特性の点で優れている。 （３） 従来の製造工程にプロセスを追加することなし
に製作できる。 （４） Ｎ- 形領域１６やＰ+ 形領域１９の不純物濃
度、トランジスタを構成する拡散領域の不純物濃度、拡
散深さ等は、モノシリックＩＣに組込まれる他の素子の
要求特性によって決定されるため、従来構造ではアノー
ド・グランド間の耐圧を向上することが困難であった。
本構造では、Ｎ+ 形領域１３の拡散深さを若干変えるこ
とでアノード・グランド間の耐圧を制御できる。この場
合、他の素子特性を変えることはほとんどない。
利点を要約すると以下の通りである。 （１） 寄生ＰＮＰトランジスタのエミッタ・ベース間
が短絡されており、ダイオードに順方向電流を流しても
この寄生トランジスタは実質的に動作しない。このた
め、従来構造に比べてグランドへの漏れ電流が著しく小
さく、電力損失が十分に低減される。 （２） 本構造のダイオードは、ＮＰＮトランジスタの
コレクタ・ベース間短絡のエミッタ・ベース間ＰＮ接合
ダイオードとなっている。このため、導通時の電荷蓄積
総量が少なく且つ接合容量も小さく、従来構造に比べて
スイッチング特性の点で優れている。 （３） 従来の製造工程にプロセスを追加することなし
に製作できる。 （４） Ｎ- 形領域１６やＰ+ 形領域１９の不純物濃
度、トランジスタを構成する拡散領域の不純物濃度、拡
散深さ等は、モノシリックＩＣに組込まれる他の素子の
要求特性によって決定されるため、従来構造ではアノー
ド・グランド間の耐圧を向上することが困難であった。
本構造では、Ｎ+ 形領域１３の拡散深さを若干変えるこ
とでアノード・グランド間の耐圧を制御できる。この場
合、他の素子特性を変えることはほとんどない。
【００２０】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 第３の半導体領域としてのＰ+ 形領域２０と第
４の半導体領域としてのＮ+ 形領域１８に個別に電極を
形成し、これ等を外部的に接続して実質的に同電位にし
てもよい。 （２） Ｎ+ 形領域１８とＰ+ 形領域２０との間のＮ-
形領域１６にも電極３５が接していてもよい。但し、ダ
イオードの順方向電圧が大きくならない点において、実
施例のようにＮ- 形領域１６上に酸化膜２４を残存させ
るのが望ましい。 （３） 図１０においてＮ+ 形領域２３を囲むＮ- 形領
域が生じないように形成することができる。また、Ｎ+
形領域１８の一方又は両方の側のＮ- 形領域１６が生じ
ないように形成することができる。
く、例えば次の変形が可能なものである。 （１） 第３の半導体領域としてのＰ+ 形領域２０と第
４の半導体領域としてのＮ+ 形領域１８に個別に電極を
形成し、これ等を外部的に接続して実質的に同電位にし
てもよい。 （２） Ｎ+ 形領域１８とＰ+ 形領域２０との間のＮ-
形領域１６にも電極３５が接していてもよい。但し、ダ
イオードの順方向電圧が大きくならない点において、実
施例のようにＮ- 形領域１６上に酸化膜２４を残存させ
るのが望ましい。 （３） 図１０においてＮ+ 形領域２３を囲むＮ- 形領
域が生じないように形成することができる。また、Ｎ+
形領域１８の一方又は両方の側のＮ- 形領域１６が生じ
ないように形成することができる。
【図１】本発明の実施例のＩＣを製造するために使用す
る半導体基体を示す断面図である。
る半導体基体を示す断面図である。
【図２】図１の基体にＮ+ 形領域を形成した状態を示す
断面図である。
断面図である。
【図３】図２の基体にＰ形領域を形成した状態を示す断
面図である。
面図である。
【図４】図３の基板上にエピタキシャル層を形成した半
導体基板を示す断面図である。
導体基板を示す断面図である。
【図５】図４の半導体基板にＮ+ 形領域を形成した状態
を示す断面図である。
を示す断面図である。
【図６】図５の半導体基板にＰ+ 形領域を形成した状態
を示す断面図である。
を示す断面図である。
【図７】図６の半導体基板にＰ形領域を形成した状態を
示す断面図である。
示す断面図である。
【図８】図７の半導体基板にＮ+ 形領域を形成した状態
を示す断面図である。
を示す断面図である。
【図９】酸化膜に開口を形成した状態を示す断面図であ
る。
る。
【図１０】電極を形成した状態を示す断面図である。
【図１１】従来のＩＣの一部を示す断面図である。
２０ Ｐ+ 形領域 ２３ Ｎ+ 形領域 ３５ アノード電極 ３６ カソード電極
Claims (1)
- 【請求項１】 第１の導電形の第１の半導体領域（１
１）（１４）（１９）によって島状にＰＮ接合分離され
た素子形成領域内に、一方の主面が基板上面に露出した
第２の導電形の第２の半導体領域（１６）（２３）と、
この第２の半導体領域（１６）（２３）をその一方の主
面を除いて包囲し且つ基板上面に露出する部分を有する
第１の導電形の第３の半導体領域（１５）（２０）と、
この第３の半導体領域（１５）（２０）をその一方の主
面を除いて包囲し且つ基板上面に露出する部分を有する
第２の導電形の第４の半導体領域（１３）（１８）とを
備え、前記第２の半導体領域（１６）（２３）の一方の
主面に接続された第１の電極（３６）と、前記第３及び
第４の半導体領域（１５）（２０）（１３）（１８）の
一方の主面に接続された第２の電極（３５）とが設けら
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27667792A JPH06104459A (ja) | 1992-09-21 | 1992-09-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27667792A JPH06104459A (ja) | 1992-09-21 | 1992-09-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104459A true JPH06104459A (ja) | 1994-04-15 |
Family
ID=17572783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27667792A Pending JPH06104459A (ja) | 1992-09-21 | 1992-09-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104459A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995019647A1 (en) * | 1994-01-12 | 1995-07-20 | Daewoo Corporation | Diode and production method thereof |
| US5798560A (en) * | 1995-10-31 | 1998-08-25 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit having a spark killer diode |
| US6590273B2 (en) | 2000-12-25 | 2003-07-08 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
| US6972476B2 (en) * | 2003-11-12 | 2005-12-06 | United Microelectronics Corp. | Diode and diode string structure |
| US7067899B2 (en) | 2003-09-29 | 2006-06-27 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit device |
| CN1309080C (zh) * | 2003-09-29 | 2007-04-04 | 三洋电机株式会社 | 半导体集成电路装置 |
| KR100800252B1 (ko) * | 2002-03-05 | 2008-02-01 | 매그나칩 반도체 유한회사 | 씨모스 공정을 이용한 다이오드 소자의 제조 방법 |
| US7381998B2 (en) | 2003-09-29 | 2008-06-03 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit device |
| CN102623511A (zh) * | 2011-01-26 | 2012-08-01 | 上海华虹Nec电子有限公司 | 功率二极管 |
-
1992
- 1992-09-21 JP JP27667792A patent/JPH06104459A/ja active Pending
Non-Patent Citations (1)
| Title |
|---|
| POWER INTEGRATED CIRCUITS:PHYSICS,DESIGN,AND APPLICATIONS=1986 * |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995019647A1 (en) * | 1994-01-12 | 1995-07-20 | Daewoo Corporation | Diode and production method thereof |
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| US7381998B2 (en) | 2003-09-29 | 2008-06-03 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit device |
| US7741694B2 (en) | 2003-09-29 | 2010-06-22 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit device |
| US6972476B2 (en) * | 2003-11-12 | 2005-12-06 | United Microelectronics Corp. | Diode and diode string structure |
| CN102623511A (zh) * | 2011-01-26 | 2012-08-01 | 上海华虹Nec电子有限公司 | 功率二极管 |
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