JPH09260972A

JPH09260972A - バイアス回路

Info

Publication number: JPH09260972A
Application number: JP8072716A
Authority: JP
Inventors: Hiroshi Kimura; 博木村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-03-27
Filing date: 1996-03-27
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】しきい値電圧Vtのばらつきに影響されること
なく、一定バイアス電流を生成することのできるバイア
ス回路を提供する。【解決手段】第１のトランジスタ１と、入力電流と出
力電流の比が２²:1であるカレントミラー回路２と、第
１のトランジスタ１と同じW/L比を持つドレインとゲー
トが接続されたトランジスタが２個縦属接続されてなる
トランジスタ列３と、第２のトランジスタ４とを備え、
第１のトランジスタ１のソースに所定の電圧が与えら
れ、第１のトランジスタ１のドレインがカレントミラー
回路２の入力に接続され、カレントミラー回路２の出力
が、トランジスタ列３のドレイン側に接続され、トラン
ジスタ列３のソース側に所定の電圧が与えられ、第２の
トランジスタ４のゲートがトランジスタ列３のドレイン
側に接続され、第２のトランジスタ４のソース側がトラ
ンジスタ列３のソース側に接続され、第２のトランジス
タ４のドレイン電流をバイアス電流とする構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、CMOS集積回路にお
いて、しきい値電圧Ｖｔのばらつきに影響されることな
く一定電流値を生成することのできるバイアス回路に関
する。

【０００２】

【従来の技術】図６に、従来用いられている基本的なバ
イアス回路の回路図を示す。PMOSトランジスタM1のソー
スは高電位側電源５に接続され、ゲートには一定電圧VB
Sが与えられている。またドレインは、ドレインとゲー
トが接続されたNMOSトランジスタM2のドレインに接続さ
れ、トランジスタM2のソースは低電位側電源６に接続さ
れている。バイアス電圧Vbは、トランジスタM1及びM2の
ドレインから取り出される。このバイアス回路により、
生成されるバイアス電流Ibは（数１）で表される。

【０００３】

【数１】

【０００４】

【発明が解決しようとする課題】（数１）からわかるよ
うに、バイアス電流Ibは、しきい値電圧Vtの関数となっ
ている。しきい値電圧Vtは、プロセス変動が非常に大き
いため、生成されるバイアス電流Ibも大きく変動するこ
とになり、消費電力や回路特性に大きな影響を与えるこ
とになる。

【０００５】本発明は、上記問題点に鑑みてなされたも
のであって、しきい値電圧Vtのばらつきに影響されるこ
となく、一定バイアス電流を生成することのできるバイ
アス回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
め、具体的に請求項１の発明が講じた解決手段は、第１
の極性の第１のトランジスタと、入力電流と出力電流の
比がn²:1である第２の極性のトランジスタにより構成さ
れたカレントミラー回路と（ｎは２以上の整数）、第１
のトランジスタと同じW/L（チャネル幅/チャネル長）比
を持つドレインとゲートが接続された第１の極性のトラ
ンジスタがｎ個縦属接続されてなるトランジスタ列と、
ドレインとゲートが接続されたｎー２個の第１の極性の
トランジスタの縦属接続のドレイン側がソースに接続さ
れた第１の極性の第２のトランジスタとを備え、第１の
トランジスタのソースに所定の電圧が与えられ、該第１
のトランジスタのドレインが上記カレントミラー回路の
入力に接続され、該カレントミラー回路の出力が、上記
トランジスタ列のドレイン側に接続され、該トランジス
タ列のソース側に所定の電圧が与えられ、上記第２のト
ランジスタのゲートが上記トランジスタ列のドレイン側
に接続され、上記第２のトランジスタのソース側が上記
トランジスタ列のソース側に接続され、上記第２のトラ
ンジスタのドレイン電流をバイアス電流とする構成とす
るものである。

【０００７】請求項１の発明の構成により、第１のトラ
ンジスタのドレイン電流がカレントミラー回路の入力電
流になっている。第１のトランジスタのドレイン電流
は、（数２）のように表される。

【０００８】

【数２】

【０００９】カレントミラー回路はn²:1の入出力電流比
を持っているので、カレントミラー回路の出力電流は、
（数３）のようになる。MOSトランジスタのゲートソー
ス間電圧Vgsは、（数１）からもわかるようにドレイン
電流により（数４）のように表せる。

【００１０】

【数３】

【００１１】

【数４】

【００１２】カレントミラー回路の出力電流はトランジ
スタ列のドレイン電流となり、トランジスタ列を構成す
るトランジスタのW/L比は第１のトランジスタのそれと
等しいので、トランジスタ列を構成する各トランジスタ
のゲートソース間電圧は、（数３）のIoutを、（数４）
のIdに代入して（数５）のように得られる。トランジス
タ列はｎ個縦属接続されているので、トランジスタ列の
両端にかかるトータルの電圧は（数６）のようになる。

【００１３】

【数５】

【００１４】

【数６】

【００１５】この電圧が、第２のトランジスタと、該第
２のトランジスタのソースに縦属接続されたn-2個のド
レインとゲートが接続されたトランジスタに加わる。第
２のトランジスタと、該第２のトランジスタのソースに
縦属接続されたn-2個のトランジスタのW/L比がすべて等
しいとすると、第２のトランジスタのゲートソース間電
圧は、（数７）のようになる。したがって、第２のトラ
ンジスタのドレイン電流は、（数８）のように表せる。

【００１６】

【数７】

【００１７】

【数８】

【００１８】（数８）より、第２のトランジスタのドレ
イン電流Id2は、しきい値電圧Vtに依存せず、第１のト
ランジスタのゲートソース間電圧Vgs1と第２のトランジ
スタのβ'のみで決まることがわかる。

【００１９】また、具体的に請求項２の発明が講じた解
決手段は、第１の極性の第１のトランジスタと、入力電
流と出力電流の比が1:1である第２の極性のトランジス
タにより構成されたカレントミラー回路と、第１のトラ
ンジスタのn²倍（ｎは２以上の整数）のW/L（チャネル
幅/チャネル長）比を持つドレインとゲートが接続され
た第１の極性のトランジスタがｎ個縦属接続されてなる
トランジスタ列と、ドレインとゲートが接続されたｎー
２個の第１の極性のトランジスタの縦属接続のドレイン
側がソースに接続された第１の極性の第２のトランジス
タとを備え、第１のトランジスタのソースに所定の電圧
が与えられ、該第１のトランジスタのドレインが上記カ
レントミラー回路の入力に接続され、該カレントミラー
回路の出力が、上記トランジスタ列のドレイン側に接続
され、該トランジスタ列のソース側に所定の電圧が与え
られ、上記第２のトランジスタのゲートが上記トランジ
スタ列のドレイン側に接続され、上記第２のトランジス
タのソース側が上記トランジスタ列のソース側に接続さ
れ、上記第２のトランジスタのドレイン電流をバイアス
電流とする構成とするものである。

【００２０】請求項２の発明の構成により、第１のトラ
ンジスタのドレイン電流がカレントミラー回路の入力電
流になっている。第１のトランジスタのドレイン電流
は、上述と同様に（数２）で表される。カレントミラー
回路は1:1の入出力電流比を持っているので、カレント
ミラー回路の出力電流は、（数９）のようになる。

【００２１】

【数９】

【００２２】カレントミラー回路の出力電流はトランジ
スタ列のドレイン電流となり、トランジスタ列を構成す
るトランジスタのW/L比は第１のトランジスタのそれのn
²倍になっているので、トランジスタ列を構成する各ト
ランジスタのゲートソース間電圧は、（数４）のβをn²
βに置き換え、（数９）のIoutをIdに代入して以下のよ
うに得られる。

【００２３】

【数１０】

【００２４】（数10）の結果は、（数５）の結果と全く
同じであることがわかる。したがって上述の（数６）か
ら（数８）までの議論と同様に、第２のトランジスタの
ドレイン電流Id2は、（数11）のように表せる。

【００２５】

【数１１】

【００２６】（数11）より、第２のトランジスタのドレ
イン電流Id2は、しきい値電圧Vtに依存せず、第１のト
ランジスタのゲートソース間電圧Vgs1と第２のトランジ
スタのβ'のみで決まることがわかる。

【００２７】具体的に請求項３の発明が講じた解決手段
は、第１の極性の第１のトランジスタと、入力電流と出
力電流の比がn:1（ｎは２以上の整数）である第２の極
性のトランジスタにより構成されたカレントミラー回路
と、第１のトランジスタのn倍のW/L（チャネル幅/チャ
ネル長）比を持つドレインとゲートが接続された第１の
極性のトランジスタがｎ個縦属接続されてなるトランジ
スタ列と、ドレインとゲートが接続されたｎー２個の第
１の極性のトランジスタの縦属接続のドレイン側がソー
スに接続された第１の極性の第２のトランジスタとを備
え、第１のトランジスタのソースに所定の電圧が与えら
れ、該第１のトランジスタのドレインが上記カレントミ
ラー回路の入力に接続され、該カレントミラー回路の出
力が、上記トランジスタ列のドレイン側に接続され、該
トランジスタ列のソース側に所定の電圧が与えられ、上
記第２のトランジスタのゲートが上記トランジスタ列の
ドレイン側に接続され、上記第２のトランジスタのソー
ス側が上記トランジスタ列のソース側に接続され、上記
第２のトランジスタのドレイン電流をバイアス電流とす
る構成とするものである。

【００２８】請求項３の発明の構成により、第１のトラ
ンジスタのドレイン電流がカレントミラー回路の入力電
流になっている。第１のトランジスタのドレイン電流
は、上述と同様に（数２）で表される。カレントミラー
回路はn:1の入出力電流比を持っているので、カレント
ミラー回路の出力電流は（数12）のようになる。

【００２９】

【数１２】

【００３０】カレントミラー回路の出力電流はトランジ
スタ列のドレイン電流となり、トランジスタ列を構成す
るトランジスタのW/L比は第１のトランジスタのそれのn
倍になっているので、トランジスタ列を構成する各トラ
ンジスタのゲートソース間電圧は、（数４）のβをnβ
に置き換え、（数12）のIoutをIdに代入して（数13）の
ように得られる。

【００３１】

【数１３】

【００３２】（数13）の結果は、（数５）の結果と全く
同じであることがわかる。したがって上述の（数６）か
ら（数８）までの議論と同様に、第２のトランジスタの
ドレイン電流Id2は、（数14）のように表せる。

【００３３】

【数１４】

【００３４】（数14）より、第２のトランジスタのドレ
イン電流Id2は、しきい値電圧Vtに依存せず、第１のト
ランジスタのゲートソース間電圧Vgs1と第２のトランジ
スタのβ'のみで決まることがわかる。

【００３５】具体的に請求項４の発明が講じた解決手段
は、請求項１、２、３記載のバイアス回路において、第
１の極性のトランジスタによる第３のトランジスタを備
え、該第３のトランジスタのソースが第１のトランジス
タのドレインに接続され、上記第３のトランジスタのド
レインが上記カレントミラー回路の入力に接続され、上
記第３のトランジスタのゲートに所定の電圧が与えられ
る構成とするものである。

【００３６】請求項４の発明の構成により、請求項１、
２、３記載のバイアス回路において、第１の極性のトラ
ンジスタによる第３のトランジスタが設けられ、該第３
のトランジスタのソースが第１のトランジスタのドレイ
ンに接続され、上記第３のトランジスタのドレインが上
記カレントミラー回路の入力に接続され、上記第３のト
ランジスタのゲートに所定の電圧が与えられている。該
所定の電圧は、第１のトランジスタのドレインソース間
電圧Vds1が、トランジスタ列を構成するトランジスタの
ゲートソース間電圧Vgsに等しくなるように設定されて
いるとする。チャネル長変調効果を考慮した場合、第１
のトランジスタのドレイン電流は（数15）のように表さ
れる。

【００３７】

【数１５】

【００３８】請求項１の発明に従うと、カレントミラー
回路の出力電流は（数16）のように表される。

【００３９】

【数１６】

【００４０】この電流がトランジスタ列のドレイン電流
になるから、トランジスタ列を構成する各トランジスタ
のゲートソース間電圧をVgsとすると、（数17）が成立
する。（数17）よりVds1＝Vgsであるならば、チャネル
長変調係数を含む項同士がキャンセルされ、（数18）が
得られる。

【００４１】

【数１７】

【００４２】

【数１８】

【００４３】（数18）は、（数５）と全く同じである。
したがって本発明によれば、チャネル長変調効果の影響
による誤差をキャンセルすることができる。

【００４４】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。

【００４５】（実施の形態１）まず、請求項１の発明に
係わる実施の形態１について説明する。ここでは、第１
の極性のトランジスタをPMOS、第２の極性のトランジス
タをNMOSとしている。また、カレントミラー回路の入力
電流と出力電流の比をn²:1（ｎは２以上の整数）とする
と、ｎ＝２に設定している。

【００４６】図１に基づいて構成を説明すると、第１の
トランジスタ１であるトランジスタM1のソースは、高電
位側電源５に接続され、ドレインはトランジスタM2,M3
で構成されたカレントミラー回路２の入力に接続され、
ゲートには所定の電圧VBSが与えられている。カレント
ミラー回路２は、入力電流と出力電流の比が2²=4:1にな
るように設計されている。第１のトランジスタと同じW/
L比を持つドレインとゲートが接続されたトランジスタM
4,M5は縦属接続され、トランジスタ列３を構成してい
る。該トランジスタ列３のドレイン側、すなわちトラン
ジスタM5のドレインは、カレントミラー回路２の出力に
接続され、トランジスタ列３のソース側、すなわちトラ
ンジスタM4のソースは、高電位側電源５に接続されてい
る。第２のトランジスタ４であるトランジスタM6のゲー
トは、トランジスタM5のドレインに接続され、トランジ
スタM6のソースは、高電位側電源５に接続されている。
また、トランジスタM6のドレインは、ゲートとドレイン
が接続されたNMOSトランジスタM7のドレインに接続さ
れ、該トランジスタM7のソースは、低電位側電源６に接
続されている。出力のバイアス電圧Vbは、トランジスタ
M7のドレインから取り出される。ｎ＝２に設定している
ので、トランジスタM6のソースには、ドレインとゲート
が接続されたPMOSトランジスタは接続されない（n-2=0
であるから）。図１において、トランジスタM1のドレイ
ン電流I1は、（数19）のように表せる。カレントミラー
回路２は、4:1の入出力電流比を持っているので、出力
電流I2は（数20）のようになる。

【００４７】

【数１９】

【００４８】

【数２０】

【００４９】トランジスタ列３を構成するトランジスタ
M4,M5のゲートソース間電圧は、これらのトランジスタM
4,M5が第１のトランジスタM1と同じW/L比、すなわち同
じβを持っていることを考慮すると、（数21）のように
表せる。トランジスタM6のゲートソース間電圧は、トラ
ンジスタM4,M5のゲートソース間電圧の和であるから
（数22）のようになる。

【００５０】

【数２１】

【００５１】

【数２２】

【００５２】したがって、生成されるバイアス電流Ibは
（数23）のようになる。

【００５３】

【数２３】

【００５４】以上より、生成されるバイアス電流Ibは、
第１のトランジスタM1のゲートソース間電圧Vgs1と、第
２のトランジスタM6のβ6のみで決まり、トランジスタ
のしきい値電圧Vtには全く依存しないことがわかる。

【００５５】（実施の形態２）図２に、請求項１の発明
に係わるｎ＝３とした時の実施の形態２を示す。この場
合、第２のトランジスタM6のソースに、ドレインとゲー
トが接続されたトランジスタM10がｎー２＝１個接続さ
れている。この実施の形態では、トランジスタ列３に流
れる電流I2は、（数24）のようになる。よって、トラン
ジスタ列３の両端にかかる電圧は、（数25）のようにな
る。

【００５６】

【数２４】

【００５７】

【数２５】

【００５８】第２のトランジスタM6のゲートソース間電
圧は、トランジスタ列３の両端にかかる電圧の半分であ
るから、生成されるバイアス電流Ibは、（数26）のよう
になる。

【００５９】

【数２６】

【００６０】以上より、バイアス電流Ibは、しきい値電
圧Vtに依存しないことがわかる。（実施の形態３）次に、図３に示す請求項２の発明に係
わる実施の形態３について説明する。ここでも、第１の
極性のトランジスタをPMOS、第２の極性のトランジスタ
をNMOSとしている。基本的な構成は実施の形態１の場合
と同じであるが、本発明では、カレントミラー回路２の
入出力電流比は1:1であり、トランジスタ列３を構成す
るトランジスタM4,M5のW/L比は、第１のトランジスタM1
のn²=４倍（ｎ＝２）になっている。したがって、（数2
7）である。よってトランジスタM4,M5のゲートソース間
電圧Vgs4,5は、（数28）のようになる。

【００６１】

【数２７】

【００６２】

【数２８】

【００６３】したがって、（数21）から（数23）までと
同様の議論により、バイアス電流Ibは（数29）のように
表せる。

【００６４】

【数２９】

【００６５】以上より、バイアス電流Ibはしきい値電圧
Vtに全く依存しないことがわかる。（実施の形態４）次に、図４に示す請求項３の発明に係
わる実施の形態４について説明する。ここでも、第１の
極性のトランジスタをPMOS、第２の極性のトランジスタ
をNMOSとしている。また、カレントミラー回路の入力電
流と出力電流の比をn:1（ｎは２以上の整数）とする
と、ｎ＝２に設定している。基本的な構成は実施の形態
１の場合と同じであるが、本発明では、カレントミラー
回路の入出力電流比は2:1であり、トランジスタ列３を
構成するトランジスタM4,M5のW/L比は、第１のトランジ
スタM1のn=2倍になっている。したがって、（数30）で
ある。よってトランジスタM4,M5のゲートソース間電圧V
gs4,5は、（数31）のようになる。

【００６６】

【数３０】

【００６７】

【数３１】

【００６８】したがって、（数21）から（数23）までと
同様の議論により、バイアス電流Ibは（数32）のように
表せる。

【００６９】

【数３２】

【００７０】以上より、バイアス電流Ibはしきい値電圧
Vtに全く依存しないことがわかる。（実施の形態５）次に、図５に示す請求項４の発明に係
わる実施の形態５について説明する。ここでは、第１の
極性のトランジスタをPMOS、第２の極性のトランジスタ
をnmosとしている。また、カレントミラー回路の入力電
流と出力電流の比をn:1（ｎは２以上の整数）とする
と、ｎ＝２に設定している。基本的な構成は、実施の形
態１の場合と同じであるが、第３のトランジスタ７が、
第１のトランジスタM1のドレインとカレントミラー回路
２の入力の間に挿入されている。また、第３のトランジ
スタ７のゲートは、トランジスタM5のゲートに接続され
ている。従って、第１のトランジスタM1のドレインソー
ス間電圧Vds1が、トランジスタM4のゲートソース間電圧
Vgs4にほぼ等しくなる。ところで、チャネル長変調効果
を考慮した場合、トランジスM1のドレイン電流は、（数
33）のように表される。したがって、電流I2は（数34）
のように表される。

【００７１】

【数３３】

【００７２】

【数３４】

【００７３】上述のようにVds1≒Vgs4=Vgs5であるの
で、λを含む項は互いにキャンセルされ、Vgs4,Vgs5は
（数35）のようになる。

【００７４】

【数３５】

【００７５】したがって、（数21）から（数23）までと
同様の議論により、バイアス電流Ibは、（数36）のよう
に表せる。

【００７６】

【数３６】

【００７７】（数36）より、バイアス電流Ibはしきい値
電圧Vtに依存しないことがわかる。なお、本実施の形態
は実施の形態１に対して第３のトランジスタ７を設けて
いるが、実施の形態２、３、４に対しても同様に第３の
トランジスタ７を設けると、チャネル長変調効果による
誤差の発生を抑制することができる。

【００７８】

【発明の効果】以上説明した様に請求項１の発明によれ
ば、第１の極性の第１のトランジスタと、入力電流と出
力電流の比がn²:1（ｎは２以上の整数）である第２の極
性のトランジスタにより構成されたカレントミラー回路
と、第１のトランジスタと同じW/L（チャネル幅/チャネ
ル長）比を持つドレインとゲートが接続された第１の極
性のトランジスタがｎ個縦属接続されてなるトランジス
タ列と、ドレインとゲートが接続されたｎー２個の第１
の極性のトランジスタの縦属接続のドレイン側がソース
に接続された第１の極性の第２のトランジスタとを備
え、第１のトランジスタのソースに所定の電圧が与えら
れ、該第１のトランジスタのドレインが上記カレントミ
ラー回路の入力に接続され、該カレントミラー回路の出
力が、上記トランジスタ列のドレイン側に接続され、該
トランジスタ列のソース側に所定の電圧が与えられ、上
記第２のトランジスタのゲートが上記トランジスタ列の
ドレイン側に接続され、上記第２のトランジスタのソー
ス側が上記トランジスタ列のソース側に接続され、上記
第２のトランジスタのドレイン電流をバイアス電流とす
る構成としているので、バイアス電流はしきい値電圧に
依存しなくなり、プロセス変動に対して安定したバイア
ス電流を生成することができる。

【００７９】また、請求項２の発明によれば、第１の極
性の第１のトランジスタと、入力電流と出力電流の比が
1:1である第２の極性のトランジスタにより構成された
カレントミラー回路と、第１のトランジスタのn²倍（ｎ
は２以上の整数）のW/L（チャネル幅/チャネル長）比を
持つドレインとゲートが接続された第１の極性のトラン
ジスタがｎ個縦属接続されてなるトランジスタ列と、ド
レインとゲートが接続されたｎー２個の第１の極性のト
ランジスタの縦属接続のドレイン側がソースに接続され
た第１の極性の第２のトランジスタとを備え、第１のト
ランジスタのソースに所定の電圧が与えられ、該第１の
トランジスタのドレインが上記カレントミラー回路の入
力に接続され、該カレントミラー回路の出力が、上記ト
ランジスタ列のドレイン側に接続され、該トランジスタ
列のソース側に所定の電圧が与えられ、上記第２のトラ
ンジスタのゲートが上記トランジスタ列のドレイン側に
接続され、上記第２のトランジスタのソース側が上記ト
ランジスタ列のソース側に接続され、上記第２のトラン
ジスタのドレイン電流をバイアス電流とする構成として
いるので、バイアス電流はしきい値電圧に依存しなくな
り、プロセス変動に対して安定したバイアス電流を生成
することができる。

【００８０】請求項３の発明によれば、第１の極性の第
１のトランジスタと、入力電流と出力電流の比がn:1
（ｎは２以上の整数）である第２の極性のトランジスタ
により構成されたカレントミラー回路と、第１のトラン
ジスタのn倍のW/L（チャネル幅/チャネル長）比を持つ
ドレインとゲートが接続された第１の極性のトランジス
タがｎ個縦属接続されてなるトランジスタ列と、ドレイ
ンとゲートが接続されたｎー２個の第１の極性のトラン
ジスタの縦属接続のドレイン側がソースに接続された第
１の極性の第２のトランジスタとを備え、第１のトラン
ジスタのソースに所定の電圧が与えられ、該第１のトラ
ンジスタのドレインが上記カレントミラー回路の入力に
接続され、該カレントミラー回路の出力が、上記トラン
ジスタ列のドレイン側に接続され、該トランジスタ列の
ソース側に所定の電圧が与えられ、上記第２のトランジ
スタのゲートが上記トランジスタ列のドレイン側に接続
され、上記第２のトランジスタのソース側が上記トラン
ジスタ列のソース側に接続され、上記第２のトランジス
タのドレイン電流をバイアス電流とする構成としている
ので、バイアス電流はしきい値電圧に依存しなくなり、
プロセス変動に対して安定したバイアス電流を生成する
ことができる。

【００８１】請求項４の発明によれば、請求項１、２、
３記載のバイアス回路において、第１の極性のトランジ
スタによる第３のトランジスタを備え、該第３のトラン
ジスタのソースが第１のトランジスタのドレインに接続
され、上記第３のトランジスタのドレインが上記カレン
トミラー回路の入力に接続され、ゲートに所定の電圧が
与えられる構成としているので、チャネル長変調効果に
よる誤差の発生を抑制することができ、しきい値電圧の
ばらつきに影響されることなくより安定したバイアス電
流を生成することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係わるバイアス回路を
示す電気配線図

【図２】本発明の実施の形態２に係わるバイアス回路を
示す電気配線図

【図３】本発明の実施の形態３に係わるバイアス回路を
示す電気配線図

【図４】本発明の実施の形態４に係わるバイアス回路を
示す電気配線図

【図５】本発明の実施の形態５に係わるバイアス回路を
示す電気配線図

【図６】従来例の電気配線図

【符号の説明】

１第１のトランジスタ２カレントミラー回路３トランジスタ列４第２のトランジスタ５高電位側電源６低電位側電源７第３のトランジスタ

Claims

【特許請求の範囲】

【請求項１】第１の極性の第１のトランジスタと、入
力電流と出力電流の比がn²:1（ｎは２以上の整数）であ
る第２の極性のトランジスタにより構成されたカレント
ミラー回路と、第１のトランジスタと同じW/L（チャネ
ル幅/チャネル長）比を持つドレインとゲートが接続さ
れた第１の極性のトランジスタがｎ個縦属接続されてな
るトランジスタ列と、ドレインとゲートが接続されたｎ
ー２個の第１の極性のトランジスタの縦属接続のドレイ
ン側がソースに接続された第１の極性の第２のトランジ
スタとを備え、第１のトランジスタのソースに所定の電圧が与えられ、
該第１のトランジスタのドレインが上記カレントミラー
回路の入力に接続され、該カレントミラー回路の出力
が、上記トランジスタ列のドレイン側に接続され、該ト
ランジスタ列のソース側に所定の電圧が与えられ、上記
第２のトランジスタのゲートが上記トランジスタ列のド
レイン側に接続され、上記第２のトランジスタのソース
側が上記トランジスタ列のソース側に接続され、上記第
２のトランジスタのドレイン電流をバイアス電流とする
ことを特徴とするバイアス回路。
【請求項２】第１の極性の第１のトランジスタと、入
力電流と出力電流の比が1:1である第２の極性のトラン
ジスタにより構成されたカレントミラー回路と、第１の
トランジスタのn²倍（ｎは２以上の整数）のW/L比を持
つドレインとゲートが接続された第１の極性のトランジ
スタがｎ個縦属接続されてなるトランジスタ列と、ドレ
インとゲートが接続されたｎー２個の第１の極性のトラ
ンジスタの縦属接続のドレイン側がソースに接続された
第１の極性の第２のトランジスタとを備え、第１のトランジスタのソースに所定の電圧が与えられ、
該第１のトランジスタのドレインが上記カレントミラー
回路の入力に接続され、該カレントミラー回路の出力
が、上記トランジスタ列のドレイン側に接続され、該ト
ランジスタ列のソース側に所定の電圧が与えられ、上記
第２のトランジスタのゲートが上記トランジスタ列のド
レイン側に接続され、上記第２のトランジスタのソース
側が上記トランジスタ列のソース側に接続され、上記第
２のトランジスタのドレイン電流をバイアス電流とする
ことを特徴とするバイアス回路。
【請求項３】第１の極性の第１のトランジスタと、入
力電流と出力電流の比がn:1（ｎは２以上の整数）であ
る第２の極性のトランジスタにより構成されたカレント
ミラー回路と、第１のトランジスタのn倍（ｎは２以上
の整数）のW/L比を持つドレインとゲートが接続された
第１の極性のトランジスタがｎ個縦属接続されてなるト
ランジスタ列と、ドレインとゲートが接続されたｎー２
個の第１の極性のトランジスタの縦属接続のドレイン側
がソースに接続された第１の極性の第２のトランジスタ
とを備え、第１のトランジスタのソースに所定の電圧が与えられ、
該第１のトランジスタのドレインが上記カレントミラー
回路の入力に接続され、該カレントミラー回路の出力
が、上記トランジスタ列のドレイン側に接続され、該ト
ランジスタ列のソース側に所定の電圧が与えられ、上記
第２のトランジスタのゲートが上記トランジスタ列のド
レイン側に接続され、上記第２のトランジスタのソース
側が上記トランジスタ列のソース側に接続され、上記第
２のトランジスタのドレイン電流をバイアス電流とする
ことを特徴とするバイアス回路。
【請求項４】第１の極性のトランジスタによる第３の
トランジスタを備え、該第３のトランジスタのソースが
第１のトランジスタのドレインに接続され、上記第３の
トランジスタのドレインが上記カレントミラー回路の入
力に接続され、上記第３のトランジスタのゲートに所定
の電圧が与えられる構成を有することを特徴とする請求
項１、２、３記載のバイアス回路。