JPH09260976A - 電界効果トランジスタ増幅器 - Google Patents
電界効果トランジスタ増幅器Info
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- JPH09260976A JPH09260976A JP8062547A JP6254796A JPH09260976A JP H09260976 A JPH09260976 A JP H09260976A JP 8062547 A JP8062547 A JP 8062547A JP 6254796 A JP6254796 A JP 6254796A JP H09260976 A JPH09260976 A JP H09260976A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
- H03F3/601—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators using FET's, e.g. GaAs FET's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/372—Noise reduction and elimination in amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
Abstract
(57)【要約】
【課題】 広帯域化を図った低雑音ＦＥＴ増幅器では、
入力広帯域整合に関する素子が誘電体基板上に形成され
るため、挿入損失の増加に起因した雑音劣化が生じる。 【解決手段】 電界効果トランジスタ増幅器のＦＥＴ１
の入力側に、アイソレータ２、１／２波長同軸線路３、
リードインダクタ７を接続し、出力側に出力整合回路４
を接続する。１／２波長同軸線路３は、増幅器入力端子
よりＦＥＴ入力端子を見込んだ場合の入力側インピーダ
ンスより低い特性インピーダンスを有し、かつ１／２波
長の電気長を有する同軸型誘電体共振素子で構成され
る。最適雑音を与える軌跡と周波数方向の広がりがほぼ
一致することになり、広帯域での低雑音整合を図ること
が可能となる。
入力広帯域整合に関する素子が誘電体基板上に形成され
るため、挿入損失の増加に起因した雑音劣化が生じる。 【解決手段】 電界効果トランジスタ増幅器のＦＥＴ１
の入力側に、アイソレータ２、１／２波長同軸線路３、
リードインダクタ７を接続し、出力側に出力整合回路４
を接続する。１／２波長同軸線路３は、増幅器入力端子
よりＦＥＴ入力端子を見込んだ場合の入力側インピーダ
ンスより低い特性インピーダンスを有し、かつ１／２波
長の電気長を有する同軸型誘電体共振素子で構成され
る。最適雑音を与える軌跡と周波数方向の広がりがほぼ
一致することになり、広帯域での低雑音整合を図ること
が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タ（以下、ＦＥＴと略称する）を用いた増幅器に関し、
特に衛星通信用低雑音増幅器等に用いられ、広帯域にわ
たる低雑音化を小型回路にて実現させるためのＦＥＴ増
幅器に関するものである。
タ（以下、ＦＥＴと略称する）を用いた増幅器に関し、
特に衛星通信用低雑音増幅器等に用いられ、広帯域にわ
たる低雑音化を小型回路にて実現させるためのＦＥＴ増
幅器に関するものである。
【０００２】
【従来の技術】衛星通信用低雑音増幅器においては、衛
星と地上間における電波伝播経路での減衰や衛星本体の
送信能力の限界といった要因により、衛星より地上に到
達する電波は極めて微弱なものとなるために増幅器自体
で発生する雑音をできるだけ少なくすることが望まれ
る。また、近年の衛星通信では情報量の増大に伴って使
用周波数帯域を広げる方向にあることから、増幅器にお
いても広帯域化の必要性が生じてきた。したがって、こ
れら２つの要求を同時に満足する様にＦＥＴ増幅器の回
路を構成する必要がある。そこで、ＦＥＴ増幅の入力側
回路を改善することでこの要求に応える試みがなされて
いる。
星と地上間における電波伝播経路での減衰や衛星本体の
送信能力の限界といった要因により、衛星より地上に到
達する電波は極めて微弱なものとなるために増幅器自体
で発生する雑音をできるだけ少なくすることが望まれ
る。また、近年の衛星通信では情報量の増大に伴って使
用周波数帯域を広げる方向にあることから、増幅器にお
いても広帯域化の必要性が生じてきた。したがって、こ
れら２つの要求を同時に満足する様にＦＥＴ増幅器の回
路を構成する必要がある。そこで、ＦＥＴ増幅の入力側
回路を改善することでこの要求に応える試みがなされて
いる。
【０００３】一般に、ＦＥＴ１の入力側に無損失な整合
回路を図７のように接続した場合のＦＥＴ１の雑音特性
（Ｎｏｉｓｅ Ｆｉｇｕｒｅ）は次式に示すように、入
力回路のソース・アドミタンス（Ｙｓ＝Ｇｓ＋ｊＢｓ）
に依存して決定される。 Ｆ＝Ｆｏ＋Ｒｎ／Ｇｓ｛（Ｇｓ−Ｇｏ）2 ＋（Ｂｓ−Ｂ
ｏ）2 ｝ Ｆ：入力回路によって定まる雑音特性（Ｎｏｉｓｅ Ｆ
ｉｇｕｒｅ） Ｆｏ：最適雑音特性（Ｏｐｔｉｍｕｍ Ｎｏｉｓｅ Ｆ
ｉｇｕｒｅ） Ｒｎ：等価入力ノイズ抵抗 Ｇｏ：Ｏｐｔｉｍｕｍ Ｎｏｉｓｅ Ｆｉｇｕｒｅを与
えるコンダクタンス Ｂｏ：Ｏｐｔｉｍｕｍ Ｎｏｉｓｅ Ｆｉｇｕｒｅを与
えるサセプタンス Ｇｓ：入力回路のコンダクタンス（ソース・コンダクタ
ンス） Ｂｓ：入力回路のサセプタンス（ソース・サセプタン
ス）
回路を図７のように接続した場合のＦＥＴ１の雑音特性
（Ｎｏｉｓｅ Ｆｉｇｕｒｅ）は次式に示すように、入
力回路のソース・アドミタンス（Ｙｓ＝Ｇｓ＋ｊＢｓ）
に依存して決定される。 Ｆ＝Ｆｏ＋Ｒｎ／Ｇｓ｛（Ｇｓ−Ｇｏ）2 ＋（Ｂｓ−Ｂ
ｏ）2 ｝ Ｆ：入力回路によって定まる雑音特性（Ｎｏｉｓｅ Ｆ
ｉｇｕｒｅ） Ｆｏ：最適雑音特性（Ｏｐｔｉｍｕｍ Ｎｏｉｓｅ Ｆ
ｉｇｕｒｅ） Ｒｎ：等価入力ノイズ抵抗 Ｇｏ：Ｏｐｔｉｍｕｍ Ｎｏｉｓｅ Ｆｉｇｕｒｅを与
えるコンダクタンス Ｂｏ：Ｏｐｔｉｍｕｍ Ｎｏｉｓｅ Ｆｉｇｕｒｅを与
えるサセプタンス Ｇｓ：入力回路のコンダクタンス（ソース・コンダクタ
ンス） Ｂｓ：入力回路のサセプタンス（ソース・サセプタン
ス）
【０００４】この式より最適雑音（Ｎｏｉｓｅ Ｏｐｔ
ｉｍｕｍ）ＦＥＴ増幅器を構成する為には、ソース・ア
ドミタンス（Ｙｓ＝Ｇｓ＋ｊＢｓ）をＦＥＴにより定ま
る最適雑音（Ｎｏｉｓｅ Ｏｐｔｉｕｍ）アドミタンス
（Ｙｏ＝Ｇｏ＋ｊＢｏ）に一致させることが望ましい。
ｉｍｕｍ）ＦＥＴ増幅器を構成する為には、ソース・ア
ドミタンス（Ｙｓ＝Ｇｓ＋ｊＢｓ）をＦＥＴにより定ま
る最適雑音（Ｎｏｉｓｅ Ｏｐｔｉｕｍ）アドミタンス
（Ｙｏ＝Ｇｏ＋ｊＢｏ）に一致させることが望ましい。
【０００５】そこで、従来のＦＥＴ増幅器においては、
図８に示すように、トランスフォーマ２４，２５，２６
を有する入力端子２１，ダミー端子２２、終端５０Ωの
出力端子２３のインピーダンス改善用アイソレータ２の
出力端子２３とＦＥＴ１の入力端との間を、１／４波長
マイクロストリップ線路１１とＦＥＴのリード・インダ
クタンス１２で接続することによって最適雑音（Ｎｏｉ
ｓｅ Ｏｐｔｉｍｕｍ）なマッチングをとっていた。１
３は出力整合回路である。しかし、この様な回路構成の
場合、アイソレータ出力部のトランスフォーマ２６より
１／４波長マイクロストリップ線路１１までの整合回路
で生じる損失はＦＥＴ増幅器の雑音特性を劣化させる要
因ともなっていた。また、この増幅器の場合のソース・
インピーダンスはノイズ・マッチングをとることによっ
て図９のスミス・チャート上のｌｏｃｕｓＣの位置に来
るが、最適雑音（Ｏｐｔｉｍｕｍ Ｎｏｉｓｅ）を与え
るソース・インピーダンスは、通常、同図のｌｏｃｕｓ
Ｄのように存在するため、互いのｌｏｃｕｓの周波数の
方向が逆向きで交差する形となり、帯域端でのノイズの
上昇は避けられず、ノイズの広帯域化は望めなかった。
図８に示すように、トランスフォーマ２４，２５，２６
を有する入力端子２１，ダミー端子２２、終端５０Ωの
出力端子２３のインピーダンス改善用アイソレータ２の
出力端子２３とＦＥＴ１の入力端との間を、１／４波長
マイクロストリップ線路１１とＦＥＴのリード・インダ
クタンス１２で接続することによって最適雑音（Ｎｏｉ
ｓｅ Ｏｐｔｉｍｕｍ）なマッチングをとっていた。１
３は出力整合回路である。しかし、この様な回路構成の
場合、アイソレータ出力部のトランスフォーマ２６より
１／４波長マイクロストリップ線路１１までの整合回路
で生じる損失はＦＥＴ増幅器の雑音特性を劣化させる要
因ともなっていた。また、この増幅器の場合のソース・
インピーダンスはノイズ・マッチングをとることによっ
て図９のスミス・チャート上のｌｏｃｕｓＣの位置に来
るが、最適雑音（Ｏｐｔｉｍｕｍ Ｎｏｉｓｅ）を与え
るソース・インピーダンスは、通常、同図のｌｏｃｕｓ
Ｄのように存在するため、互いのｌｏｃｕｓの周波数の
方向が逆向きで交差する形となり、帯域端でのノイズの
上昇は避けられず、ノイズの広帯域化は望めなかった。
【０００６】このマッチング後の周波数ｌｏｃｕｓの交
差を解決し、広帯域に低雑音化を実現する回路構成とし
て、特開昭６３−６２４０５号公報に記載のマイクロ波
増幅器があげられる。この増幅器は、図１０（ａ）のよ
うに、接地導体が基板表面に形成されている誘電体基板
３０の表面にＦＥＴ１が配置されているマイクロ波増幅
器であり、入力部ＩＮとＦＥＴ１のゲートとの間に設け
られる入力整合回路を含み、この入力整合回路は入力部
に設けられる先端開放スタブ３１と、入力部とＦＥＴの
ゲートとの間を結合するマイクロストリップ線路３２，
３３とこのマイクロストリップ線路上の一点に設けられ
た先端短絡スタブ３４とから構成されている。また、同
様に図１０（ｂ）のように、先端短絡スタブの代わりに
別のマイクロストリップ線路３５の先端と接地との間に
コンデンサＣを挿入し、先端短絡を実現している。
差を解決し、広帯域に低雑音化を実現する回路構成とし
て、特開昭６３−６２４０５号公報に記載のマイクロ波
増幅器があげられる。この増幅器は、図１０（ａ）のよ
うに、接地導体が基板表面に形成されている誘電体基板
３０の表面にＦＥＴ１が配置されているマイクロ波増幅
器であり、入力部ＩＮとＦＥＴ１のゲートとの間に設け
られる入力整合回路を含み、この入力整合回路は入力部
に設けられる先端開放スタブ３１と、入力部とＦＥＴの
ゲートとの間を結合するマイクロストリップ線路３２，
３３とこのマイクロストリップ線路上の一点に設けられ
た先端短絡スタブ３４とから構成されている。また、同
様に図１０（ｂ）のように、先端短絡スタブの代わりに
別のマイクロストリップ線路３５の先端と接地との間に
コンデンサＣを挿入し、先端短絡を実現している。
【０００７】この公報に記載の増幅器の入力インピーダ
ンス軌跡の変遷を説明すると、ＦＥＴのゲートから入力
側を見た入力整合回路の反射係数をΓs 、入力整合回路
の各素子から入力側を見た反射係数をそれぞれΓ1 ，Γ
2 ，Γ3 とする。そして、反射係数Γ1 〜Γ3 ，Γs が
図１１のスミスチャート上をそれぞれ符号４１，４２，
４３，４４で示した軌跡で変化するように、先端開放ス
タブ３１、マイクロストリップ線路３２，３３、先端短
絡スタブ３４の電気長を最適化する。先端開放スタブ３
１とマイクロストリップ線路３２によって、符号４２の
軌跡まで変化した反射係数Γ2 は、先端短絡スタブ４４
によって符号４３の軌跡Γ3 のように変化する。その上
でマイクロストリップ線路３３の位相回転によって軌跡
Γ3 はΓs （符号４４）のように変換され、ＦＥＴの最
適入力負荷反射係数Γopt （符号４５）の軌跡に重畳さ
れる。通常マイクロストリップ線路の位相回転は周波数
が高くなる程大きくなる事から、軌跡Γ3 がΓs 位置に
到達した時は、軌跡長は短くなっている。しかしなが
ら、Γopt （符号４５）からのΓs （符号４４）の変位
は図８に示したものに比して小さくすることができるた
め、この図１０に示したものの方が広帯域に雑音整合を
図ることが可能となる。
ンス軌跡の変遷を説明すると、ＦＥＴのゲートから入力
側を見た入力整合回路の反射係数をΓs 、入力整合回路
の各素子から入力側を見た反射係数をそれぞれΓ1 ，Γ
2 ，Γ3 とする。そして、反射係数Γ1 〜Γ3 ，Γs が
図１１のスミスチャート上をそれぞれ符号４１，４２，
４３，４４で示した軌跡で変化するように、先端開放ス
タブ３１、マイクロストリップ線路３２，３３、先端短
絡スタブ３４の電気長を最適化する。先端開放スタブ３
１とマイクロストリップ線路３２によって、符号４２の
軌跡まで変化した反射係数Γ2 は、先端短絡スタブ４４
によって符号４３の軌跡Γ3 のように変化する。その上
でマイクロストリップ線路３３の位相回転によって軌跡
Γ3 はΓs （符号４４）のように変換され、ＦＥＴの最
適入力負荷反射係数Γopt （符号４５）の軌跡に重畳さ
れる。通常マイクロストリップ線路の位相回転は周波数
が高くなる程大きくなる事から、軌跡Γ3 がΓs 位置に
到達した時は、軌跡長は短くなっている。しかしなが
ら、Γopt （符号４５）からのΓs （符号４４）の変位
は図８に示したものに比して小さくすることができるた
め、この図１０に示したものの方が広帯域に雑音整合を
図ることが可能となる。
【０００８】なお、衛星通信用低雑音増幅器の場合、増
幅器入力フィード部、及びアンテナを含む装置構成にお
いて入力インピーダンス条件に差異があった場合でも、
増幅器の特性に影響を及ぼさず受信システム内への増幅
器の適用を問題なく行うために、通常では入力インピー
ダンスを確保するようにアイソレータを挿入している。
したがって、図１０の回路を衛星通信用として適用した
場合には、５０Ω整合された３端子イソレータが入力側
に接続されるため、そのアイソレータ損失分、雑音特性
は劣化することになる。
幅器入力フィード部、及びアンテナを含む装置構成にお
いて入力インピーダンス条件に差異があった場合でも、
増幅器の特性に影響を及ぼさず受信システム内への増幅
器の適用を問題なく行うために、通常では入力インピー
ダンスを確保するようにアイソレータを挿入している。
したがって、図１０の回路を衛星通信用として適用した
場合には、５０Ω整合された３端子イソレータが入力側
に接続されるため、そのアイソレータ損失分、雑音特性
は劣化することになる。
【０００９】
【発明が解決しようとする課題】このように、改良され
た図１０の増幅器では、周波数的にみた雑音特性の広帯
域化は、ある程度図れたとしても、絶対値としての雑音
特性は悪い点にある。もちろん従来例に５０Ω整合のア
イソレータを付加した場合、更にその損失分雑音特性は
劣化することになる。その理由は、入力広帯域整合に関
する複数素子（先端開放・短絡スタブ）及びマイクロス
トリップ線路が誘電体基板上に形成されていることによ
り、挿入損失の増加に起因する雑音劣化が生ずるためで
ある。また、入力整合回路を含む回路形状が大きくな
り、装置の小型化に対しては不利な点がある。その理由
は、入力整合回路をすべてマイクロストリップ線路によ
って分布定数的に構成、実現しているため、対象周波数
としては、周波数下がる程電気長が長くなることから基
板上回路形状も大きくなる傾向にあるためである。
た図１０の増幅器では、周波数的にみた雑音特性の広帯
域化は、ある程度図れたとしても、絶対値としての雑音
特性は悪い点にある。もちろん従来例に５０Ω整合のア
イソレータを付加した場合、更にその損失分雑音特性は
劣化することになる。その理由は、入力広帯域整合に関
する複数素子（先端開放・短絡スタブ）及びマイクロス
トリップ線路が誘電体基板上に形成されていることによ
り、挿入損失の増加に起因する雑音劣化が生ずるためで
ある。また、入力整合回路を含む回路形状が大きくな
り、装置の小型化に対しては不利な点がある。その理由
は、入力整合回路をすべてマイクロストリップ線路によ
って分布定数的に構成、実現しているため、対象周波数
としては、周波数下がる程電気長が長くなることから基
板上回路形状も大きくなる傾向にあるためである。
【００１０】本発明の目的は、ＦＥＴを用いた低雑音増
幅器の広帯域にわたる低雑音化を小型低損失入力回路構
成によって実現し、ＦＥＴ増幅器の特性向上を図りなが
らも装置の小型化に貢献することにある。
幅器の広帯域にわたる低雑音化を小型低損失入力回路構
成によって実現し、ＦＥＴ増幅器の特性向上を図りなが
らも装置の小型化に貢献することにある。
【００１１】
【課題を解決するための手段】本発明のＦＥＴ増幅器
は、増幅器の入力端子とＦＥＴの入力端子との間に、増
幅器入力端子よりＦＥＴ入力端子を見込んだ場合の入力
側インピーダンスより低い特性インピーダンスを有し、
かつ１／２波長の電気長を有する同軸型誘電体共振素子
を介挿したことを特徴とする。この１／２波長の電気長
を有する同軸型誘電体共振素子は、高誘電体を所要の軸
長を有する筒状に形成し、その外周側壁面を導電物質で
メタライズした外部導体と、内周側壁面を導電物質でメ
タライズした内部導体とをそれぞれ形成したＴＥＭモー
ド誘電体共振器として構成される。
は、増幅器の入力端子とＦＥＴの入力端子との間に、増
幅器入力端子よりＦＥＴ入力端子を見込んだ場合の入力
側インピーダンスより低い特性インピーダンスを有し、
かつ１／２波長の電気長を有する同軸型誘電体共振素子
を介挿したことを特徴とする。この１／２波長の電気長
を有する同軸型誘電体共振素子は、高誘電体を所要の軸
長を有する筒状に形成し、その外周側壁面を導電物質で
メタライズした外部導体と、内周側壁面を導電物質でメ
タライズした内部導体とをそれぞれ形成したＴＥＭモー
ド誘電体共振器として構成される。
【００１２】また、本発明においては、増幅器の入力側
には、一端に終端器を備えた３端子サーキュレータで構
成されるアイソレータを備え、このアイソレータの中心
導体のフェライト端面が出力端子として１／２波長の電
気長を有する同軸型誘電体共振素子に接続されること、
および、増幅素子の入力端子には、入力側リードインダ
クタンスが存在されることが好ましい。
には、一端に終端器を備えた３端子サーキュレータで構
成されるアイソレータを備え、このアイソレータの中心
導体のフェライト端面が出力端子として１／２波長の電
気長を有する同軸型誘電体共振素子に接続されること、
および、増幅素子の入力端子には、入力側リードインダ
クタンスが存在されることが好ましい。
【００１３】このように、ＦＥＴの入力端子に低損失小
型同軸型誘電体共振素子から構成された１／２波長線路
が接続されると、この１／２波長線路の特性インピーダ
ンス値を、増幅器入力端子から増幅素子入力端子を見込
んだ場合のインピーダンスより小さくとることによっ
て、この１／２波長線路は直列共振を呈し、入力端イン
ピーダンスの高周波数インピーダンスはアドミタンス的
に容量性、低周波数インピーダンスはアドミタンス的に
誘導性の方向に広がって延びる。この効果により、この
延びたインピーダンス軌跡を、ＦＥＴの入力側リードイ
ンダクタンスによってスミスチャート上の誘導性の方向
へまわした場合に、このＦＥＴ入力側リードインダクタ
ンスでのインピーダンス変換で高周波数程、誘導性によ
る回転が大きくなるとしても、元々１／２波長線路の直
列共振によってインピーダンス軌跡はスミスチャート
（インピーダンスチャート）上で、下方向に高周波数、
上方向に低周波数となる様に広がっているため、ＦＥＴ
リードインダクタンスによるインピーダンス変換後の軌
跡の広がり方（高周波数側、低周波数側の相対的位置関
係）は保持されたまま、最適雑音軌跡と周波数方向がほ
ぼ同じで軌跡の広がり方も近づくように入力雑音整合が
図られる。
型同軸型誘電体共振素子から構成された１／２波長線路
が接続されると、この１／２波長線路の特性インピーダ
ンス値を、増幅器入力端子から増幅素子入力端子を見込
んだ場合のインピーダンスより小さくとることによっ
て、この１／２波長線路は直列共振を呈し、入力端イン
ピーダンスの高周波数インピーダンスはアドミタンス的
に容量性、低周波数インピーダンスはアドミタンス的に
誘導性の方向に広がって延びる。この効果により、この
延びたインピーダンス軌跡を、ＦＥＴの入力側リードイ
ンダクタンスによってスミスチャート上の誘導性の方向
へまわした場合に、このＦＥＴ入力側リードインダクタ
ンスでのインピーダンス変換で高周波数程、誘導性によ
る回転が大きくなるとしても、元々１／２波長線路の直
列共振によってインピーダンス軌跡はスミスチャート
（インピーダンスチャート）上で、下方向に高周波数、
上方向に低周波数となる様に広がっているため、ＦＥＴ
リードインダクタンスによるインピーダンス変換後の軌
跡の広がり方（高周波数側、低周波数側の相対的位置関
係）は保持されたまま、最適雑音軌跡と周波数方向がほ
ぼ同じで軌跡の広がり方も近づくように入力雑音整合が
図られる。
【００１４】なお、入力部損失を考えた場合、入力アイ
ソレータ出力部を５０Ω整合していないことによるアイ
ソレータ部インピーダンス変換部損失の削除、及び１／
２波長線路を小型高Ｑの誘電体共振素子による同軸で構
成していることによる入力整合部の低損失化と相まって
低損失な入力整合回路を構築することができるため、雑
音整合の広帯域化を図りながらも、入力回路損失を低減
させたことによる帯域全体の低雑音化が可能となる。
ソレータ出力部を５０Ω整合していないことによるアイ
ソレータ部インピーダンス変換部損失の削除、及び１／
２波長線路を小型高Ｑの誘電体共振素子による同軸で構
成していることによる入力整合部の低損失化と相まって
低損失な入力整合回路を構築することができるため、雑
音整合の広帯域化を図りながらも、入力回路損失を低減
させたことによる帯域全体の低雑音化が可能となる。
【００１５】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は、本発明による第１の実施形
態の構成を示したものである。同図において、１は増幅
素子としての電界効果トランジスタ（ＦＥＴ）であり、
このＦＥＴ１の入力側にはアイソレータ２、１／２波長
同軸線路３が接続され、出力側には出力整合回路４が接
続されている。前記アイソレータ２は一般的に知られて
いる３端子ストリップライン・サーキュレータで構成さ
れており、２ａはストリップラインで形成された入力端
子、２ｂは同様に形成されてダミー５が接続されたダミ
ー接続端子、そして２ｃはフェライト端面のストリップ
ラインから直接負荷側へ接続される出力端子をそれぞれ
示している。なお、このアイソレータ２には中央部に導
体をはさんでフェライト６が配置されている。
参照して説明する。図１は、本発明による第１の実施形
態の構成を示したものである。同図において、１は増幅
素子としての電界効果トランジスタ（ＦＥＴ）であり、
このＦＥＴ１の入力側にはアイソレータ２、１／２波長
同軸線路３が接続され、出力側には出力整合回路４が接
続されている。前記アイソレータ２は一般的に知られて
いる３端子ストリップライン・サーキュレータで構成さ
れており、２ａはストリップラインで形成された入力端
子、２ｂは同様に形成されてダミー５が接続されたダミ
ー接続端子、そして２ｃはフェライト端面のストリップ
ラインから直接負荷側へ接続される出力端子をそれぞれ
示している。なお、このアイソレータ２には中央部に導
体をはさんでフェライト６が配置されている。
【００１６】この様に形成されたアイソレータの出力端
２ｃは、直接立体回路的にフェライト端の出力インピー
ダンス（ここを入力端として規定）より低い特性インピ
ーダンス値を持つ１／２波長の電気長を有する同軸型誘
電体共振素子３の一端側の中心導体に半田付けされてい
る。この、１／２波長の電気長を有する同軸型誘電体共
振素子３は、図２（ａ），（ｂ）に斜視図、（ｃ）に断
面図をそれぞれ示すように、高Ｑ高誘電率を有する誘電
体材料を所要の軸長を有する円筒または角筒の筒状体３
ａとして形成し、その外周側壁面を導電物質でメタライ
ズして外部導体３ｂを形成すると共に、その誘電体の端
面中心部にその軸方向に延びる空洞を設け、その空洞内
壁面を導電物質でメタライズして事により内部導体３ｃ
を形成したものであり、ＴＥＭモード誘電体共振器とし
て構成され、その両端の導体面を削除し、これらを開放
端として同軸伝送路として構成している。また、この１
／２波長同軸型誘電体共振素子３の他端側の中心導体に
ＦＥＴリードインダクタンス７が半田付けされ、前記Ｆ
ＥＴ１に接続されている。
２ｃは、直接立体回路的にフェライト端の出力インピー
ダンス（ここを入力端として規定）より低い特性インピ
ーダンス値を持つ１／２波長の電気長を有する同軸型誘
電体共振素子３の一端側の中心導体に半田付けされてい
る。この、１／２波長の電気長を有する同軸型誘電体共
振素子３は、図２（ａ），（ｂ）に斜視図、（ｃ）に断
面図をそれぞれ示すように、高Ｑ高誘電率を有する誘電
体材料を所要の軸長を有する円筒または角筒の筒状体３
ａとして形成し、その外周側壁面を導電物質でメタライ
ズして外部導体３ｂを形成すると共に、その誘電体の端
面中心部にその軸方向に延びる空洞を設け、その空洞内
壁面を導電物質でメタライズして事により内部導体３ｃ
を形成したものであり、ＴＥＭモード誘電体共振器とし
て構成され、その両端の導体面を削除し、これらを開放
端として同軸伝送路として構成している。また、この１
／２波長同軸型誘電体共振素子３の他端側の中心導体に
ＦＥＴリードインダクタンス７が半田付けされ、前記Ｆ
ＥＴ１に接続されている。
【００１７】この構成のＦＥＴ増幅器によれば、アイソ
レータ２の入力端子２ａに与えられた入力信号は出力端
２ｃから１／２波長同軸型誘電体素子３及びＦＥＴリー
ドインダクタンス７を介してＦＥＴ１に加えられる。そ
の際にＦＥＴ１の入力端で発生した反射波は再びアイソ
レータ２に入り、ダミー接続端子２ｂを経てダミー５で
消費される。そしてＦＥＴ１で増幅された信号は、出力
整合回路４を介して負荷に供給される。この場合、１／
２波長同軸型誘電体素子３の特性インピーダンス値を可
変調節することによってＦＥＴ１の入力回路を最適ノイ
ズなソースインピーダンスに設定することができる。た
だし、１／２波長同軸型誘電体素子３の特性インピーダ
ンス値の可変範囲はアイソレータのフェライト端２ｃの
出力インピーダンスより小さくとっている。
レータ２の入力端子２ａに与えられた入力信号は出力端
２ｃから１／２波長同軸型誘電体素子３及びＦＥＴリー
ドインダクタンス７を介してＦＥＴ１に加えられる。そ
の際にＦＥＴ１の入力端で発生した反射波は再びアイソ
レータ２に入り、ダミー接続端子２ｂを経てダミー５で
消費される。そしてＦＥＴ１で増幅された信号は、出力
整合回路４を介して負荷に供給される。この場合、１／
２波長同軸型誘電体素子３の特性インピーダンス値を可
変調節することによってＦＥＴ１の入力回路を最適ノイ
ズなソースインピーダンスに設定することができる。た
だし、１／２波長同軸型誘電体素子３の特性インピーダ
ンス値の可変範囲はアイソレータのフェライト端２ｃの
出力インピーダンスより小さくとっている。
【００１８】次に、前記ＦＥＴ増幅器の動作について、
図３のスミスチャートを参照して詳細に説明する。図３
において、軌跡Ａは図１の実施形態により得られるアイ
ソレータ２の出力端Ａ点におけるインピーダンスの広周
波数帯域に対する軌跡である。軌跡Ｂは１／２波長同軸
型誘電体素子３の出力端Ｂ点におけるインピーダンス軌
跡であり、軌跡Ａを１／２波長同軸型誘電体素子３の特
性インピーダンスでスミスチャート上を位相的に１／２
波長（１回転）回すことによって得られ、元の位置に戻
った時の軌跡の形は軌跡Ａと比較して高周波数が下側
に、低周波数が上側に広がっていることが判る。これは
１／２波長同軸型誘電体素子３による直列共振の効果に
匹敵するものである。
図３のスミスチャートを参照して詳細に説明する。図３
において、軌跡Ａは図１の実施形態により得られるアイ
ソレータ２の出力端Ａ点におけるインピーダンスの広周
波数帯域に対する軌跡である。軌跡Ｂは１／２波長同軸
型誘電体素子３の出力端Ｂ点におけるインピーダンス軌
跡であり、軌跡Ａを１／２波長同軸型誘電体素子３の特
性インピーダンスでスミスチャート上を位相的に１／２
波長（１回転）回すことによって得られ、元の位置に戻
った時の軌跡の形は軌跡Ａと比較して高周波数が下側
に、低周波数が上側に広がっていることが判る。これは
１／２波長同軸型誘電体素子３による直列共振の効果に
匹敵するものである。
【００１９】次に軌跡ＣはＦＥＴ１入力端Ｃ点における
ソース・インピーダンス軌跡であり、軌跡ＢをＦＥＴリ
ードインダクタンス７によってチャート上の誘電的な方
向へ回した結果得られるものである。このとき、ＦＥＴ
リードインダクタンス７でのインピーダンス変換で高周
波数程、誘電性によるインダクタンス回転が大きくなる
としても、元々１／２波長同軸型誘電体素子３の直列共
振効果によって軌跡Ｂは既に十分高周波数−低周波数方
向に広がっているため、ＦＥＴリードインダクタンス７
による軌跡広がりは軌跡Ｂから軌跡Ｃにかけて小さくな
るものの、結果的には軌跡Ｃの周波数広がりは最適ノイ
ズ軌跡Ｄの位置まできた時の周波数方向は同じになり、
かつ軌跡の広がり方も近づくことになる。
ソース・インピーダンス軌跡であり、軌跡ＢをＦＥＴリ
ードインダクタンス７によってチャート上の誘電的な方
向へ回した結果得られるものである。このとき、ＦＥＴ
リードインダクタンス７でのインピーダンス変換で高周
波数程、誘電性によるインダクタンス回転が大きくなる
としても、元々１／２波長同軸型誘電体素子３の直列共
振効果によって軌跡Ｂは既に十分高周波数−低周波数方
向に広がっているため、ＦＥＴリードインダクタンス７
による軌跡広がりは軌跡Ｂから軌跡Ｃにかけて小さくな
るものの、結果的には軌跡Ｃの周波数広がりは最適ノイ
ズ軌跡Ｄの位置まできた時の周波数方向は同じになり、
かつ軌跡の広がり方も近づくことになる。
【００２０】また、ソースインピーダンス軌跡Ｃの調整
要素として、１／２波長同軸型誘電体素子３の特性イン
ピーダンス、つまり同軸の外径、内径比を変化させたも
のを用意することによって軌跡Ｃの形は図４に示す様に
変化することとなり、この効果を用いて最適ノイズ軌跡
との一致性を向上できる。
要素として、１／２波長同軸型誘電体素子３の特性イン
ピーダンス、つまり同軸の外径、内径比を変化させたも
のを用意することによって軌跡Ｃの形は図４に示す様に
変化することとなり、この効果を用いて最適ノイズ軌跡
との一致性を向上できる。
【００２１】また、この実施形態の回路構成の場合、入
力アイソレータ出力部を５０Ω整合していないことによ
るアイソレータ部インピーダンス変換部損失の削除、及
び１／２波長線路を小型、高Ｑの誘電体共振素子による
同軸で構成していることによる入力整合部の低損失化が
考慮されており、従来例に比して入力広帯域整合に関す
る必要素子を極力絞った上で、各素子の低損失化を実現
できる構成としたことより、絶対値としての雑音特性劣
化を極力抑制し、かつ広帯域雑音整合を図ることができ
る。
力アイソレータ出力部を５０Ω整合していないことによ
るアイソレータ部インピーダンス変換部損失の削除、及
び１／２波長線路を小型、高Ｑの誘電体共振素子による
同軸で構成していることによる入力整合部の低損失化が
考慮されており、従来例に比して入力広帯域整合に関す
る必要素子を極力絞った上で、各素子の低損失化を実現
できる構成としたことより、絶対値としての雑音特性劣
化を極力抑制し、かつ広帯域雑音整合を図ることができ
る。
【００２２】次に、本発明の第２の実施形態について図
５を参照して説明する。同図において、入力端子とは既
に入力側負荷との接続により任意の入力側インピーダン
スとして実抵抗成分（例えば５０Ω）を持つ場合として
おり、１は電界効果トランジスタ（ＦＥＴ）、８は入力
端子、７はＦＥＴリードインダクタンス、３は誘電体共
振素子を用いた１／２波長同軸線路、４は出力整合回路
である。入力端子２１は、入力側を見込んだインピーダ
ンスより低い特性インピーダンス値を持つ１／２波長の
電気長を有する同軸型誘電体共振素子３の一端側の中心
導体に半田付けされており、更に、この１／２波長同軸
型誘電体共振素子３の他端の中心導体にＦＥＴリードイ
ンダクタンス７が半田付けされＦＥＴ１が接続されてい
る。この１／２波長の電気長を有する同軸型誘電体共振
素子３は前記第１の実施形態のものと同様であり、入力
信号の流れも第１の実施形態におけるアイソレータフェ
ライト端子以降と同じである。
５を参照して説明する。同図において、入力端子とは既
に入力側負荷との接続により任意の入力側インピーダン
スとして実抵抗成分（例えば５０Ω）を持つ場合として
おり、１は電界効果トランジスタ（ＦＥＴ）、８は入力
端子、７はＦＥＴリードインダクタンス、３は誘電体共
振素子を用いた１／２波長同軸線路、４は出力整合回路
である。入力端子２１は、入力側を見込んだインピーダ
ンスより低い特性インピーダンス値を持つ１／２波長の
電気長を有する同軸型誘電体共振素子３の一端側の中心
導体に半田付けされており、更に、この１／２波長同軸
型誘電体共振素子３の他端の中心導体にＦＥＴリードイ
ンダクタンス７が半田付けされＦＥＴ１が接続されてい
る。この１／２波長の電気長を有する同軸型誘電体共振
素子３は前記第１の実施形態のものと同様であり、入力
信号の流れも第１の実施形態におけるアイソレータフェ
ライト端子以降と同じである。
【００２３】この第２の実施形態の場合の入力端子は、
一例として、直接導波管トランスジューサとなっている
構成等が考えられ、導波管の入力端子としての５０Ω線
路の挿入位置により導波管内電界集中分布の差異を利用
して任意の入力側インピーダンスとしての実抵抗値を実
現できる。
一例として、直接導波管トランスジューサとなっている
構成等が考えられ、導波管の入力端子としての５０Ω線
路の挿入位置により導波管内電界集中分布の差異を利用
して任意の入力側インピーダンスとしての実抵抗値を実
現できる。
【００２４】このように第１及び第２の実施形態の増幅
器においては、雑音整合の広帯域化を図りながらも、入
力回路損失を極力低減させたことにより、帯域全体の絶
対値的低雑音化を優位性を実現できる。因みに、図６は
雑音温度特性を示す図であり、（ａ）は本発明の特性、
（ｂ）は図８に示した従来例の特性、（ｃ）は図１０に
示した改善された従来例の特性を示している。また、第
１及び第２の実施形態の増幅器においては、入力広帯域
整合に関する主要な必要素子数を低減し、かつ１／２波
長同軸型誘電体素子を小型化したことにより装置の小型
化が可能となり、かつ組立てが容易となる。さらに、入
力整合回路部のシールド特性が改善され、外部からの干
渉波による悪影響やフィードバック発振等を防止し、回
路の安定動作が可能となる。
器においては、雑音整合の広帯域化を図りながらも、入
力回路損失を極力低減させたことにより、帯域全体の絶
対値的低雑音化を優位性を実現できる。因みに、図６は
雑音温度特性を示す図であり、（ａ）は本発明の特性、
（ｂ）は図８に示した従来例の特性、（ｃ）は図１０に
示した改善された従来例の特性を示している。また、第
１及び第２の実施形態の増幅器においては、入力広帯域
整合に関する主要な必要素子数を低減し、かつ１／２波
長同軸型誘電体素子を小型化したことにより装置の小型
化が可能となり、かつ組立てが容易となる。さらに、入
力整合回路部のシールド特性が改善され、外部からの干
渉波による悪影響やフィードバック発振等を防止し、回
路の安定動作が可能となる。
【００２５】
【発明の効果】以上説明したように本発明は、雑音整合
の広帯域化を図りながらも、入力回路損失を極力低減さ
せたことにより、帯域全体の絶対値的低雑音化を優位性
を実現できる。その理由は、広帯域雑音整合に寄与する
直列共振作用を発生させる１／２波長線路を小型、高Ｑ
の誘電体共振素子による同軸で構成していることによる
入力整合部の低損失化が考慮されており、従来例に比し
て入力広帯域整合に関する必要素子を極力削減したこと
による。
の広帯域化を図りながらも、入力回路損失を極力低減さ
せたことにより、帯域全体の絶対値的低雑音化を優位性
を実現できる。その理由は、広帯域雑音整合に寄与する
直列共振作用を発生させる１／２波長線路を小型、高Ｑ
の誘電体共振素子による同軸で構成していることによる
入力整合部の低損失化が考慮されており、従来例に比し
て入力広帯域整合に関する必要素子を極力削減したこと
による。
【００２６】また、本発明は、入力広帯域整合に関する
主要な必要素子数を低減させたこと、主要素子（１／２
波長同軸型誘電体素子）を小型化できることより、装置
の小型化に寄与でき、かつ組立てが容易となる。その理
由は、１／２波長同軸伝送路としてのＴＥＭモード同軸
型誘電体共振器の両側の導体を削除した同軸線路を、高
Ｑ・高誘電率材料で製造することにより実効的な同軸長
及び同軸径を小型化できることによる。
主要な必要素子数を低減させたこと、主要素子（１／２
波長同軸型誘電体素子）を小型化できることより、装置
の小型化に寄与でき、かつ組立てが容易となる。その理
由は、１／２波長同軸伝送路としてのＴＥＭモード同軸
型誘電体共振器の両側の導体を削除した同軸線路を、高
Ｑ・高誘電率材料で製造することにより実効的な同軸長
及び同軸径を小型化できることによる。
【００２７】さらに、本発明は、入力整合回路部のシー
ルド特性が良い構造となるために、外部からの干渉波に
よる悪影響やフィードバック発振等を防止し、回路の安
定動作に寄与することができる。その理由は、入力整合
回路としての１／２波長伝送路を同軸型誘電体基板素子
で構成していることにより、伝送路内導体が同軸外壁メ
タライジングによりシールドされていることによる。
ルド特性が良い構造となるために、外部からの干渉波に
よる悪影響やフィードバック発振等を防止し、回路の安
定動作に寄与することができる。その理由は、入力整合
回路としての１／２波長伝送路を同軸型誘電体基板素子
で構成していることにより、伝送路内導体が同軸外壁メ
タライジングによりシールドされていることによる。
【図１】本発明の第１の実施形態の構成図である。
【図２】本発明における１／２波長線路の斜視図とその
断面図である。
断面図である。
【図３】本発明の第１の実施形態の動作を説明するため
のスミスチャートである。
のスミスチャートである。
【図４】本発明の第１の実施形態における１／２波長線
路の特性インピーダンスによる軌跡変化を説明するため
のスミスチャートである。
路の特性インピーダンスによる軌跡変化を説明するため
のスミスチャートである。
【図５】本発明の第２の実施形態の構成図である。
【図６】本発明の効果を従来例と比較して示す特性図で
ある。
ある。
【図７】従来の一例の構成図である。
【図８】従来の具体化された一例の構成図である。
【図９】図８の構成の動作を説明するためのスミスチャ
ートである。
ートである。
【図１０】従来の改善された一例の構成図である。
【図１１】図１０の構成の動作を説明するためのスミス
チャートである。
チャートである。
１ 増幅素子（ＦＥＴ） ２ アイソレータ ３ １／２波長同軸線路 ４ 出力整合回路 ５ ダミー ６ フェライト ７ リードインダクタンス
Claims (5)
- 【請求項１】 電界効果トランジスタを増幅素子とする
増幅器において、増幅器の入力端子と増幅素子の入力端
子との間に、増幅器入力端子より増幅素子入力端子を見
込んだ場合の入力側インピーダンスより低い特性インピ
ーダンスを有し、かつ１／２波長の電気長を有する同軸
型誘電体共振素子を介挿したことを特徴とする電界効果
トランジスタ増幅器。 - 【請求項２】 １／２波長の電気長を有する同軸型誘電
体共振素子は、高誘電体を所要の軸長を有する筒状に形
成し、その外周側壁面を導電物質でメタライズした外部
導体と、内周側壁面を導電物質でメタライズした内部導
体とをそれぞれ形成したＴＥＭモード誘電体共振器とし
て構成されてなる請求項１の電界効果トランジスタ増幅
器。 - 【請求項３】 １／２波長の電気長を有する同軸型誘電
体共振素子は、その一端に露出する内部導体と増幅器の
入力端子側とを接続し、他端に露出する内部導体と増幅
素子の入力端子側とを接続してなる請求項１または２の
電界効果トランジスタ増幅器。 - 【請求項４】 増幅器の入力側には、一端に終端器を備
えた３端子サーキュレータで構成されるアイソレータを
備え、このアイソレータの中心導体のフェライト端面が
出力端子として１／２波長の電気長を有する同軸型誘電
体共振素子に接続されてなる請求項３の電界効果トラン
ジスタ増幅器。 - 【請求項５】 増幅素子の入力端子には、入力側リード
インダクタンスが存在されてなる請求項４の電界効果ト
ランジスタ増幅器。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8062547A JPH09260976A (ja) | 1996-03-19 | 1996-03-19 | 電界効果トランジスタ増幅器 |
| EP97104186A EP0797297A3 (en) | 1996-03-19 | 1997-03-12 | Field effect transistor amplifier |
| CN97100635A CN1075685C (zh) | 1996-03-19 | 1997-03-12 | 场效应晶体管放大器 |
| AU16293/97A AU712921B2 (en) | 1996-03-19 | 1997-03-13 | Field effect transistor amplifier |
| US08/818,150 US6078221A (en) | 1996-03-19 | 1997-03-14 | Field effect transistor amplifier |
| TW086103284A TW344167B (en) | 1996-03-19 | 1997-03-17 | Field effect transistor amplifier |
| KR1019970009201A KR100352318B1 (ko) | 1996-03-19 | 1997-03-18 | 전계효과트랜지스터증폭기 |
| CA002200279A CA2200279C (en) | 1996-03-19 | 1997-03-18 | Field effect transistor amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8062547A JPH09260976A (ja) | 1996-03-19 | 1996-03-19 | 電界効果トランジスタ増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260976A true JPH09260976A (ja) | 1997-10-03 |
Family
ID=13203382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8062547A Pending JPH09260976A (ja) | 1996-03-19 | 1996-03-19 | 電界効果トランジスタ増幅器 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6078221A (ja) |
| EP (1) | EP0797297A3 (ja) |
| JP (1) | JPH09260976A (ja) |
| KR (1) | KR100352318B1 (ja) |
| CN (1) | CN1075685C (ja) |
| AU (1) | AU712921B2 (ja) |
| CA (1) | CA2200279C (ja) |
| TW (1) | TW344167B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5096710B2 (ja) * | 2006-08-29 | 2012-12-12 | パナソニック株式会社 | デジタルアンプ装置 |
| EP2974000B1 (en) * | 2013-03-15 | 2024-07-17 | Dockon AG | Frequency selective logarithmic amplifier with intrinsic frequency demodulation capability |
| CN106330166A (zh) * | 2015-06-26 | 2017-01-11 | 中兴通讯股份有限公司 | 反向隔离装置及电子设备 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362405A (ja) * | 1986-09-03 | 1988-03-18 | Sharp Corp | マイクロ波増幅器 |
| JPS6478010A (en) * | 1987-09-18 | 1989-03-23 | Matsushita Electric Industrial Co Ltd | Microwave power amplifier |
| US4885541A (en) * | 1988-08-19 | 1989-12-05 | General Electric Company | Apparatus and method for enhanced multiple coil nuclear magnetic resonance (NMR) imaging |
| US5270068A (en) * | 1988-08-29 | 1993-12-14 | Minnesota Mining And Manufacturing Company | Edge-bonded sets of carbonless copy paper |
| JPH03211904A (ja) * | 1990-01-16 | 1991-09-17 | Fujitsu Ltd | 高周波増幅器 |
| US5144266A (en) * | 1991-02-04 | 1992-09-01 | Motorola, Inc. | Broadband high frequency active MMIC circulator |
| US5886595A (en) * | 1996-05-01 | 1999-03-23 | Raytheon Company | Odd order MESFET frequency multiplier |
-
1996
- 1996-03-19 JP JP8062547A patent/JPH09260976A/ja active Pending
-
1997
- 1997-03-12 EP EP97104186A patent/EP0797297A3/en not_active Withdrawn
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