JPH0926467A - Ｉｃテスタのタイミング発生回路用ｐｌｌ発振器 - Google Patents

Abstract

(57)【要約】 【目的】 ループ測定を可能としたＩＣテスタのタイミ
ング回路用ＰＬＬ発振器を提供する。 【構成】 前段の可変遅延回路１１０より出力されるク
ロックパルスを入力するオア・ゲート６１とＰＬＬ発振
器７０とＤ−フリップフロップ分周器９０とＩＣテスタ
の試験回路系ＬＴ３を有したＩＣテスタにおいて、ルー
プ周期測定の際ＰＬＬ発振器７０の電圧制御発振器７３
の出力はオフさせて、アンド・ゲート５１にループ周期
測定用のクロックパルスが入力されると電圧制御発振器
７３の出力のオア・ゲート６２にアンド・ゲート１５１
からの出力が割り込む。分周器リセット回路９９はルー
プ周期測定モード制御信号が入ると分周器９４、９５は
初期リセットされ、続いてクロックパルスが入るたびに
分周器９４、９５はリセットされる。帰還分周マルチプ
レクサ８１の出力を入力するオア・ゲート６４は出力マ
ルチプレクサ８２に入力して帰還分周器系のループを形
成する構成である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣテスタで被試験用
半導体（以下ＤＵＴと称する）のテストを行う際テスト
周期や各種波形発生のためのタイミングエッジ、出力比
較のためのストローブを発生するＩＣテスタの基本の部
分であるタイミング発生回路の波形を急峻な理想の波形
で出力するＩＣテスタのタイミング発生回路用ＰＬＬ
（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）発振器に関す
る。

【０００２】

【従来の技術】ＤＵＴに加える信号は超高速の波形であ
るそれは、タイミング発生回路の基本クロックが例えば
１００Ｍｈｚ以上の場合もあり、以下の場合もある。Ｄ
ＵＴの数百のピンに同時に超高速の波形を加えることは
ピン間にスキュー、すなわち各ピンごとに発生するタイ
ミングのずれを発生し易く、超高速の波形であるため回
路の構造によってはジッタ、すなわち信号の時間的ふら
つきを発生し易い、そのため必要箇所にタイミング発生
回路の出力をＰＬＬ発振器を用いて急峻な理想の波形で
出力する。

【０００３】ＰＬＬ発振器のブロック図を図６に、その
タイミングチャートを図７に示す。従来からあるＰＬＬ
発振器をＩＣテスタに使用されたのは半導体製品が目ざ
ましい発展を遂げたのでＰＬＬ発振器として例えば１Ｇ
ｈｚまで使用可能となって利用できるようになった。Ｐ
ＬＬ発振器は位相検出器２１とループフイルタ２２と電
圧制御発振器２３と帰還分周器２４と出力分周器２５で
構成されている。

【０００４】タイミングチャート図７に示すように、前
段の出力の波形が位相検出器２１に入力される。前段
より出力された入力波形は一般的に立ち上がり、立ち
下がり良くない波形例えばジッタをもった波形が多いと
されている。分周器の回路設定条件として分周器のＭ、
ＮをＭ＝２、Ｎ＝２とした。位相検出器２１の出力はル
ープフイルタ２２に入力された位相誤差信号の雑音を除
去し応答特性を決めるその出力は電圧制御発振器２３に
入力され帰還分周器２４で１／Ｍされの波形を位相検
出器２１に入力してループフイルタ２２と電圧制御発振
器２３を通して出力分周器２５に入り１／Ｎされての
波形となって立ち上がり、立ち下がりが急峻な理想の波
形で出力される。

【０００５】位相検出器２１のとの入力波形の位相
は一致する。例えば分周器のＭ、ＮをＭ＝２、Ｎ＝２と
すると超高速の波形であるため次の遅延時間を無視でき
ない、それはからポイントまでの遅延時間をＴＤｍ
として、からポイントまでの配線遅延時間をＴＤｍ
１、帰還分周回路遅延時間をＴＤｍ２とすると、ＴＤｍ
＝ＴＤｍ１＋ＴＤｍ２となる。からまでの遅延時間
をＴＤｎとすると、からまでの配線遅延時間をＴＴ
Ｄｎ１として、出力分周回路遅延時間をＴＤｎ２とする
と、ＴＤｎ＝ＴＤｎ１＋ＴＤｎ２となる。ポイントを
基準としたときの出力の位相差ＴＤＯ＝ＴＤｎ−ＴＤｍ
＝ＴＤｍ１＋ＴＤｍ２−ＴＤｎ１−ＴＤｎ２で求められ
る。

【０００６】タイミング発生回路で使用されているＰＬ
Ｌ発振器の使用例のブロック図を図８に、そのタイミン
グチャートを図９に示す。タイミング発生器９、１０と
接続している可変遅延回路１１、１２にＰＬＬ発振器を
２チャンネル設けた例である。ＰＬＬ発振器をチャンネ
ル１３、１４としてその分周器のＭ、Ｎをチャンネル１
３ではＭ＝１、Ｎ＝１として、チャンネル１４ではＭ＝
１、Ｎ＝２とした。チャンネル１３、１４のピン間スキ
ューの位相差とが検出されるので遅延量をオシロス
コープを観測しながら可変遅延回路１１、１２で増減し
て出力での位相差を補正する。とのポイントでは位
相差が無くても、チャンネル１３、１４を通過すること
によって、各分周回路の遅延時間がとのポイントで
スキューとしてオシロスコープで観測されるので、可変
遅延回路１１、１２を可変してとのポイントのスキ
ューをなくすると７ａと８ａの波形となると、とは
補正した波形だけ位相が変化して５ａと６ａの波形とな
る。

【０００７】従来技術によるＰＬＬ発振器のタイミング
測定を図１０に示す。このようにＰＬＬ発振器間のスキ
ューを測定するには図１０に示すように各チャンネル１
５、１６、１７、ｎの出力をマルチプレクサ２６に入力
してオシロスコープでスキューを観測する。このピン間
スキューを測定するには最も良いとされているループ周
期測定はＰＬＬ発振器を用いた回路では使用できないと
いう欠点があった。

【０００８】ループ周期測定のブロック図を図１１に示
す。ＰＬＬ発振器を使用しないチャンネル３０、３１、
３２、Ｎの出力をマルチプレクサ３６を介して入力を各
チャンネルに戻してループ回路を形成する構成である。
ループ回路で一発パルスを入力すると各チャンネルごと
にマルチプレクサ３６を介してＩＣテスタの試験回路系
ＬＴ０を一周して元のチャンネルにもどる。この戻り時
間を周波数カウンタ３３により各チャンネル３０、３
１、３２、Ｎごとにループ回路のループ周期を測定す
る。

【０００９】ループ周期＝（各チャンネルの遅延回路＋
共通回路の遅延時間）この式は各チャンネルの周期の差
は各回路の遅延時間の差であり、ＩＣテスタの場合ピン
間スキューとなる。周波数カウンタは分解能が高く精度
よく周期の測定ができるためループ周期測定に使用され
ている。周波数カウンタを使用することは、ＩＣテスタ
には基準周波数をチエックするために、周波数カウンタ
を内蔵している場合が多く、周波数カウンタはＩＣを組
み合わせて簡単に構成することもできるため精度が良
く、簡単に制作できて安価である。

【００１０】

【発明が解決しようとする課題】ピン間スキューを測定
するには比較的簡単に精度よく回路の遅延時間を測定出
来るループ周期測定があるがタイミング回路にＰＬＬ発
振器を使用している回路ではループ周期測定は使用出来
ないという問題があった。立ち上がり、立ち下がりの波
形を急峻に整えて測定精度を向上させるため、タイミン
グ回路にＰＬＬ発振器を装備したＩＣテスタであっても
ループ周期測定を可能としたＩＣテスタのタイミング回
路用ＰＬＬ発振器の提供を目的としている。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明のＩＣテスタのタイミング発生回路用ＰＬＬ
発振器を使用した回路において、ループ周期測定を可能
とする手段を設けた。ループ周期測定の際はＰＬＬ発振
器の電圧制御発振器出力をオフさせる。ループ周期測定
モードのクロックパルスがアンド・ゲートに入力される
と電圧制御発振器の出力を入力するオア・ゲートにアン
ド・ゲートからのクロックパルスが割り込んでオア・ゲ
ートの出力クロックパルスをＤ−フリップフロップ分周
器へ入力するようアンド・ゲートとオア・ゲートを設け
た。帰還分周器の遅延時間を測定する場合のループ形成
を行うオア・ゲートを設けた。一方ループ周期測定モー
ドの制御信号を入力するアンド・ゲートはループ周期測
定を行わない場合、電圧制御発振器出力のオア・ゲート
に他の信号の割り込みを禁止する。

【００１２】分周器リセット回路にアンド・ゲートにル
ープ周期測定モードの制御信号が入力されると、ループ
周期の切替え時の初期リセットをする手段と、クロック
パルスが入力されるたびにＤ−フリップ・フロップ分周
器がリセットされる手段を設けた。出力分周器系や帰還
分周器系のループ周期の測定は、各系を一周した入力ポ
イントに近い経路に周波数カウンタを配置して測定す
る。

【００１３】出力分周器系と帰還分周器系のループ周期
測定のループの系を説明する。図４は出力分周器系のル
ープを示す、例えば出力分周器を１／１の選択を出力マ
ルチプレクサ１８２に行わせると、出力分周器の系とし
て入力のアンド・ゲート１５１とオア・ゲート１６２と
１／１の回路と出力マルチプレクサ１８２と、ＩＣテス
タの試験回路系のＬＴ１を一周して最初のアンド・ゲー
ト１５１にはいる、この一周のループ系を１チャンネル
分の出力分周器系のループという。

【００１４】図５は帰還分周器系のループを示す、例え
ば帰還分周器を１／２の選択を帰還分周マルチプレクサ
２８１に行わせると、帰還分周器の系として入力のアン
ド・ゲート２５１から始まりオア・ゲート２６２と分周
器２９４と１／２の回路と帰還分周マルチプレクサ２８
１とオア・ゲート２６４と出力マルチプレクサ２８２
と、ＩＣテスタの試験回路系の系ＬＴ２を通って最初の
アンド・ゲート２５１に入る、この一周のループ系を１
チャンネル分の還分周器系のループという。

【００１５】

【作用】上記のように構成されたＩＣテスタのタイミン
グ発生回路用ＰＬＬ発振器は、ループ周期測定の際はＰ
ＬＬ発振器の電圧制御発振器出力をオフさせる。アンド
・ゲートにループ周期測定モードのクロックパルスが入
力されると電圧制御発振器の出力を入力するオア・ゲー
トにアンド・ゲートからのクロックパルスが割り込んで
オア・ゲートよりＤ−フリップフロップ分周器へクロッ
クパルスを入力する。一方ループ周期測定を行わない場
合のアンド・ゲートは電圧制御発振器の出力に他の信号
の割り込みを禁止する。

【００１６】帰還分周器の遅延時間を測定する場合に作
用をするオア・ゲートは帰還分周マルチプレクサと出力
マルチプレクサの間にループを形成させる。分周器リセ
ット回路はループ周期測定モードの制御信号を入力する
アンド・ゲートを持ち前段のＤ−フリップ・フロップ分
周器の初期リセットをおこなう初期リセット系とクロッ
クパルスが入力されるたびにＤ−フリップ・フロップ分
周器がリセットされるように作動するリセット系を持
つ。

【００１７】

【実施例】実施例について図面を参照して説明する。本
発明の一実施例によるＩＣテスタのタイミング発生回路
用ＰＬＬ発振器のブロック図を図１に示す。本発明のバ
イパス手段とは、ループ周期測定モード信号が入力され
るとアンド・ゲート５１とオア・ゲート６２と分周器リ
セット回路９９とオア・ゲート６４の経路によってＰＬ
Ｌ発振器の入出力間経路によりクロックパルスがバイパ
スされる。測定手段とは、このバイパス手段を用いて帰
還分周マルチプレクサ８１と出力マルチプレクサ８２で
経路を切り替えたのち従来と同様にループ遅延時間を測
定される。

【００１８】オア・ゲート１１１と可変遅延回路１１０
を経路として出力されるクロックパルスを入力するオア
・ゲート６１と接続したＰＬＬ発振器７０とＤ−フリッ
プフロップ分周器９０の出力マルチプレクサ８２と接続
したＩＣテスタの試験回路系ＬＴ３を有したＩＣテスタ
にループ周期測定を可能とするため、ループ周期測定モ
ードを入力するアンド・ゲート５１を設けて、アンド・
ゲート５１の入力側とオア・ゲート６１の入力側と接続
した。アンド・ゲート５１とＰＬＬ発振器７０のクロッ
クパルスを入力するオア・ゲート６２はＤ−フリップフ
ロップ分周器９０にオア・ゲート６２の出力を入力する
よう接続して設けた。Ｄ−フリップフロップ分周器９０
と信号をのやりとりを行う分周器リセット回路９９を設
けて、分周器リセット回路９９にループ周期測定モード
が入力すると、Ｄ−フリップフロップ分周器９０を初期
リセットをするアンド・ゲート５２とノア・ゲート６６
と遅延回路４とアンド・ゲート５３を設け、クロックパ
ルスが入力されるたびにＤ−フリップフロップ分周器９
０がリセットするアンド・ゲート５２と遅延回路３とオ
ア・ゲート６５を設けた。帰還分周器のループ形成を行
うために帰還分周マルチプレクサ８１の出力側とオア・
ゲート６４の入力側を接続して、その出力側は出力マル
チプレクサ８２と接続して設けた。

【００１９】ループ周期測定の際ＰＬＬ発振器７０の電
圧制御発振器７３の出力はオフさせる。アンド・ゲート
５１は２つの作用を行う、その１つはループ周期測定用
のクロックパルスが入力されると電圧制御発振器７３の
出力のオア・ゲート６２にアンド・ゲート１５１からの
出力が割り込む。２つ目はループ周期測定を行わない場
合のアンド・ゲート５１は、電圧制御発振器７３の出力
に他の信号の割り込みを禁止する。帰還分周マルチプレ
クサ８１の出力を入力するオア・ゲート６４は、オア・
ゲート６４の出力を出力マルチプレクサ８２に入力する
よう接続して、帰還分周器系のループを形成する。

【００２０】図２にループ周期測定の一部のブロック図
を示し、図３にタイミングチャートを示して説明する。
分周器リセット回路９９の１つの作用はループ周期測定
モード制御信号がアンド・ゲート５２に入力されるとノ
ア・ゲート６６と遅延回路４とアンド・ゲート５３とオ
ア・ゲート６５の系によって分周器９４、９５は初期リ
セットされる。２つ目はループ周期測定を行う場合の分
周器リセット回路９９のアンド・ゲート５２と遅延回路
３とオア・ゲート６５の系はＤ−フリップフロップ分周
器９０にクロックパルスが入力されるたびに分周器９
４、９５がリセットされる。

【００２１】図２ののポイントにクロックパルスが入
るとオア・ゲート６１を通過してのポイントの１／１
の出力クロックパルスとなる。のポイントのクロック
パルスは分周器９４に入力されるのでの１／２の出力
クロックパルスとなる。のポイントのクロックパルス
は次の分周器９５のクロックパルスとして作用する。
のポイントのクロックパルスはアンド・ゲート５２と遅
延回路３とオア・ゲート６５の系を通って分周器９４、
９５をリセットする。

【００２２】実際に使用する出力分周器を出力マルチプ
レクサ８２で選択することによってループが形成される
ためループ周期測定により出力分周器系の遅延時間Ｔ１
が測定できる。実際に使用する帰還分周器を帰還分周マ
ルチプレクサ８１で選択して、出力マルチプレクサ８２
で帰還マルチプレクサの出力を選択することによりルー
プが形成されるためループ周期測定により帰還分周器系
の遅延時間Ｔ２が測定できる。出力分周器系の遅延時間
Ｔ１として、帰還分周器系の遅延時間Ｔ２とすると入力
ポイントを基準として測定するチャンネル（１つの系）
ごとに１発パルスをいれて一周する遅延時間Ｔ３は次の
Ｔ３＝Ｔ１−Ｔ２式で求められる。

【００２３】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。Ｐ
ＬＬ発振器を有したＩＣテスタにおいて、ループ周期測
定が行えるようになったのでＤＵＴのピン間スキュー
（各ピンごとに発生するタイミングのずれ）を精度良く
周波数カウンタを用いて測定できる様になった。

【００２４】周波数カウンタは分解能が高く精度よく周
期の測定ができる、ＩＣテスタには基準周波数をチエッ
クするために、周波数カウンタを内蔵している場合が多
く、周波数カウンタはＩＣを組み合わせて簡単に構成す
ることもできるため精度が良く、簡単に制作できて安価
にできる。

【図面の簡単な説明】

【図１】本発明の一実施例によるＩＣテスタのタイミン
グ発生回路用ＰＬＬ発振器のブロック図を示す。

【図２】本発明の一実施例によるループ測定の一部のブ
ロック図を示す。

【図３】本発明の一実施例によるループ測定の一部のタ
イミングチャートを示す。

【図４】本発明の一実施例による出力分周器系のループ
のブロック図を示す。

【図５】本発明の一実施例による帰還分周器系のループ
のブロック図を示す。

【図６】従来の技術によるＰＬＬ発振器のブロック図を
示す。

【図７】従来の技術によるＰＬＬ発振器のタイミングチ
ャートを示す。

【図８】従来の技術によるタイミング発生回路に使用さ
れたＰＬＬ発振器のブロック図を示す。

【図９】従来の技術によるタイミング発生回路に使用さ
れたＰＬＬ発振器のタイミングチャートを示す。

【図１０】従来の技術によるＰＬＬ発振器の出力タイミ
ング測定のブロック図を示す。

【図１１】従来の技術によるループ周期測定のブロック
図を示す。

【符号の説明】

９、１０ タイミング発生器 １１、１２、１１０ 可変遅延回路 ３、４ 遅延回路 １３、１４、１５、１６、１７、ｎ、Ｎ チャンネル ２１、７１ 位相検出器 ２２、７２ ループフイルタ ２３、７３ 電圧制御発振器 ２４ 帰還分周器 ２５ 出力分周器 ２６、３６ マルチプレクサ ３３ 周波数カウンタ ５１、５２、５３、１５１、２５１ アンド・ゲート ６１、６４、６５、１１１、１６１ オア・ゲート １６２、１６４、２６１ オア・ゲート ９５、２９４ 分周器 ６６ ノア・ゲート ７０ ＰＬＬ発振器 ８１、２８１ 帰還分周マルチプレクサ ８２、１８２、２８２ 出力マルチプレクサ ９０ Ｄ−フリップフロップ分周器 ９９、１９９、２９９ 分周器リセット回路 ＬＴ０、ＬＴ１、ＬＴ２、ＬＴ３ ＩＣテスタの試験回
路系

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のタイミング発生器と複数の可変遅
   延回路とこれに対応するＰＬＬ発振器を有して複数のチ
   ャンネルのクロック信号発生において、 ＰＬＬ発振器の入出力間経路をバイパスさせるバイパス
   手段を設け、 このバイパス手段を用いてループ周期測定法によりルー
   プ遅延時間を測定する測定手段を設け、 以上の構成を具備することを特徴とするＩＣテスタのタ
   イミング発生回路用ＰＬＬ発振器。
2. 【請求項２】 請求項１記載のバイパス手段は、アンド
   ・ゲート（５１）とオア・ゲート（６２）でＰＬＬ発振
   器（７０）をバイパスするバイパス回路を設け、 Ｄ−フリップフロップ分周器（９０）の状態をクリアす
   る分周器リセット回路（９９）を設け、 以上の構成を具備することを特徴とするＩＣテスタのタ
   イミング発生回路用ＰＬＬ発振器。
3. 【請求項３】 請求項１記載の測定手段は、上記バイパ
   ス手段を用いてＰＬＬ発振器（７０）を除く経路でルー
   プ遅延時間を測定するＩＣテスタのタイミング発生回路
   用ＰＬＬ発振器。
4. 【請求項４】 前段の可変遅延回路（１１０）より出力
   されるクロックパルスを入力するオア・ゲート（６１）
   とＰＬＬ発振器（７０）とＤ−フリップフロップ分周器
   （９０）とＩＣテスタの試験回路系（ＬＴ３）を有した
   ＩＣテスタにおいて、 アンド・ゲート（５１）の入力側とオア・ゲート（６
   １）の入力側と接続してループ周期測定モードを入力す
   るアンド・ゲート（５１）を設け、 アンド・ゲート（５１）からのクロックパルスとＰＬＬ
   発振器（７０）のクロックパルスとを入力してＤ−フリ
   ップフロップ分周器（９０）の分周器（９４）にクロッ
   クパルスを出力するようにオア・ゲート（６２）を設
   け、 分周器リセット回路（９９）にループ周期測定モードが
   入力するとＤ−フリップフロップ分周器（９０）を初期
   リセットをするアンド・ゲート（５２）とノア・ゲート
   （６６）と遅延回路（４）とアンド・ゲート（５３）を
   設け、 クロックパルスが入力されるたびにＤ−フリップフロッ
   プ分周器（９０）の分周器（９４、９５）がリセットす
   るアンド・ゲート（５２）と遅延回路（３）とオア・ゲ
   ート（６５）を設け、 帰還分周器のループ形成を行うために帰還分周マルチプ
   レクサ（８１）の出力側とオア・ゲート（６４）の入力
   側を接続して、出力マルチプレクサ（８２）とオア・ゲ
   ート（６４）の出力側を接続して設け、 以上の構成を具備することを特徴とするＩＣテスタのタ
   イミング発生回路用ＰＬＬ発振器。