JPH09265448A - 複数のｉｃをｃｐｕで制御するシステム - Google Patents
複数のｉｃをｃｐｕで制御するシステムInfo
- Publication number
- JPH09265448A JPH09265448A JP7351096A JP7351096A JPH09265448A JP H09265448 A JPH09265448 A JP H09265448A JP 7351096 A JP7351096 A JP 7351096A JP 7351096 A JP7351096 A JP 7351096A JP H09265448 A JPH09265448 A JP H09265448A
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- 239000013256 coordination polymer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 1
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【構成】 ＣＰＵ１２は、クロックとデータの２本のシ
リアルバスライン１８ａおよび１８ｂによって、制御用
ＩＣ１４と接続される。よって、ＣＰＵ１２からのＩ2
Ｃデータ（制御信号）は、制御用ＩＣ１４のＩ2 Ｃ Ｉ
／Ｆ回路１６ｂで受信される。受信されたＩ2 Ｃデータ
は、レジスタ２０に一時的にストアされた後、再び読み
出されて、デコーダ２２に与えられる。そこにおいて、
Ｉ2 Ｃデータがデコードされ、必要に応じて、ＩＣ２４
ａおよび２４ｂにそのデータ（制御信号）が伝達され
る。 【効果】 ＣＰＵからＩ2 Ｃデータを受ける１つのＩＣ
を設け、そのＩＣから他のＩＣに制御信号を伝達するよ
うにしたので、ＣＰＵの負担を軽減できるとともに、全
てのＩＣにＩ2 Ｃ Ｉ／Ｆ回路を設ける必要がない。
リアルバスライン１８ａおよび１８ｂによって、制御用
ＩＣ１４と接続される。よって、ＣＰＵ１２からのＩ2
Ｃデータ（制御信号）は、制御用ＩＣ１４のＩ2 Ｃ Ｉ
／Ｆ回路１６ｂで受信される。受信されたＩ2 Ｃデータ
は、レジスタ２０に一時的にストアされた後、再び読み
出されて、デコーダ２２に与えられる。そこにおいて、
Ｉ2 Ｃデータがデコードされ、必要に応じて、ＩＣ２４
ａおよび２４ｂにそのデータ（制御信号）が伝達され
る。 【効果】 ＣＰＵからＩ2 Ｃデータを受ける１つのＩＣ
を設け、そのＩＣから他のＩＣに制御信号を伝達するよ
うにしたので、ＣＰＵの負担を軽減できるとともに、全
てのＩＣにＩ2 Ｃ Ｉ／Ｆ回路を設ける必要がない。
Description
【０００１】
【産業上の利用分野】この発明は、複数のＩＣをＣＰＵ
で制御するシステムに関し、特にたとえば、民生用ＶＴ
ＲまたはＶＣＲ等において、記録または再生モード時
に、ＣＰＵから出力されるスタンバイ信号によって、そ
の動作と関係のない全ての回路を一時的に休止（スタン
バイ）状態とする、複数のＩＣをＣＰＵで制御するシス
テムに関する。
で制御するシステムに関し、特にたとえば、民生用ＶＴ
ＲまたはＶＣＲ等において、記録または再生モード時
に、ＣＰＵから出力されるスタンバイ信号によって、そ
の動作と関係のない全ての回路を一時的に休止（スタン
バイ）状態とする、複数のＩＣをＣＰＵで制御するシス
テムに関する。
【０００２】
【従来の技術】この種の従来の複数のＩＣをＣＰＵで制
御するシステムには、一般に、シリアルデータライン
（ＳＤＡ）とシリアルクロックライン（ＳＣＬ）の２本
のバスから構成される、いわゆるＩ2 Ｃバスがよく用い
られる。そして、図２（Ａ）に示すように、たとえば、
ＣＰＵ１と、３つのＩＣ２ａ，２ｂおよび２ｃから構成
されるシステム３とがＩ2 Ｃバスによって接続される場
合において、システム３をスタンバイ状態（回路を休止
状態にして消費電力を削減するモード）にさせるには、
３つのそれぞれのＩＣ２ａ，２ｂおよび２ｃに、ＣＰＵ
１からの制御信号（スタンバイ信号）を受けるＩ2 Ｃ
Ｉ／Ｆ（インタフェース）回路４ａ，４ｂおよび４ｃを
設け、それぞれのＩＣ２ａ，２ｂおよび２ｃに、ＣＰＵ
１からスタンバイ信号を出力していた。
御するシステムには、一般に、シリアルデータライン
（ＳＤＡ）とシリアルクロックライン（ＳＣＬ）の２本
のバスから構成される、いわゆるＩ2 Ｃバスがよく用い
られる。そして、図２（Ａ）に示すように、たとえば、
ＣＰＵ１と、３つのＩＣ２ａ，２ｂおよび２ｃから構成
されるシステム３とがＩ2 Ｃバスによって接続される場
合において、システム３をスタンバイ状態（回路を休止
状態にして消費電力を削減するモード）にさせるには、
３つのそれぞれのＩＣ２ａ，２ｂおよび２ｃに、ＣＰＵ
１からの制御信号（スタンバイ信号）を受けるＩ2 Ｃ
Ｉ／Ｆ（インタフェース）回路４ａ，４ｂおよび４ｃを
設け、それぞれのＩＣ２ａ，２ｂおよび２ｃに、ＣＰＵ
１からスタンバイ信号を出力していた。
【０００３】また、図２（Ｂ）に示す、スタンバイモー
ドが指定されたときにのみ、Ｉ2 Ｃバスを必要とするシ
ステムにおいては、ＩＣ５ａおよび５ｂに、Ｉ2 Ｃ Ｉ
／Ｆ回路の代わりに、ＣＰＵ１からのスタンバイ信号を
受ける専用の入力ポートを設け、そこからスタンバイ信
号を直接受けるようにしていた。
ドが指定されたときにのみ、Ｉ2 Ｃバスを必要とするシ
ステムにおいては、ＩＣ５ａおよび５ｂに、Ｉ2 Ｃ Ｉ
／Ｆ回路の代わりに、ＣＰＵ１からのスタンバイ信号を
受ける専用の入力ポートを設け、そこからスタンバイ信
号を直接受けるようにしていた。
【０００４】
【発明が解決しようとする課題】しかし、図２（Ａ）に
示す前者の従来技術では、１つのシステム３をスタンバ
イさせたいにも拘らず、それぞれのＩＣ２ａ，２ｂおよ
び２ｃに対して、スタンバイ信号を出力しなければなら
なかったため、ＣＰＵ１のソフトウェアにおける負担は
大きくなるとともに、各々のＩＣにＩ2 Ｃ Ｉ／Ｆ回路
（４ａ，４ｂおよび４ｃ）を設置する必要があったた
め、回路が大規模かつコスト高となる欠点があった。
示す前者の従来技術では、１つのシステム３をスタンバ
イさせたいにも拘らず、それぞれのＩＣ２ａ，２ｂおよ
び２ｃに対して、スタンバイ信号を出力しなければなら
なかったため、ＣＰＵ１のソフトウェアにおける負担は
大きくなるとともに、各々のＩＣにＩ2 Ｃ Ｉ／Ｆ回路
（４ａ，４ｂおよび４ｃ）を設置する必要があったた
め、回路が大規模かつコスト高となる欠点があった。
【０００５】また、図２（Ｂ）に示す後者の従来の技術
においては、ＩＣ５ａおよび５ｂの各々に、スタンバイ
信号用の入力ポートを設けたことにより、Ｉ2 Ｃ Ｉ／
Ｆ回路は不要となり、ＩＣ５ａおよび５ｂの簡略化が図
れるが、一方で、ＣＰＵ１にＩ2 Ｃバスとは別にスタン
バイ専用の出力ポートを増設しなければいけないといっ
た問題点があった。また、このシステムにおいても、Ｃ
ＰＵ１は、Ｉ2 Ｃとスタンバイ専用ポートの各々に対し
て制御信号を出力する必要があるため、ＣＰＵ１の負担
は大きいものであった。
においては、ＩＣ５ａおよび５ｂの各々に、スタンバイ
信号用の入力ポートを設けたことにより、Ｉ2 Ｃ Ｉ／
Ｆ回路は不要となり、ＩＣ５ａおよび５ｂの簡略化が図
れるが、一方で、ＣＰＵ１にＩ2 Ｃバスとは別にスタン
バイ専用の出力ポートを増設しなければいけないといっ
た問題点があった。また、このシステムにおいても、Ｃ
ＰＵ１は、Ｉ2 Ｃとスタンバイ専用ポートの各々に対し
て制御信号を出力する必要があるため、ＣＰＵ１の負担
は大きいものであった。
【０００６】それゆえに、この発明の主たる目的は、Ｃ
ＰＵソフトウェアの負担を軽減し、簡単かつ安価にし
て、複数のＩＣに制御信号を出力し得る、複数のＩＣを
ＣＰＵで制御するシステムを提供することである。
ＰＵソフトウェアの負担を軽減し、簡単かつ安価にし
て、複数のＩＣに制御信号を出力し得る、複数のＩＣを
ＣＰＵで制御するシステムを提供することである。
【０００７】
【課題を解決するための手段】この発明は、ＣＰＵが２
本のシリアルバスラインのための第１バスインタフェー
スを含み、そのＣＰＵが第１バスインタフェースからシ
リアルバスラインを通して複数のＩＣにスタンバイ信号
やリセット信号などの制御信号を与えるシステムにおい
て、複数のＩＣの１つに２本のシリアルバスラインのた
めの第２バスインタフェースおよび第２バスインタフェ
ースで受けた制御信号をデコードするデコーダを設け、
１つのＩＣから他のＩＣにデコーダでデコードした制御
信号を１本の信号線を通して伝達するようにしたことを
特徴とする、複数のＩＣをＣＰＵで制御するシステムで
ある。
本のシリアルバスラインのための第１バスインタフェー
スを含み、そのＣＰＵが第１バスインタフェースからシ
リアルバスラインを通して複数のＩＣにスタンバイ信号
やリセット信号などの制御信号を与えるシステムにおい
て、複数のＩＣの１つに２本のシリアルバスラインのた
めの第２バスインタフェースおよび第２バスインタフェ
ースで受けた制御信号をデコードするデコーダを設け、
１つのＩＣから他のＩＣにデコーダでデコードした制御
信号を１本の信号線を通して伝達するようにしたことを
特徴とする、複数のＩＣをＣＰＵで制御するシステムで
ある。
【０００８】
【作用】ＣＰＵから各ＩＣに出力される制御信号として
のスタンバイ信号は、たとえばＩ2 Ｃバスインタフェー
スからたとえばＩ2 Ｃバスを通して、複数のＩＣの１つ
に与えられる。その１つのＩＣは、ＣＰＵと同じような
たとえばＩ2 Ｃバスインタフェースを含み、そこでＣＰ
ＵからのＩ2 Ｃデータを受信して、そのアドレスおよび
データ等が抽出される。これら受信データは、クロック
信号に従って、ビット（またはバイト）単位でレジスタ
にストアされる。ストアされたデータは、デコーダにお
いてデコードされた後、その制御信号を受けるべきＩＣ
に対して、スタンバイモードを指定するスタンバイ信号
を出力する。このスタンバイ信号によって、複数のＩＣ
の任意のＩＣはスタンバイ状態となる。
のスタンバイ信号は、たとえばＩ2 Ｃバスインタフェー
スからたとえばＩ2 Ｃバスを通して、複数のＩＣの１つ
に与えられる。その１つのＩＣは、ＣＰＵと同じような
たとえばＩ2 Ｃバスインタフェースを含み、そこでＣＰ
ＵからのＩ2 Ｃデータを受信して、そのアドレスおよび
データ等が抽出される。これら受信データは、クロック
信号に従って、ビット（またはバイト）単位でレジスタ
にストアされる。ストアされたデータは、デコーダにお
いてデコードされた後、その制御信号を受けるべきＩＣ
に対して、スタンバイモードを指定するスタンバイ信号
を出力する。このスタンバイ信号によって、複数のＩＣ
の任意のＩＣはスタンバイ状態となる。
【０００９】
【発明の効果】この発明によれば、ＣＰＵと第１バスイ
ンタフェースからシリアルバスラインを通して１つのＩ
Ｃにのみ制御信号を出力すればよい。したがって、ＣＰ
Ｕの負担は軽減できるとともに、全てのＩＣにバスイン
タフェースを設ける必要もなくなり、回路規模を小さ
く、かつ、安価にできる。
ンタフェースからシリアルバスラインを通して１つのＩ
Ｃにのみ制御信号を出力すればよい。したがって、ＣＰ
Ｕの負担は軽減できるとともに、全てのＩＣにバスイン
タフェースを設ける必要もなくなり、回路規模を小さ
く、かつ、安価にできる。
【００１０】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【００１１】
【実施例】図１を参照して、この実施例のシステム１０
は、たとえば民生用ＶＣＲ（図示せず）に搭載され、Ｃ
ＰＵ１２を含む。そして、このＣＰＵ１２は、外部のた
とえばデータバス等によって、制御用ＩＣ１４と接続さ
れる。すなわち、ＣＰＵ１２および制御用ＩＣ１４は、
図からもわかるように、バスインタフェース、たとえば
Ｉ2 Ｃ Ｉ／Ｆ回路１６ａおよび１６ｂを含み、これに
クロック（ＳＣＬ）とデータ（ＳＤＡ）の２本のシリア
ルバス（Ｉ2 Ｃバス）ライン１８ａおよび１８ｂが接続
される。これにより、ＣＰＵ１２（ＣＰＵ部１２ａ）か
らは、たとえばスタンバイ信号またはリセット信号とい
った８ビットのデータ（指令情報）が、制御用ＩＣ１４
に伝達される。つまり、ドライバとしてのＩ2 Ｃ Ｉ／
Ｆ回路１６ａから出力されたＣＰＵ１２からの指令情報
は、レシーバとしてのＩ2 ＣＩ／Ｆ回路１６ｂによって
受信される。
は、たとえば民生用ＶＣＲ（図示せず）に搭載され、Ｃ
ＰＵ１２を含む。そして、このＣＰＵ１２は、外部のた
とえばデータバス等によって、制御用ＩＣ１４と接続さ
れる。すなわち、ＣＰＵ１２および制御用ＩＣ１４は、
図からもわかるように、バスインタフェース、たとえば
Ｉ2 Ｃ Ｉ／Ｆ回路１６ａおよび１６ｂを含み、これに
クロック（ＳＣＬ）とデータ（ＳＤＡ）の２本のシリア
ルバス（Ｉ2 Ｃバス）ライン１８ａおよび１８ｂが接続
される。これにより、ＣＰＵ１２（ＣＰＵ部１２ａ）か
らは、たとえばスタンバイ信号またはリセット信号とい
った８ビットのデータ（指令情報）が、制御用ＩＣ１４
に伝達される。つまり、ドライバとしてのＩ2 Ｃ Ｉ／
Ｆ回路１６ａから出力されたＣＰＵ１２からの指令情報
は、レシーバとしてのＩ2 ＣＩ／Ｆ回路１６ｂによって
受信される。
【００１２】制御用ＩＣ１４のＩ2 Ｃ Ｉ／Ｆ回路１６
ｂは、ＣＰＵ１２（ＣＰＵ部１２ａ）からの指令情報
（Ｉ2 Ｃデータ）を受けて、そのＩ2 Ｃデータから、た
とえば開始条件またはアドレスをモニタし、そのＩ2 Ｃ
データが自分あてのデータつまり制御用ＩＣ１４で処理
されるべきデータである場合に、受信したＩ2 Ｃデータ
から、指令データ，データカウント，アドレスおよびパ
リティ等が抽出される。これらのデータは、図示しない
パリティ処理回路に与えられ、そこにおいて、パリティ
が比較される。そして、この比較結果および指令データ
は、制御用ＩＣ１４のレジスタ２０に与えられる。
ｂは、ＣＰＵ１２（ＣＰＵ部１２ａ）からの指令情報
（Ｉ2 Ｃデータ）を受けて、そのＩ2 Ｃデータから、た
とえば開始条件またはアドレスをモニタし、そのＩ2 Ｃ
データが自分あてのデータつまり制御用ＩＣ１４で処理
されるべきデータである場合に、受信したＩ2 Ｃデータ
から、指令データ，データカウント，アドレスおよびパ
リティ等が抽出される。これらのデータは、図示しない
パリティ処理回路に与えられ、そこにおいて、パリティ
が比較される。そして、この比較結果および指令データ
は、制御用ＩＣ１４のレジスタ２０に与えられる。
【００１３】レジスタ２０において、ＣＰＵ１２からの
指令データは、Ｉ2 Ｃデータから抽出したアドレスに従
って、指令データに応じた任意のレジスタにビットまた
はバイト毎に一時的にストアされる。レジスタ２０に格
納された指令データは、再び読みだされて、デコーダ２
２によって、その指令データがデコードされる。そし
て、ＣＰＵ１２からのクロック信号に従って、デコーダ
２２からは、各ＩＣ２４ａおよび２４ｂに対して指令デ
ータが出力される。つまり、デコーダ２２は、ＣＰＵ１
２からのＩ2 ＣデータをＩＣ２４ａおよびＩＣ２４ｂに
伝達する出力手段を有し、この出力手段によって出力さ
れたデータは、１本のシリアルバスライン（信号線）２
６を通って、ＩＣ２４ａおよびＩＣ２４ｂに与えられ
る。したがって、ＩＣ２４ａおよびＩＣ２４ｂは、ＣＰ
Ｕ１２からの指令情報に従って制御される。
指令データは、Ｉ2 Ｃデータから抽出したアドレスに従
って、指令データに応じた任意のレジスタにビットまた
はバイト毎に一時的にストアされる。レジスタ２０に格
納された指令データは、再び読みだされて、デコーダ２
２によって、その指令データがデコードされる。そし
て、ＣＰＵ１２からのクロック信号に従って、デコーダ
２２からは、各ＩＣ２４ａおよび２４ｂに対して指令デ
ータが出力される。つまり、デコーダ２２は、ＣＰＵ１
２からのＩ2 ＣデータをＩＣ２４ａおよびＩＣ２４ｂに
伝達する出力手段を有し、この出力手段によって出力さ
れたデータは、１本のシリアルバスライン（信号線）２
６を通って、ＩＣ２４ａおよびＩＣ２４ｂに与えられ
る。したがって、ＩＣ２４ａおよびＩＣ２４ｂは、ＣＰ
Ｕ１２からの指令情報に従って制御される。
【００１４】動作において、たとえば、図示しないＶＣ
Ｒが記録モードに設定されると、ＣＰＵ１２は、制御用
ＩＣ１４に対して、ＩＣ２４ａおよび２４ｂをスタンバ
イモード（回路を休止状態にして消費電力を削減するモ
ード）とする、スタンバイ信号を出力する。つまり、記
録モード時に動作しない、たとえばＩＣ２４ａおよび２
４ｂに対して、スタンバイ信号がＣＰＵ１２から出力さ
れる。ＣＰＵ１２のＩ 2 Ｃ Ｉ／Ｆ回路１６ａからのス
タンバイ信号は、上述の２本のシリアルバスライン１８
ａおよび１８ｂを通って、制御用ＩＣ１４のＩ2 Ｃ Ｉ
／Ｆ回路１６ｂで受信される。
Ｒが記録モードに設定されると、ＣＰＵ１２は、制御用
ＩＣ１４に対して、ＩＣ２４ａおよび２４ｂをスタンバ
イモード（回路を休止状態にして消費電力を削減するモ
ード）とする、スタンバイ信号を出力する。つまり、記
録モード時に動作しない、たとえばＩＣ２４ａおよび２
４ｂに対して、スタンバイ信号がＣＰＵ１２から出力さ
れる。ＣＰＵ１２のＩ 2 Ｃ Ｉ／Ｆ回路１６ａからのス
タンバイ信号は、上述の２本のシリアルバスライン１８
ａおよび１８ｂを通って、制御用ＩＣ１４のＩ2 Ｃ Ｉ
／Ｆ回路１６ｂで受信される。
【００１５】Ｉ2 Ｃ Ｉ／Ｆ回路１６ｂは、ＣＰＵ１２
からのＩ2 Ｃデータから、そのＩ2Ｃデータ（指令）が
自分あてのデータであるかどうかを判断し、自分あての
データであることを確認すると、デコーダ２２は、その
指令データに基づいて、ＩＣ２４ａおよび２４ｂを制御
する制御信号、つまりスタンバイ信号を、ＩＣ２４ａお
よび２４ｂに出力する。
からのＩ2 Ｃデータから、そのＩ2Ｃデータ（指令）が
自分あてのデータであるかどうかを判断し、自分あての
データであることを確認すると、デコーダ２２は、その
指令データに基づいて、ＩＣ２４ａおよび２４ｂを制御
する制御信号、つまりスタンバイ信号を、ＩＣ２４ａお
よび２４ｂに出力する。
【００１６】このように、ＣＰＵ１２からのＩ2 Ｃデー
タを、制御用ＩＣ１４を介して、複数のＩＣ（２４ａお
よび２４ｂ）に伝達するようにしたので、ＣＰＵ１２
は、制御用ＩＣ１４に対してのみ命令（Ｉ2 Ｃデータ）
を出力すればよい。したがって、ＣＰＵ１２のソフトウ
ェアにおける負担は軽減できる。また、図２（Ａ）に示
した従来のシステムのように、全てのＩＣ（２ａ，２ｂ
および２ｃ）にＩ2 Ｃデータを受けるためのＩ2 Ｃ Ｉ
／Ｆ回路（４ａ，４ｂおよび４ｃ）を設ける必要はなく
なり、回路の簡略化が図れる。
タを、制御用ＩＣ１４を介して、複数のＩＣ（２４ａお
よび２４ｂ）に伝達するようにしたので、ＣＰＵ１２
は、制御用ＩＣ１４に対してのみ命令（Ｉ2 Ｃデータ）
を出力すればよい。したがって、ＣＰＵ１２のソフトウ
ェアにおける負担は軽減できる。また、図２（Ａ）に示
した従来のシステムのように、全てのＩＣ（２ａ，２ｂ
および２ｃ）にＩ2 Ｃデータを受けるためのＩ2 Ｃ Ｉ
／Ｆ回路（４ａ，４ｂおよび４ｃ）を設ける必要はなく
なり、回路の簡略化が図れる。
【図１】この発明の一実施例を示すブロック図である。
【図２】従来技術を示し、（Ａ）はＣＰＵと全てのＩＣ
をＩ2 Ｃバスラインで接続するシステムのブロック図で
あり、（Ｂ）は全てのＩＣにスタンバイ信号を専用に受
ける入力ポートを設けたシステムのブロック図である。
をＩ2 Ｃバスラインで接続するシステムのブロック図で
あり、（Ｂ）は全てのＩＣにスタンバイ信号を専用に受
ける入力ポートを設けたシステムのブロック図である。
１０ …システム １２ …ＣＰＵ １４ …制御用ＩＣ １６ａ，１６ｂ …Ｉ2 Ｃ Ｉ／Ｆ回路 １８ａ，１８ｂ，２６ …シリアルバスライン ２２ …デコーダ ２４ａ，２４ｂ …ＩＣ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木戸 兼一 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 富川 昌彦 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (1)
- 【請求項１】ＣＰＵが２本のシリアルバスラインのため
の第１バスインタフェースを含み、そのＣＰＵが第１バ
スインタフェースから前記シリアルバスラインを通して
複数のＩＣにスタンバイ信号やリセット信号などの制御
信号を与えるシステムにおいて、 前記複数のＩＣの１つに前記２本のシリアルバスライン
のための第２バスインタフェースおよび前記第２バスイ
ンタフェースで受けた前記制御信号をデコードするデコ
ーダを設け、 前記１つのＩＣから他のＩＣに前記デコーダでデコード
した制御信号を１本の信号線を通して伝達するようにし
たことを特徴とする、複数のＩＣをＣＰＵで制御するシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7351096A JPH09265448A (ja) | 1996-03-28 | 1996-03-28 | 複数のｉｃをｃｐｕで制御するシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7351096A JPH09265448A (ja) | 1996-03-28 | 1996-03-28 | 複数のｉｃをｃｐｕで制御するシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09265448A true JPH09265448A (ja) | 1997-10-07 |
Family
ID=13520330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7351096A Withdrawn JPH09265448A (ja) | 1996-03-28 | 1996-03-28 | 複数のｉｃをｃｐｕで制御するシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09265448A (ja) |
-
1996
- 1996-03-28 JP JP7351096A patent/JPH09265448A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |