JPH1031647A - データバス幅変換制御回路を有するｃｐｕボード - Google Patents
データバス幅変換制御回路を有するｃｐｕボードInfo
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- JPH1031647A JPH1031647A JP18611496A JP18611496A JPH1031647A JP H1031647 A JPH1031647 A JP H1031647A JP 18611496 A JP18611496 A JP 18611496A JP 18611496 A JP18611496 A JP 18611496A JP H1031647 A JPH1031647 A JP H1031647A
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Abstract
(57)【要約】
【課題】 ＤＭＡコントローラを内蔵する１６ｂｉｔデ
バイスと３２ｂｉｔメモリとの間でＤＭＡによるデータ
転送を行う。 【解決手段】 ＣＰＵ１とメモリ２とを有するＣＰＵボ
ードであって、バスマスタとなってＤＭＡ転送によって
メモリ２にアクセス可能なＤＭＡコントローラ内蔵デバ
イス４と、データバス幅変換バッファ３と、データバス
幅変換制御回路５とを有し、ＣＰＵ１がデータバス１１
およびアドレスバス１２に接続され、メモリがデータバ
ス１１およびアドレスバス１２に接続され、ＤＭＡコン
トローラ内蔵デバイスがデータバス１３およびアドレス
バス１２に接続され、データバス幅変換バッファがデー
タバス１１およびデータバス１３に接続され、データバ
ス幅変換制御回路がアドレスバス１２に接続される。こ
のとき、データバス幅変換制御回路５がデータバス幅変
換バッファ３とメモリ２とに制御信号を出力する。
バイスと３２ｂｉｔメモリとの間でＤＭＡによるデータ
転送を行う。 【解決手段】 ＣＰＵ１とメモリ２とを有するＣＰＵボ
ードであって、バスマスタとなってＤＭＡ転送によって
メモリ２にアクセス可能なＤＭＡコントローラ内蔵デバ
イス４と、データバス幅変換バッファ３と、データバス
幅変換制御回路５とを有し、ＣＰＵ１がデータバス１１
およびアドレスバス１２に接続され、メモリがデータバ
ス１１およびアドレスバス１２に接続され、ＤＭＡコン
トローラ内蔵デバイスがデータバス１３およびアドレス
バス１２に接続され、データバス幅変換バッファがデー
タバス１１およびデータバス１３に接続され、データバ
ス幅変換制御回路がアドレスバス１２に接続される。こ
のとき、データバス幅変換制御回路５がデータバス幅変
換バッファ３とメモリ２とに制御信号を出力する。
Description
【０００１】
【発明の属する技術分野】本発明はＣＰＵボードに関
し、特にＣＰＵおよびメモリのデータバスとデータバス
幅が異なるダイレクトメモリアクセス（以下、ＤＭＡと
記述する）コントローラ内蔵デバイスを搭載するＣＰＵ
ボードに関する。
し、特にＣＰＵおよびメモリのデータバスとデータバス
幅が異なるダイレクトメモリアクセス（以下、ＤＭＡと
記述する）コントローラ内蔵デバイスを搭載するＣＰＵ
ボードに関する。
【０００２】
【従来の技術】従来技術におけるＣＰＵおよびメモリの
データバスとデータバス幅が異なるデバイスのＤＭＡ制
御の例としては、特開平５−９４４０４号公報に記載さ
れているダイレクト・メモリ・アクセス・コントローラ
の発明がある。
データバスとデータバス幅が異なるデバイスのＤＭＡ制
御の例としては、特開平５−９４４０４号公報に記載さ
れているダイレクト・メモリ・アクセス・コントローラ
の発明がある。
【０００３】図２は、従来例におけるＣＰＵボードの構
成を示すブロック図であり、上記公報に記載されている
発明の構成を示している。
成を示すブロック図であり、上記公報に記載されている
発明の構成を示している。
【０００４】図２に示したＣＰＵボードは、３２ｂｉｔ
のデータバス幅を備えるＣＰＵ（以下、３２ｂｉｔＣＰ
Ｕと記述する）１と、同じく３２ｂｉｔのデータバス幅
を備えるメモリ（以下、３２ｂｉｔメモリと記述する）
２と、ＤＭＡコントローラ６と、１６ｂｉｔのデータバ
ス幅を備えるデバイス（以下、１６ｂｉｔデバイスと記
述する）７と、３２ｂｉｔデータバス２１と、１６ｂｉ
ｔデータバス２３とを備えている。
のデータバス幅を備えるＣＰＵ（以下、３２ｂｉｔＣＰ
Ｕと記述する）１と、同じく３２ｂｉｔのデータバス幅
を備えるメモリ（以下、３２ｂｉｔメモリと記述する）
２と、ＤＭＡコントローラ６と、１６ｂｉｔのデータバ
ス幅を備えるデバイス（以下、１６ｂｉｔデバイスと記
述する）７と、３２ｂｉｔデータバス２１と、１６ｂｉ
ｔデータバス２３とを備えている。
【０００５】３２ｂｉｔＣＰＵ１は、３２ｂｉｔデータ
バス２１に接続されている。３２ｂｉｔメモリ２は、３
２ｂｉｔデータバス２１に接続されている。ＤＭＡコン
トローラ６は、３２ｂｉｔデータバス２１および１６ｂ
ｉｔデータバス２３に接続されている。１６ｂｉｔデバ
イス７は、１６ｂｉｔデータバス２３に接続されてい
る。
バス２１に接続されている。３２ｂｉｔメモリ２は、３
２ｂｉｔデータバス２１に接続されている。ＤＭＡコン
トローラ６は、３２ｂｉｔデータバス２１および１６ｂ
ｉｔデータバス２３に接続されている。１６ｂｉｔデバ
イス７は、１６ｂｉｔデータバス２３に接続されてい
る。
【０００６】図２においては、ＤＭＡコントローラ６を
経由して、１６ｂｉｔデバイス７を３２ｂｉｔＣＰＵ１
および３２ｂｉｔメモリ２に接続し、ＤＭＡ転送によっ
て１６ｂｉｔデバイス７と３２ｂｉｔメモリ２との間の
データ転送を行う。
経由して、１６ｂｉｔデバイス７を３２ｂｉｔＣＰＵ１
および３２ｂｉｔメモリ２に接続し、ＤＭＡ転送によっ
て１６ｂｉｔデバイス７と３２ｂｉｔメモリ２との間の
データ転送を行う。
【０００７】ＤＭＡ転送を行う際には、ＤＭＡ転送を要
求する信号が１６ｂｉｔデバイス７からＤＭＡコントロ
ーラ６に出力される。
求する信号が１６ｂｉｔデバイス７からＤＭＡコントロ
ーラ６に出力される。
【０００８】１６ｂｉｔデバイス７から３２ｂｉｔメモ
リ２にデータ転送を行う場合には、ＤＭＡコントローラ
６は、まず１６ｂｉｔデバイス７にリード信号を出力し
てデータを読み出す。１６ｂｉｔデバイス７から読み出
されたデータは１６ｂｉｔであるので、１回目の読み出
し時には、ＤＭＡコントローラ６に内蔵されたバッファ
にデータが蓄えられる。同様にして２回目の読み出しを
行い、２回目の読み出し時には、ＤＭＡコントローラ６
は前回読み出したデータと合わせて３２ｂｉｔとしたデ
ータを３２ｂｉｔメモリ２に書き込む。
リ２にデータ転送を行う場合には、ＤＭＡコントローラ
６は、まず１６ｂｉｔデバイス７にリード信号を出力し
てデータを読み出す。１６ｂｉｔデバイス７から読み出
されたデータは１６ｂｉｔであるので、１回目の読み出
し時には、ＤＭＡコントローラ６に内蔵されたバッファ
にデータが蓄えられる。同様にして２回目の読み出しを
行い、２回目の読み出し時には、ＤＭＡコントローラ６
は前回読み出したデータと合わせて３２ｂｉｔとしたデ
ータを３２ｂｉｔメモリ２に書き込む。
【０００９】３２ｂｉｔメモリ２から１６ｂｉｔデバイ
ス７にデータを転送する場合には、ＤＭＡコントローラ
６が３２ｂｉｔメモリ２から３２ｂｉｔのデータを読み
出し、これを２回に分けて１６ｂｉｔデバイス７に書き
込む。
ス７にデータを転送する場合には、ＤＭＡコントローラ
６が３２ｂｉｔメモリ２から３２ｂｉｔのデータを読み
出し、これを２回に分けて１６ｂｉｔデバイス７に書き
込む。
【００１０】
【発明が解決しようとする課題】従来の技術の問題点
は、ＤＭＡコントローラを内蔵してメモリのデータバス
とデータバス幅が異なるデバイスを接続する場合には適
用できないということである。このため、ＤＭＡコント
ローラを内蔵してメモリのデータバスとデータバス幅が
異なるデバイスを接続する場合には、デバイスが接続さ
れているデータバスをメモリの上位１６ｂｉｔまたは下
位１６ｂｉｔに接続して使用するか、またはデバイスが
内蔵するＤＭＡコントローラ以外に、従来技術で説明し
たようなＤＭＡコントローラをＣＰＵボードに搭載する
必要があり、ＣＰＵボードのコストアップを招くという
問題点がある。
は、ＤＭＡコントローラを内蔵してメモリのデータバス
とデータバス幅が異なるデバイスを接続する場合には適
用できないということである。このため、ＤＭＡコント
ローラを内蔵してメモリのデータバスとデータバス幅が
異なるデバイスを接続する場合には、デバイスが接続さ
れているデータバスをメモリの上位１６ｂｉｔまたは下
位１６ｂｉｔに接続して使用するか、またはデバイスが
内蔵するＤＭＡコントローラ以外に、従来技術で説明し
たようなＤＭＡコントローラをＣＰＵボードに搭載する
必要があり、ＣＰＵボードのコストアップを招くという
問題点がある。
【００１１】その理由は、従来技術では、デバイスの外
部のＤＭＡコントローラが内蔵するバッファにデータを
蓄えて、データバス幅の異なるメモリにアクセスするこ
とを可能としており、このＤＭＡコントローラはメモリ
と同じ幅のデータバスに接続されていなければならな
い。一方、ＤＭＡコントローラを内蔵してメモリのデー
タバスとデータバス幅が異なるデバイスにおいては、内
蔵するＤＭＡコントローラは、デバイスと同様にメモリ
と異なるバス幅のデータバスにしか接続できないからで
ある。
部のＤＭＡコントローラが内蔵するバッファにデータを
蓄えて、データバス幅の異なるメモリにアクセスするこ
とを可能としており、このＤＭＡコントローラはメモリ
と同じ幅のデータバスに接続されていなければならな
い。一方、ＤＭＡコントローラを内蔵してメモリのデー
タバスとデータバス幅が異なるデバイスにおいては、内
蔵するＤＭＡコントローラは、デバイスと同様にメモリ
と異なるバス幅のデータバスにしか接続できないからで
ある。
【００１２】本発明の目的は、ＤＭＡコントローラを内
蔵して１６ｂｉｔのデータバス幅を備えるデバイスと３
２ｂｉｔのデータバス幅を備えるメモリとの間でＤＭＡ
によるデータ転送を可能にすることである。
蔵して１６ｂｉｔのデータバス幅を備えるデバイスと３
２ｂｉｔのデータバス幅を備えるメモリとの間でＤＭＡ
によるデータ転送を可能にすることである。
【００１３】
【課題を解決するための手段】上記のような問題点を解
決するために本発明のデータバス幅変換制御回路を有す
るＣＰＵボードは、３２ｂｉｔのデータバス幅を備える
ＣＰＵと３２ｂｉｔのデータバス幅を備えるメモリとを
有するＣＰＵボードであって、バスマスタとなってダイ
レクトメモリアクセス転送によって該メモリにアクセス
することが可能な１６ｂｉｔのデータバス幅を備えるダ
イレクトメモリアクセスコントローラ内蔵デバイスと、
データバス幅変換バッファと、データバス幅変換制御回
路とを有し、該ＣＰＵが、３２ｂｉｔデータバスおよび
アドレスバスに接続され、該メモリが、該３２ｂｉｔデ
ータバスおよび該アドレスバスに接続され、該ダイレク
トメモリアクセスコントローラ内蔵デバイスが、１６ｂ
ｉｔデータバスおよび該アドレスバスに接続され、該デ
ータバス幅変換バッファが、該３２ｂｉｔデータバスお
よび該１６ｂｉｔデータバスに接続され、該データバス
幅変換制御回路が、該アドレスバスに接続される。
決するために本発明のデータバス幅変換制御回路を有す
るＣＰＵボードは、３２ｂｉｔのデータバス幅を備える
ＣＰＵと３２ｂｉｔのデータバス幅を備えるメモリとを
有するＣＰＵボードであって、バスマスタとなってダイ
レクトメモリアクセス転送によって該メモリにアクセス
することが可能な１６ｂｉｔのデータバス幅を備えるダ
イレクトメモリアクセスコントローラ内蔵デバイスと、
データバス幅変換バッファと、データバス幅変換制御回
路とを有し、該ＣＰＵが、３２ｂｉｔデータバスおよび
アドレスバスに接続され、該メモリが、該３２ｂｉｔデ
ータバスおよび該アドレスバスに接続され、該ダイレク
トメモリアクセスコントローラ内蔵デバイスが、１６ｂ
ｉｔデータバスおよび該アドレスバスに接続され、該デ
ータバス幅変換バッファが、該３２ｂｉｔデータバスお
よび該１６ｂｉｔデータバスに接続され、該データバス
幅変換制御回路が、該アドレスバスに接続される。
【００１４】上記本発明のデータバス幅変換制御回路を
有するＣＰＵボードは、前記データバス幅変換制御回路
が、前記ダイレクトメモリアクセスコントローラ内蔵デ
バイスがバスマスタとなる場合に、前記データバス幅変
換バッファと前記メモリとに制御信号を出力する。
有するＣＰＵボードは、前記データバス幅変換制御回路
が、前記ダイレクトメモリアクセスコントローラ内蔵デ
バイスがバスマスタとなる場合に、前記データバス幅変
換バッファと前記メモリとに制御信号を出力する。
【００１５】このような構成の本発明は、データバス幅
変換制御回路から出力される制御信号によって、データ
バス幅変換バッファが、１６ｂｉｔのデータバス幅を備
えるＤＭＡコントローラ内蔵デバイスから１６ｂｉｔデ
ータバスに出力された転送データを入力して、３２ｂｉ
ｔデータバスのうちのアドレス信号によって指示される
上位１６ｂｉｔまたは下位１６ｂｉｔのいずれかに出力
することが可能となる。このため、１６ｂｉｔのデータ
バス幅を備えるＤＭＡコントローラ内蔵デバイスが内蔵
するＤＭＡコントローラから１６ｂｉｔデータバスに出
力されたデータを、３２ｂｉｔデータバスの上位１６ｂ
ｉｔまたは下位１６ｂｉｔに入力することが可能とな
る。
変換制御回路から出力される制御信号によって、データ
バス幅変換バッファが、１６ｂｉｔのデータバス幅を備
えるＤＭＡコントローラ内蔵デバイスから１６ｂｉｔデ
ータバスに出力された転送データを入力して、３２ｂｉ
ｔデータバスのうちのアドレス信号によって指示される
上位１６ｂｉｔまたは下位１６ｂｉｔのいずれかに出力
することが可能となる。このため、１６ｂｉｔのデータ
バス幅を備えるＤＭＡコントローラ内蔵デバイスが内蔵
するＤＭＡコントローラから１６ｂｉｔデータバスに出
力されたデータを、３２ｂｉｔデータバスの上位１６ｂ
ｉｔまたは下位１６ｂｉｔに入力することが可能とな
る。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１７】［１］構成の説明 図１は、本発明の一実施の形態におけるＣＰＵボードの
構成を示すブロック図である。
構成を示すブロック図である。
【００１８】本発明の一実施の形態の構成について、図
１を参照して詳細に説明する。
１を参照して詳細に説明する。
【００１９】図１に示すように、本発明の最良の実施の
形態は、３２ｂｉｔのデータバス幅を備えるＣＰＵ（以
下、３２ｂｉｔＣＰＵと記述する）１と、同じく３２ｂ
ｉｔのデータバス幅を備えるメモリ（以下、３２ｂｉｔ
メモリと記述する）２と、データバス幅変換バッファ３
と、１６ｂｉｔのデータバス幅を備えるＤＭＡコントロ
ーラを内蔵するデバイス（以下、１６ｂｉｔＤＭＡコン
トローラ内蔵デバイスと記述する）４と、データバス幅
変換制御回路５と、３２ｂｉｔデータバス１１と、アド
レスバス１２と、１６ｂｉｔデータバス１３とを有する
構成となっている。
形態は、３２ｂｉｔのデータバス幅を備えるＣＰＵ（以
下、３２ｂｉｔＣＰＵと記述する）１と、同じく３２ｂ
ｉｔのデータバス幅を備えるメモリ（以下、３２ｂｉｔ
メモリと記述する）２と、データバス幅変換バッファ３
と、１６ｂｉｔのデータバス幅を備えるＤＭＡコントロ
ーラを内蔵するデバイス（以下、１６ｂｉｔＤＭＡコン
トローラ内蔵デバイスと記述する）４と、データバス幅
変換制御回路５と、３２ｂｉｔデータバス１１と、アド
レスバス１２と、１６ｂｉｔデータバス１３とを有する
構成となっている。
【００２０】３２ｂｉｔＣＰＵ１は、３２ｂｉｔデータ
バス１１およびアドレスバス１２に接続されている。３
２ｂｉｔメモリ２は、３２ｂｉｔデータバス１１および
アドレスバス１２に接続されている。データバス幅変換
バッファ３は、３２ｂｉｔデータバス１１と１６ｂｉｔ
データバス１３との両方に接続されている。１６ｂｉｔ
ＤＭＡコントローラ内蔵デバイス４は、アドレスバス１
２および１６ｂｉｔデータバス１３に接続されている。
データバス幅変換制御回路５は、制御信号をデータバス
幅変換バッファ３および３２ｂｉｔメモリ２に出力す
る。
バス１１およびアドレスバス１２に接続されている。３
２ｂｉｔメモリ２は、３２ｂｉｔデータバス１１および
アドレスバス１２に接続されている。データバス幅変換
バッファ３は、３２ｂｉｔデータバス１１と１６ｂｉｔ
データバス１３との両方に接続されている。１６ｂｉｔ
ＤＭＡコントローラ内蔵デバイス４は、アドレスバス１
２および１６ｂｉｔデータバス１３に接続されている。
データバス幅変換制御回路５は、制御信号をデータバス
幅変換バッファ３および３２ｂｉｔメモリ２に出力す
る。
【００２１】［２］動作の説明 本発明の一実施の形態の動作について、図１を参照して
詳細に説明する。
詳細に説明する。
【００２２】ＤＭＡ転送によって３２ｂｉｔメモリ２か
ら１６ｂｉｔＤＭＡコントローラ内蔵デバイス４にデー
タを転送する場合について説明する。この場合には、１
６ｂｉｔＤＭＡコントローラ内蔵デバイス４がバスマス
タとなって、転送データのアドレスを示すアドレス信号
をアドレスバス１２上に出力する。
ら１６ｂｉｔＤＭＡコントローラ内蔵デバイス４にデー
タを転送する場合について説明する。この場合には、１
６ｂｉｔＤＭＡコントローラ内蔵デバイス４がバスマス
タとなって、転送データのアドレスを示すアドレス信号
をアドレスバス１２上に出力する。
【００２３】データバス幅変換制御回路５は、アドレス
バス１２上のアドレス信号の最下位ｂｉｔを入力して、
その値が０の場合には、３２ｂｉｔデータバス１１の上
位１６ｂｉｔと１６ｂｉｔデータバス１３とを接続する
ように指示する制御信号をデータバス幅変換バッファ３
に出力し、上位１６ｂｉｔが有効であることを指示する
制御信号を３２ｂｉｔメモリ２に出力する。また、アド
レスバス１２上のアドレス信号の最下位ｂｉｔを入力し
て、その値が１の場合には、データバス幅変換制御回路
５は、３２ｂｉｔデータバス１１の下位１６ｂｉｔを１
６ｂｉｔデータバス１３と接続するように指示する制御
信号をデータバス幅変換バッファ３に出力し、下位１６
ｂｉｔが有効であることを指示する制御信号を３２ｂｉ
ｔメモリ２に出力する。
バス１２上のアドレス信号の最下位ｂｉｔを入力して、
その値が０の場合には、３２ｂｉｔデータバス１１の上
位１６ｂｉｔと１６ｂｉｔデータバス１３とを接続する
ように指示する制御信号をデータバス幅変換バッファ３
に出力し、上位１６ｂｉｔが有効であることを指示する
制御信号を３２ｂｉｔメモリ２に出力する。また、アド
レスバス１２上のアドレス信号の最下位ｂｉｔを入力し
て、その値が１の場合には、データバス幅変換制御回路
５は、３２ｂｉｔデータバス１１の下位１６ｂｉｔを１
６ｂｉｔデータバス１３と接続するように指示する制御
信号をデータバス幅変換バッファ３に出力し、下位１６
ｂｉｔが有効であることを指示する制御信号を３２ｂｉ
ｔメモリ２に出力する。
【００２４】３２ｂｉｔメモリ２は、アドレスバス１２
から入力されるアドレス信号の最下位ｂｉｔに対応して
データバス幅変換制御回路５から出力される制御信号に
よって有効であることを示された上位１６ｂｉｔまたは
下位１６ｂｉｔのいずれかのデータのみを、３２ｂｉｔ
データバス１１上に出力する。
から入力されるアドレス信号の最下位ｂｉｔに対応して
データバス幅変換制御回路５から出力される制御信号に
よって有効であることを示された上位１６ｂｉｔまたは
下位１６ｂｉｔのいずれかのデータのみを、３２ｂｉｔ
データバス１１上に出力する。
【００２５】データバス幅変換バッファ３は、データバ
ス幅変換制御回路５から出力される制御信号に従って、
３２ｂｉｔデータバス１１の上位１６ｂｉｔまたは下位
１６ｂｉｔのいずれかを１６ｂｉｔデータバス１３上に
出力する。
ス幅変換制御回路５から出力される制御信号に従って、
３２ｂｉｔデータバス１１の上位１６ｂｉｔまたは下位
１６ｂｉｔのいずれかを１６ｂｉｔデータバス１３上に
出力する。
【００２６】１６ｂｉｔＤＭＡコントローラ内蔵デバイ
ス４は、指定されたアドレスに従って、１６ｂｉｔデー
タバス１３上のデータを３２ｂｉｔメモリ２からの読み
出しデータとして入力する。これによって、３２ｂｉｔ
メモリ２から１６ｂｉｔＤＭＡコントローラ内蔵デバイ
ス４へのＤＭＡデータ転送が実行される。
ス４は、指定されたアドレスに従って、１６ｂｉｔデー
タバス１３上のデータを３２ｂｉｔメモリ２からの読み
出しデータとして入力する。これによって、３２ｂｉｔ
メモリ２から１６ｂｉｔＤＭＡコントローラ内蔵デバイ
ス４へのＤＭＡデータ転送が実行される。
【００２７】次に、ＤＭＡ転送によって１６ｂｉｔＤＭ
Ａコントローラ内蔵デバイス４から３２ｂｉｔメモリ２
にデータを転送する場合について説明する。この場合に
も、上述の場合と同様に１６ｂｉｔＤＭＡコントローラ
内蔵デバイス４がバスマスタとなって、転送データのア
ドレスを示すアドレス信号をアドレスバス１２上に出力
する。
Ａコントローラ内蔵デバイス４から３２ｂｉｔメモリ２
にデータを転送する場合について説明する。この場合に
も、上述の場合と同様に１６ｂｉｔＤＭＡコントローラ
内蔵デバイス４がバスマスタとなって、転送データのア
ドレスを示すアドレス信号をアドレスバス１２上に出力
する。
【００２８】データバス幅変換制御回路５は、アドレス
バス１２上のアドレス信号の最下位ｂｉｔを入力して、
その値が０の場合には、３２ｂｉｔデータバス１１の上
位１６ｂｉｔと１６ｂｉｔデータバス１３とを接続する
ように指示する制御信号をデータバス幅変換バッファ３
に出力し、上位１６ｂｉｔが有効であることを指示する
制御信号を３２ｂｉｔメモリ２に出力する。また、アド
レスバス１２上のアドレス信号の最下位ｂｉｔを入力し
て、その値が１の場合には、データバス幅変換制御回路
５は、３２ｂｉｔデータバス１１の下位１６ｂｉｔを１
６ｂｉｔデータバス１３と接続するように指示する制御
信号をデータバス幅変換バッファ３に出力し、下位１６
ｂｉｔが有効であることを指示する制御信号を３２ｂｉ
ｔメモリ２に出力する。
バス１２上のアドレス信号の最下位ｂｉｔを入力して、
その値が０の場合には、３２ｂｉｔデータバス１１の上
位１６ｂｉｔと１６ｂｉｔデータバス１３とを接続する
ように指示する制御信号をデータバス幅変換バッファ３
に出力し、上位１６ｂｉｔが有効であることを指示する
制御信号を３２ｂｉｔメモリ２に出力する。また、アド
レスバス１２上のアドレス信号の最下位ｂｉｔを入力し
て、その値が１の場合には、データバス幅変換制御回路
５は、３２ｂｉｔデータバス１１の下位１６ｂｉｔを１
６ｂｉｔデータバス１３と接続するように指示する制御
信号をデータバス幅変換バッファ３に出力し、下位１６
ｂｉｔが有効であることを指示する制御信号を３２ｂｉ
ｔメモリ２に出力する。
【００２９】１６ｂｉｔＤＭＡコントローラ内蔵デバイ
ス４は、転送データを１６ｂｉｔデータバス１３に出力
する。
ス４は、転送データを１６ｂｉｔデータバス１３に出力
する。
【００３０】データバス幅変換バッファ３は、データバ
ス幅変換制御回路５から出力される制御信号に従って、
１６ｂｉｔデータバス１３上のデータを３２ｂｉｔデー
タバス１１の上位１６ｂｉｔまたは下位１６ｂｉｔのい
ずれかに出力する。
ス幅変換制御回路５から出力される制御信号に従って、
１６ｂｉｔデータバス１３上のデータを３２ｂｉｔデー
タバス１１の上位１６ｂｉｔまたは下位１６ｂｉｔのい
ずれかに出力する。
【００３１】３２ｂｉｔメモリ２は、データバス幅変換
制御回路５から出力される制御信号に従って、３２ｂｉ
ｔデータバス１１上の上位１６ｂｉｔまたは下位１６ｂ
ｉｔのいずれかのデータのみを入力して格納する。これ
によって、１６ｂｉｔＤＭＡコントローラ内蔵デバイス
４から３２ｂｉｔメモリ２へのＤＭＡデータ転送が実行
される。
制御回路５から出力される制御信号に従って、３２ｂｉ
ｔデータバス１１上の上位１６ｂｉｔまたは下位１６ｂ
ｉｔのいずれかのデータのみを入力して格納する。これ
によって、１６ｂｉｔＤＭＡコントローラ内蔵デバイス
４から３２ｂｉｔメモリ２へのＤＭＡデータ転送が実行
される。
【００３２】
【発明の効果】以上説明したように本発明は、データバ
ス幅変換制御回路から出力される制御信号によって、デ
ータバス幅変換バッファが、１６ｂｉｔのデータバス幅
を備えるＤＭＡコントローラ内蔵デバイスから１６ｂｉ
ｔデータバスに出力された転送データを入力して、３２
ｂｉｔデータバスのうちのアドレス信号によって指示さ
れる上位１６ｂｉｔまたは下位１６ｂｉｔのいずれかに
出力することができる。このため、１６ｂｉｔのデータ
バス幅を備えるＤＭＡコントローラ内蔵デバイスが内蔵
するＤＭＡコントローラから１６ｂｉｔデータバスに出
力されたデータを、３２ｂｉｔデータバスの上位１６ｂ
ｉｔまたは下位１６ｂｉｔに入力することができる。
ス幅変換制御回路から出力される制御信号によって、デ
ータバス幅変換バッファが、１６ｂｉｔのデータバス幅
を備えるＤＭＡコントローラ内蔵デバイスから１６ｂｉ
ｔデータバスに出力された転送データを入力して、３２
ｂｉｔデータバスのうちのアドレス信号によって指示さ
れる上位１６ｂｉｔまたは下位１６ｂｉｔのいずれかに
出力することができる。このため、１６ｂｉｔのデータ
バス幅を備えるＤＭＡコントローラ内蔵デバイスが内蔵
するＤＭＡコントローラから１６ｂｉｔデータバスに出
力されたデータを、３２ｂｉｔデータバスの上位１６ｂ
ｉｔまたは下位１６ｂｉｔに入力することができる。
【００３３】このようにして、ＤＭＡコントローラを内
蔵して１６ｂｉｔのデータバス幅を備えるＤＭＡコント
ローラ内蔵デバイスと３２ｂｉｔのデータバス幅を備え
るメモリとの間でＤＭＡによるデータ転送を行うことが
できるという効果を有する。これによって、１６ｂｉｔ
のデータバス幅を備えるＤＭＡコントローラ内蔵デバイ
スが、ＤＭＡによるデータ転送を行うために必要なメモ
リ容量を従来の半分にして、従来と同様の機能を実現す
ることができ、低コストなＣＰＵボードを実現すること
ができるという効果を有する。
蔵して１６ｂｉｔのデータバス幅を備えるＤＭＡコント
ローラ内蔵デバイスと３２ｂｉｔのデータバス幅を備え
るメモリとの間でＤＭＡによるデータ転送を行うことが
できるという効果を有する。これによって、１６ｂｉｔ
のデータバス幅を備えるＤＭＡコントローラ内蔵デバイ
スが、ＤＭＡによるデータ転送を行うために必要なメモ
リ容量を従来の半分にして、従来と同様の機能を実現す
ることができ、低コストなＣＰＵボードを実現すること
ができるという効果を有する。
【図１】本発明の一実施の形態におけるＣＰＵボードの
構成を示すブロック図
構成を示すブロック図
【図２】従来例におけるＣＰＵボードの構成を示すブロ
ック図
ック図
１ ３２ｂｉｔＣＰＵ ２ ３２ｂｉｔメモリ ３ データバス幅変換バッファ ４ １６ｂｉｔＤＭＡコントローラ内蔵デバイス ５ データバス幅変換制御回路 ６ ＤＭＡコントローラ ７ デバイス １１，２１ ３２ｂｉｔデータバス １２ アドレスバス １３，２３ １６ｂｉｔデータバス
Claims (2)
- 【請求項１】 ３２ｂｉｔのデータバス幅を備えるＣＰ
Ｕと３２ｂｉｔのデータバス幅を備えるメモリとを有す
るＣＰＵボードにおいて、 バスマスタとなってダイレクトメモリアクセス転送によ
って該メモリにアクセスすることが可能な１６ｂｉｔの
データバス幅を備えるダイレクトメモリアクセスコント
ローラ内蔵デバイスと、データバス幅変換バッファと、
データバス幅変換制御回路とを有し、 該ＣＰＵが、３２ｂｉｔデータバスおよびアドレスバス
に接続され、 該メモリが、該３２ｂｉｔデータバスおよび該アドレス
バスに接続され、 該ダイレクトメモリアクセスコントローラ内蔵デバイス
が、１６ｂｉｔデータバスおよび該アドレスバスに接続
され、 該データバス幅変換バッファが、該３２ｂｉｔデータバ
スおよび該１６ｂｉｔデータバスに接続され、 該データバス幅変換制御回路が、該アドレスバスに接続
されることを特徴とする、データバス幅変換制御回路を
有するＣＰＵボード。 - 【請求項２】 前記データバス幅変換制御回路が、前記
ダイレクトメモリアクセスコントローラ内蔵デバイスが
バスマスタとなる場合に、前記データバス幅変換バッフ
ァと前記メモリとに制御信号を出力する、請求項１に記
載のデータバス幅変換制御回路を有するＣＰＵボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18611496A JPH1031647A (ja) | 1996-07-16 | 1996-07-16 | データバス幅変換制御回路を有するｃｐｕボード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18611496A JPH1031647A (ja) | 1996-07-16 | 1996-07-16 | データバス幅変換制御回路を有するｃｐｕボード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1031647A true JPH1031647A (ja) | 1998-02-03 |
Family
ID=16182616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18611496A Pending JPH1031647A (ja) | 1996-07-16 | 1996-07-16 | データバス幅変換制御回路を有するｃｐｕボード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1031647A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6510472B1 (en) * | 1999-09-23 | 2003-01-21 | Intel Corporation | Dual input lane reordering data buffer |
-
1996
- 1996-07-16 JP JP18611496A patent/JPH1031647A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6510472B1 (en) * | 1999-09-23 | 2003-01-21 | Intel Corporation | Dual input lane reordering data buffer |
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