JPH09265774A - 積層メモリモジュール基板およびその基板へのアクセス方式 - Google Patents
積層メモリモジュール基板およびその基板へのアクセス方式Info
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- JPH09265774A JPH09265774A JP30153796A JP30153796A JPH09265774A JP H09265774 A JPH09265774 A JP H09265774A JP 30153796 A JP30153796 A JP 30153796A JP 30153796 A JP30153796 A JP 30153796A JP H09265774 A JPH09265774 A JP H09265774A
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Abstract
(57)【要約】
【課題】本発明の課題は、複数個の積層メモリモジュー
ルを実装した積層メモリモジュール基板に対して、高速
にライトまたはイレースすることができるようにした積
層メモリモジュールのアクセス方式を提供することにあ
る。 【解決手段】本発明は、複数個の積層メモリモジュール
１を実装した積層メモリモジュール基板における上記積
層メモリモジュールの間または該積層メモリモジュール
内のメモリチップの間においてインターリーブ制御によ
り各メモリチップに対してライトアクセスまたはイレー
スアクセスをすることを特徴とする積層メモリモジュー
ルのアクセス方式である。
ルを実装した積層メモリモジュール基板に対して、高速
にライトまたはイレースすることができるようにした積
層メモリモジュールのアクセス方式を提供することにあ
る。 【解決手段】本発明は、複数個の積層メモリモジュール
１を実装した積層メモリモジュール基板における上記積
層メモリモジュールの間または該積層メモリモジュール
内のメモリチップの間においてインターリーブ制御によ
り各メモリチップに対してライトアクセスまたはイレー
スアクセスをすることを特徴とする積層メモリモジュー
ルのアクセス方式である。
Description
【０００１】
【発明の属する技術分野】本発明は、複数個実装された
積層メモリモジュールに対するアクセス方式および複数
個の積層メモリモジュールを実装した積層メモリモジュ
ール基板に関する。
積層メモリモジュールに対するアクセス方式および複数
個の積層メモリモジュールを実装した積層メモリモジュ
ール基板に関する。
【０００２】
【従来の技術】複数個実装された積層メモリモジュール
は、特開平１−３０９３６２号公報等で知られている如
く、非常に多くの記憶容量をもつことになる。しかしな
がら、この複数個実装された積層メモリモジュールに対
して例えば、８００ＭＢクラスのメモリ容量をもつ積層
メモリモジュール基板に対し、１６ｂバス幅で通常に書
き込みを行なうと書き込み時間が約３０分以上の非常に
長時間を要することになっていた。
は、特開平１−３０９３６２号公報等で知られている如
く、非常に多くの記憶容量をもつことになる。しかしな
がら、この複数個実装された積層メモリモジュールに対
して例えば、８００ＭＢクラスのメモリ容量をもつ積層
メモリモジュール基板に対し、１６ｂバス幅で通常に書
き込みを行なうと書き込み時間が約３０分以上の非常に
長時間を要することになっていた。
【０００３】
【発明が解決しようとする課題】上記従来技術において
は、複数個実装された積層メモリモジュールに対して高
速で書き込みを行うとすることについて考慮されていな
かった。
は、複数個実装された積層メモリモジュールに対して高
速で書き込みを行うとすることについて考慮されていな
かった。
【０００４】本発明の目的は、上記従来技術の課題を解
決すべく、複数個の積層メモリモジュールを実装した積
層メモリモジュール基板に対して、高速にライトまたは
イレースすることができるようにした積層メモリモジュ
ールのアクセス方式を提供することにある。
決すべく、複数個の積層メモリモジュールを実装した積
層メモリモジュール基板に対して、高速にライトまたは
イレースすることができるようにした積層メモリモジュ
ールのアクセス方式を提供することにある。
【０００５】また本発明の他の目的は、複数個の積層メ
モリモジュールを実装した積層メモリモジュール基板に
対して、モジュールの発熱集中を緩和して高速にライト
またはイレースすることができるようにした積層メモリ
モジュールのアクセス方式を提供することにある。
モリモジュールを実装した積層メモリモジュール基板に
対して、モジュールの発熱集中を緩和して高速にライト
またはイレースすることができるようにした積層メモリ
モジュールのアクセス方式を提供することにある。
【０００６】また本発明の他の目的は、複数個の積層メ
モリモジュールを実装した積層メモリモジュール基板に
対して、モジュールの発熱集中を緩和して高速にライト
またはイレースすることができるようにした積層メモリ
モジュール基板を提供することにある。
モリモジュールを実装した積層メモリモジュール基板に
対して、モジュールの発熱集中を緩和して高速にライト
またはイレースすることができるようにした積層メモリ
モジュール基板を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数個の積層メモリモジュールを実装し
た積層メモリモジュール基板における上記積層メモリモ
ジュールの間または該積層メモリモジュール内のメモリ
チップの間においてインターリーブ制御により各メモリ
チップに対してライトアクセスまたはイレースアクセス
をすることを特徴とする積層メモリモジュールのアクセ
ス方式である。
に、本発明は、複数個の積層メモリモジュールを実装し
た積層メモリモジュール基板における上記積層メモリモ
ジュールの間または該積層メモリモジュール内のメモリ
チップの間においてインターリーブ制御により各メモリ
チップに対してライトアクセスまたはイレースアクセス
をすることを特徴とする積層メモリモジュールのアクセ
ス方式である。
【０００８】また本発明は、複数個の積層メモリモジュ
ールを実装した積層メモリモジュール基板における上記
積層メモリモジュールの間または該積層メモリモジュー
ル内のメモリチップの間においてインターリーブ制御に
より各メモリチップに対してライトアクセスまたはイレ
ースアクセスをしてモジュール内の発熱が大きくなるの
を抑制することを特徴とする積層メモリモジュール基板
へのアクセス方式である。
ールを実装した積層メモリモジュール基板における上記
積層メモリモジュールの間または該積層メモリモジュー
ル内のメモリチップの間においてインターリーブ制御に
より各メモリチップに対してライトアクセスまたはイレ
ースアクセスをしてモジュール内の発熱が大きくなるの
を抑制することを特徴とする積層メモリモジュール基板
へのアクセス方式である。
【０００９】また本発明は、上記積層メモリモジュール
基板へのアクセス方式において、上記積層メモリモジュ
ールが積層フラッシュメモリモジュールであることを特
徴とする。
基板へのアクセス方式において、上記積層メモリモジュ
ールが積層フラッシュメモリモジュールであることを特
徴とする。
【００１０】また本発明は、複数個の積層メモリモジュ
ールを実装した積層メモリモジュール基板において、上
記積層メモリモジュールの間または該積層メモリモジュ
ール内のメモリチップの間においてインターリーブ制御
をして各メモリチップに対してライトアクセスまたはイ
レースアクセスをするインターリーブ制御回路を備えた
ことを特徴とする積層メモリモジュール基板である。
ールを実装した積層メモリモジュール基板において、上
記積層メモリモジュールの間または該積層メモリモジュ
ール内のメモリチップの間においてインターリーブ制御
をして各メモリチップに対してライトアクセスまたはイ
レースアクセスをするインターリーブ制御回路を備えた
ことを特徴とする積層メモリモジュール基板である。
【００１１】以上説明したように本発明によれば、大容
量メモリを実現する３次元実装構造の積層形メモリモジ
ュール基板に対して、集中発熱によってモジュールを破
損することなく高速でアクセスすることができる。例え
ば、３２Ｍｂメモリチップ、８層、２６モジュールによ
って８４０ＭＢのメモリ容量を得ることができる。この
積層形メモリモジュールに対してシリーズにアクセスし
た場合、１６ｂバス幅で書き込みを行うと約４４分要す
るのに対して、インターリーブ制御によって約１００秒
以下で書き込みが可能となる。
量メモリを実現する３次元実装構造の積層形メモリモジ
ュール基板に対して、集中発熱によってモジュールを破
損することなく高速でアクセスすることができる。例え
ば、３２Ｍｂメモリチップ、８層、２６モジュールによ
って８４０ＭＢのメモリ容量を得ることができる。この
積層形メモリモジュールに対してシリーズにアクセスし
た場合、１６ｂバス幅で書き込みを行うと約４４分要す
るのに対して、インターリーブ制御によって約１００秒
以下で書き込みが可能となる。
【００１２】
【発明の実施の形態】本発明に係る実施の形態について
図面を用いて説明する。
図面を用いて説明する。
【００１３】まず、図１は、基板上に複数個実装する積
層メモリモジュールを示す図で、（ａ）は平面図、
（ｂ）は正面図である。図２は、マザー基板上に、積層
メモリモジュールを行：Ｗ方向と列：Ｓ方向に配列して
実装した場合を示す斜視図である。即ち、積層メモリモ
ジュール１は、例えばアウターリード２に接続したフィ
ルム状の基板３にメモリチップ４を搭載したものを積み
重ねて（例えば層数Ｈ＝８層）形成される。即ち、モジ
ュール全体としては、チップセレクトＣＳは層数分（こ
の場合は、例えば８）独立に設けられ、他のピンは８層
共通のピン配置をとる。この積層メモリモジュール１
は、マザー基板２１上に積層メモリモジュール１を行：
Ｗ方向と列：Ｓ方向に配列して実装される。そして、マ
ザー基板２１上に設けられたリード／ライト制御回路２
２は、各積層メモリモジュール１の各メモリチップ４と
アウタリード２を介して接続される。
層メモリモジュールを示す図で、（ａ）は平面図、
（ｂ）は正面図である。図２は、マザー基板上に、積層
メモリモジュールを行：Ｗ方向と列：Ｓ方向に配列して
実装した場合を示す斜視図である。即ち、積層メモリモ
ジュール１は、例えばアウターリード２に接続したフィ
ルム状の基板３にメモリチップ４を搭載したものを積み
重ねて（例えば層数Ｈ＝８層）形成される。即ち、モジ
ュール全体としては、チップセレクトＣＳは層数分（こ
の場合は、例えば８）独立に設けられ、他のピンは８層
共通のピン配置をとる。この積層メモリモジュール１
は、マザー基板２１上に積層メモリモジュール１を行：
Ｗ方向と列：Ｓ方向に配列して実装される。そして、マ
ザー基板２１上に設けられたリード／ライト制御回路２
２は、各積層メモリモジュール１の各メモリチップ４と
アウタリード２を介して接続される。
【００１４】図３には、単体のフラッシュメモリチップ
４ａを示す。図３に示すようにフラッシュメモリチップ
４ａには、ＡＤ（アドレス指定）端子とＤＴ（データ入
出）端子とＯＥ（出力イネーブル）端子とＷＥ（ライト
イネーブル）端子とＣＳ（チップセレクト）端子とＶＰ
Ｐ（電圧印加）端子とが設けられている。そして、フラ
ッシュメモリチップ４ａにおいて、ライト動作のとき
に、ＶＰＰ端子から高い電圧が印加されることになる。
４ａを示す。図３に示すようにフラッシュメモリチップ
４ａには、ＡＤ（アドレス指定）端子とＤＴ（データ入
出）端子とＯＥ（出力イネーブル）端子とＷＥ（ライト
イネーブル）端子とＣＳ（チップセレクト）端子とＶＰ
Ｐ（電圧印加）端子とが設けられている。そして、フラ
ッシュメモリチップ４ａにおいて、ライト動作のとき
に、ＶＰＰ端子から高い電圧が印加されることになる。
【００１５】図４には、フラッシュメモリチップ４ａへ
のライト動作モードを示す。ＡＤ、ＤＴ、ＣＳ、ＷＥ、
ＯＥは、各サイクル（ＴＣ，ＴＥ，ＴＳ）におけるそれ
ぞれの端子に入出力される信号を示す。フラッシュメモ
リチップ４ａへのライト動作モードは、コマンドサイク
ルＴＣ（代表数値例として１００〜２００ｎｓ）とライ
ト実行サイクルＴＥ（代表数値例として１〜６μｓ）と
コンファームサイクルＴＳ（代表数値例として１００ｎ
ｓ）とから成り立っている。
のライト動作モードを示す。ＡＤ、ＤＴ、ＣＳ、ＷＥ、
ＯＥは、各サイクル（ＴＣ，ＴＥ，ＴＳ）におけるそれ
ぞれの端子に入出力される信号を示す。フラッシュメモ
リチップ４ａへのライト動作モードは、コマンドサイク
ルＴＣ（代表数値例として１００〜２００ｎｓ）とライ
ト実行サイクルＴＥ（代表数値例として１〜６μｓ）と
コンファームサイクルＴＳ（代表数値例として１００ｎ
ｓ）とから成り立っている。
【００１６】図５には、フラッシュメモリチップへのイ
レース動作モードを示す。ＡＤ、ＤＴ、ＣＳ、ＷＥ、Ｏ
Ｅは、各サイクル（ＴＣ，ＴＥ，ＴＳ）におけるそれぞ
れの端子に入出力される信号を示す。フラッシュメモリ
チップ４ａへのイレース動作モードも、コマンドサイク
ルとイレース実行サイクルとコンファームサイクルとか
ら成り立っている。以上の説明中、コンファームサイク
ルはデータがライト又はイレースされたかを、メモリチ
ップからのステータス信号をリードして確認するサイク
ルであり、使用するメモリチップの種類或いは使用方法
によっては省略されるサイクルである。
レース動作モードを示す。ＡＤ、ＤＴ、ＣＳ、ＷＥ、Ｏ
Ｅは、各サイクル（ＴＣ，ＴＥ，ＴＳ）におけるそれぞ
れの端子に入出力される信号を示す。フラッシュメモリ
チップ４ａへのイレース動作モードも、コマンドサイク
ルとイレース実行サイクルとコンファームサイクルとか
ら成り立っている。以上の説明中、コンファームサイク
ルはデータがライト又はイレースされたかを、メモリチ
ップからのステータス信号をリードして確認するサイク
ルであり、使用するメモリチップの種類或いは使用方法
によっては省略されるサイクルである。
【００１７】次に本発明に係る複数のフラッシュメモリ
チップ４ａへのインターリーブ制御に基づくライト動作
モードについて図６を用いて説明する。但し、インター
リーブ数＝２の場合を示す。まず、メモリチップ１にコ
マンドサイクルを発行する。メモリチップ１は、コマン
ドサイクルの内容を判断し、ライト実行サイクルに入
る。メモリチップ１がライト実行サイクルを行っている
間にメモリチップ２にコマンドサイクルを発行する。メ
モリチップ２がコマンドサイクルの内容を判断し、ライ
ト実行サイクルを行っている間にメモリチップ１に対し
コンファームサイクルを発行する。メモリチップ１のコ
ンファームサイクルが終了するとメモリチップ２に対し
コンファームサイクルを発行する。即ち、メモリチップ
１に対するライト動作モードに対してメモリチップ２に
対するライト動作モードを例えばライト実行サイクル分
シフトさせたインターリーブ制御（同時並列アクセス）
を行うことにより、ライト時間の高速化が図れる。特に
メモリチップにおいてライト実行サイクルＴＥにおいて
発熱が生じることになるため、例えばライト実行サイク
ル分シフトさせたインターリーブ制御することによっ
て、仮にメモリチップ１とメモリチップ２とが隣接して
いても、モジュール内の発熱が大きくなることを抑制
し、放熱効果を高めてメモリチップが動作不良になるの
を防止することができる。更に各積層メモリモジュール
１毎に冷却用のフィンを付けて冷却効果を高めれば、モ
ジュール内において同時にライト実行サイクルを行わせ
るメモリチップの数を増やすことができる。特にモジュ
ール内の発熱集中を抑制するためには、モジュール間の
メモリチップ同士でインターリーブ制御をするのが望ま
しい。メモリチップにおいてライト実行サイクルＴＥが
終了した時点で発熱が減少したからといって直ちに放熱
されることができないからである。
チップ４ａへのインターリーブ制御に基づくライト動作
モードについて図６を用いて説明する。但し、インター
リーブ数＝２の場合を示す。まず、メモリチップ１にコ
マンドサイクルを発行する。メモリチップ１は、コマン
ドサイクルの内容を判断し、ライト実行サイクルに入
る。メモリチップ１がライト実行サイクルを行っている
間にメモリチップ２にコマンドサイクルを発行する。メ
モリチップ２がコマンドサイクルの内容を判断し、ライ
ト実行サイクルを行っている間にメモリチップ１に対し
コンファームサイクルを発行する。メモリチップ１のコ
ンファームサイクルが終了するとメモリチップ２に対し
コンファームサイクルを発行する。即ち、メモリチップ
１に対するライト動作モードに対してメモリチップ２に
対するライト動作モードを例えばライト実行サイクル分
シフトさせたインターリーブ制御（同時並列アクセス）
を行うことにより、ライト時間の高速化が図れる。特に
メモリチップにおいてライト実行サイクルＴＥにおいて
発熱が生じることになるため、例えばライト実行サイク
ル分シフトさせたインターリーブ制御することによっ
て、仮にメモリチップ１とメモリチップ２とが隣接して
いても、モジュール内の発熱が大きくなることを抑制
し、放熱効果を高めてメモリチップが動作不良になるの
を防止することができる。更に各積層メモリモジュール
１毎に冷却用のフィンを付けて冷却効果を高めれば、モ
ジュール内において同時にライト実行サイクルを行わせ
るメモリチップの数を増やすことができる。特にモジュ
ール内の発熱集中を抑制するためには、モジュール間の
メモリチップ同士でインターリーブ制御をするのが望ま
しい。メモリチップにおいてライト実行サイクルＴＥが
終了した時点で発熱が減少したからといって直ちに放熱
されることができないからである。
【００１８】図７には、リード／ライト制御回路２２と
各積層メモリモジュール１の各メモリチップ４との信号
接続関係の一例を示す。但し、Ｗ＝３，Ｓ＝２，Ｈ＝４
の場合を示す。リード／ライト制御回路２２において、
ＡＤＰ端子には、図８に示すアドレス信号バス（ＡＤ
Ｐ）が入力され、ＤＴＰ端子には、１６ｂｉｔのデータ
バス信号（ＤＴＰ）が入出力され、Ｒ／Ｗ端子にはリー
ド／ライト信号が入力され、ＣＫ端子にはクロック信号
が入力される。図８に示すアドレスバス信号（ＡＤＰ）
は、ＭＳＢ（Ｍost Ｓignificant Ｂit)からＬＳＢ（Ｌ
ast ＳignificantＢit)の間において、サイドＩＤ番
号、モジュール番号、チップ番号、バイト番号からな
り、チップのバイト数：Ｐ＝２のＱ乗で示される。この
うちサイドＩＤは、複数のメモリモジュールを、例えば
マザーボードの表面にあるものと裏面にあるものとに分
けて、グループ化して識別するための信号である。
各積層メモリモジュール１の各メモリチップ４との信号
接続関係の一例を示す。但し、Ｗ＝３，Ｓ＝２，Ｈ＝４
の場合を示す。リード／ライト制御回路２２において、
ＡＤＰ端子には、図８に示すアドレス信号バス（ＡＤ
Ｐ）が入力され、ＤＴＰ端子には、１６ｂｉｔのデータ
バス信号（ＤＴＰ）が入出力され、Ｒ／Ｗ端子にはリー
ド／ライト信号が入力され、ＣＫ端子にはクロック信号
が入力される。図８に示すアドレスバス信号（ＡＤＰ）
は、ＭＳＢ（Ｍost Ｓignificant Ｂit)からＬＳＢ（Ｌ
ast ＳignificantＢit)の間において、サイドＩＤ番
号、モジュール番号、チップ番号、バイト番号からな
り、チップのバイト数：Ｐ＝２のＱ乗で示される。この
うちサイドＩＤは、複数のメモリモジュールを、例えば
マザーボードの表面にあるものと裏面にあるものとに分
けて、グループ化して識別するための信号である。
【００１９】リード／ライト制御回路２２からのＡＤ
（アドレス）信号は、出力信号であり、各モジュールの
メモリチップのＡＤ端子に送信され、ＤＴ（１６ｂｉｔ
のデータ）信号は各モジュールのメモリチップのＤＴ端
子との間で送受信され、ＯＥ（出力イネーブル：Ｏutpu
t Ｅnable)信号は各モジュールのメモリチップのＯＥ端
子に送信され、ＷＥ（ライトイネーブル：Ｗrite Ｅnab
le）信号は各モジュールのメモリチップのＷＥ端子に送
信され、ＣＳ（チップセレクト）信号（ＣＳ１〜ＣＳ２
４）は、各モジュールのメモリチップのＣＳ１〜ＣＳ４
（Ｈ＝４の場合）の端子に送信される。
（アドレス）信号は、出力信号であり、各モジュールの
メモリチップのＡＤ端子に送信され、ＤＴ（１６ｂｉｔ
のデータ）信号は各モジュールのメモリチップのＤＴ端
子との間で送受信され、ＯＥ（出力イネーブル：Ｏutpu
t Ｅnable)信号は各モジュールのメモリチップのＯＥ端
子に送信され、ＷＥ（ライトイネーブル：Ｗrite Ｅnab
le）信号は各モジュールのメモリチップのＷＥ端子に送
信され、ＣＳ（チップセレクト）信号（ＣＳ１〜ＣＳ２
４）は、各モジュールのメモリチップのＣＳ１〜ＣＳ４
（Ｈ＝４の場合）の端子に送信される。
【００２０】図９は、Ｗ＝３，Ｓ＝２，Ｈ＝４の場合の
６個の積層メモリモジュール基板構成を展開して示した
図であり、図８においてＰ＝８の場合である。また、図
１０および図１１および図１２は、図９に示す６個の積
層メモリモジュール基板構成の制御を時間ベース別に示
したもので、（ａ）はノンインターリーブの場合を示
し、（ｂ）はモジュール内インターリーブ制御の場合を
示し、（ｃ）はモジュール間インターリーブ制御の場合
を示したものである。なお図１０および図１１および図
１２においては、Ｔ＝１〜Ｐとして示したが、図９にお
いてはＰ＝８として示している。
６個の積層メモリモジュール基板構成を展開して示した
図であり、図８においてＰ＝８の場合である。また、図
１０および図１１および図１２は、図９に示す６個の積
層メモリモジュール基板構成の制御を時間ベース別に示
したもので、（ａ）はノンインターリーブの場合を示
し、（ｂ）はモジュール内インターリーブ制御の場合を
示し、（ｃ）はモジュール間インターリーブ制御の場合
を示したものである。なお図１０および図１１および図
１２においては、Ｔ＝１〜Ｐとして示したが、図９にお
いてはＰ＝８として示している。
【００２１】もし図１０（ａ）および図１１（ａ）およ
び図１２（ａ）に示すようにノンインターリーブの場合
には、例えば、３２Ｍｂメモリチップ、８層、２６モジ
ュールによって８４０ＭＢのメモリ容量をもつ積層メモ
リモジュール基板構成に対してアクセスして１６ｂバス
幅で書き込みを行うと約４４分要することになる。しか
し、図１０（ｂ）および図１１（ｂ）および図１２
（ｂ）並びに図１０（ｃ）および図１１（ｃ）および図
１２（ｃ）に示すようにインターリーブ制御すれば、例
えば、３２Ｍｂメモリチップ、８層、２６モジュールに
よって８４０ＭＢのメモリ容量をもつ積層メモリモジュ
ール基板構成に対してアクセスして１６ｂバス幅で書き
込みを行うと約１００秒以下の６０秒程度で発熱集中に
よってメモリチップを損傷させることなく実行すること
ができる。
び図１２（ａ）に示すようにノンインターリーブの場合
には、例えば、３２Ｍｂメモリチップ、８層、２６モジ
ュールによって８４０ＭＢのメモリ容量をもつ積層メモ
リモジュール基板構成に対してアクセスして１６ｂバス
幅で書き込みを行うと約４４分要することになる。しか
し、図１０（ｂ）および図１１（ｂ）および図１２
（ｂ）並びに図１０（ｃ）および図１１（ｃ）および図
１２（ｃ）に示すようにインターリーブ制御すれば、例
えば、３２Ｍｂメモリチップ、８層、２６モジュールに
よって８４０ＭＢのメモリ容量をもつ積層メモリモジュ
ール基板構成に対してアクセスして１６ｂバス幅で書き
込みを行うと約１００秒以下の６０秒程度で発熱集中に
よってメモリチップを損傷させることなく実行すること
ができる。
【００２２】図１０（ｂ）および図１１（ｂ）および図
１２（ｂ）に示すように、各積層メモリモジュール１内
の層間のインターリーブ制御よりも、図１０（ｃ）およ
び図１１（ｃ）および図１２（ｃ）に示すように、積層
メモリモジュール１間のインターリーブ制御の方が積層
メモリモジュール内に発熱が集中しないことから望まし
い。尚、説明の便宜上、積層メモリモジュール内インタ
ーリーブの際に図１０（ｂ）および図１１（ｂ）では、
モジュール内チップのアクセス順序をＨ＝１→２→３→
４の様にしたが、使用するモジュールの形態、メモリチ
ップの特性に応じてＨ＝１→４→２→３の様に、任意に
そのアクセス順序を変えることができる。また積層メモ
リモジュール間インターリーブの場合も、図１０（ｃ）
および図１１（ｃ）および図１２（ｃ）では（Ｗ，Ｓ）
＝（１，１）→（２，１）→（１，２）→（２，２）の
順序としたが、同様に例えば（Ｗ，Ｓ）＝（２，１）→
（２，２）→（１，１）→（１，２）の様に、任意にア
クセス順序を変えることが可能である。
１２（ｂ）に示すように、各積層メモリモジュール１内
の層間のインターリーブ制御よりも、図１０（ｃ）およ
び図１１（ｃ）および図１２（ｃ）に示すように、積層
メモリモジュール１間のインターリーブ制御の方が積層
メモリモジュール内に発熱が集中しないことから望まし
い。尚、説明の便宜上、積層メモリモジュール内インタ
ーリーブの際に図１０（ｂ）および図１１（ｂ）では、
モジュール内チップのアクセス順序をＨ＝１→２→３→
４の様にしたが、使用するモジュールの形態、メモリチ
ップの特性に応じてＨ＝１→４→２→３の様に、任意に
そのアクセス順序を変えることができる。また積層メモ
リモジュール間インターリーブの場合も、図１０（ｃ）
および図１１（ｃ）および図１２（ｃ）では（Ｗ，Ｓ）
＝（１，１）→（２，１）→（１，２）→（２，２）の
順序としたが、同様に例えば（Ｗ，Ｓ）＝（２，１）→
（２，２）→（１，１）→（１，２）の様に、任意にア
クセス順序を変えることが可能である。
【００２３】特に、各積層メモリモジュール１に、例え
ば冷却フィンを取付けて放熱効率を向上させれば、図１
０（ｂ）および図１１（ｂ）に示すように、各積層メモ
リモジュール１内の層間のインターリーブ制御でも、メ
モリチップを損傷させることなく、例えば８４０ＭＢの
大メモリ容量をもつ積層メモリモジュール基板構成に対
して１００秒以下の非常に短時間で書き込み、またはイ
レース（消去）を実行することができる。
ば冷却フィンを取付けて放熱効率を向上させれば、図１
０（ｂ）および図１１（ｂ）に示すように、各積層メモ
リモジュール１内の層間のインターリーブ制御でも、メ
モリチップを損傷させることなく、例えば８４０ＭＢの
大メモリ容量をもつ積層メモリモジュール基板構成に対
して１００秒以下の非常に短時間で書き込み、またはイ
レース（消去）を実行することができる。
【００２４】次に、本発明に係る複数のフラッシュメモ
リチップ４ａへのインターリーブ制御に基づくライト動
作モードの他の実施例について図１３を用いて説明す
る。コマンドサイクルは２つのパターンで構成している
が、パターン１はリードやライトなどコマンドの種類を
表すものなので、インターリーブの対象メモリチップに
入力するデータは全て同一である。そこで、パターン１
をインターリーブ対象メモリチップに同時に入力し、パ
ターン２以降については、図６と同様にメモリチップの
アクセス順に連続して入力することで、インターリーブ
数を更に増やすことが出来、アクセス時間の高速化が図
れる。
リチップ４ａへのインターリーブ制御に基づくライト動
作モードの他の実施例について図１３を用いて説明す
る。コマンドサイクルは２つのパターンで構成している
が、パターン１はリードやライトなどコマンドの種類を
表すものなので、インターリーブの対象メモリチップに
入力するデータは全て同一である。そこで、パターン１
をインターリーブ対象メモリチップに同時に入力し、パ
ターン２以降については、図６と同様にメモリチップの
アクセス順に連続して入力することで、インターリーブ
数を更に増やすことが出来、アクセス時間の高速化が図
れる。
【００２５】図１４に図１３で示したインターリーブ制
御に基づくライト動作を実現する回路構成の一例を示
す。但し、インターリーブ数＝４、メモリチップ数＝１
６の場合を示す。アドレスデコーダ３１はインターリー
ブを行うメモリブロックを選択し、アドレスデコーダ３
２はアクセスするメモリチップを選択するがＥＮ信号が
有効時（この回路例では論理値Ｈ）のときのみデコード
機能を行う。コマンドフラグＣＦは、図１３に記載して
いるコマンドサイクルのパターン１を発生するとき論理
値Ｈを出力する信号である。まず、アドレスデコーダ３
１で、インターリーブを行うメモリブロックに接続され
ているアドレスデコード３２のＥＮのみを有効にする。
選択されたアドレスデコーダ３２は、入力されたアドレ
ス値により、アクセスするメモリチップ４を選択する
が、コマンドサイクルのパターン１を入力する際は、コ
マンドフラグＣＦが論理値Ｈになるので、インターリー
ブするブロックの全てのメモリチップにコマンドが書き
込まれる。コマンドサイクルのパターン２以降は、コマ
ンドフラグＣＦの論理値をＬにして、メモリチップ４に
個別にアクセスすることにより、図１３で示したライト
動作を実現する。尚、本実施例は、任意のインターリー
ブ数及びメモリチップ数に対応できる。また、メモリチ
ップのアクセス順にも制約はないので、メモリモジュー
ル間のインターリーブも実現できるため、メモリを積層
に構成する際の発熱集中対策にも対応できる。
御に基づくライト動作を実現する回路構成の一例を示
す。但し、インターリーブ数＝４、メモリチップ数＝１
６の場合を示す。アドレスデコーダ３１はインターリー
ブを行うメモリブロックを選択し、アドレスデコーダ３
２はアクセスするメモリチップを選択するがＥＮ信号が
有効時（この回路例では論理値Ｈ）のときのみデコード
機能を行う。コマンドフラグＣＦは、図１３に記載して
いるコマンドサイクルのパターン１を発生するとき論理
値Ｈを出力する信号である。まず、アドレスデコーダ３
１で、インターリーブを行うメモリブロックに接続され
ているアドレスデコード３２のＥＮのみを有効にする。
選択されたアドレスデコーダ３２は、入力されたアドレ
ス値により、アクセスするメモリチップ４を選択する
が、コマンドサイクルのパターン１を入力する際は、コ
マンドフラグＣＦが論理値Ｈになるので、インターリー
ブするブロックの全てのメモリチップにコマンドが書き
込まれる。コマンドサイクルのパターン２以降は、コマ
ンドフラグＣＦの論理値をＬにして、メモリチップ４に
個別にアクセスすることにより、図１３で示したライト
動作を実現する。尚、本実施例は、任意のインターリー
ブ数及びメモリチップ数に対応できる。また、メモリチ
ップのアクセス順にも制約はないので、メモリモジュー
ル間のインターリーブも実現できるため、メモリを積層
に構成する際の発熱集中対策にも対応できる。
【００２６】以上メモリのライト動作モードについて説
明したが、イレース動作モードについても、ライト動作
モードのコマンド値及びデータ値を替えることで、高速
イレースが可能になる。
明したが、イレース動作モードについても、ライト動作
モードのコマンド値及びデータ値を替えることで、高速
イレースが可能になる。
【００２７】以上の実施の形態はフラッシュメモリから
なる積層メモリモジュール基板構成について説明した
が、ＳＲＡＭ、ＤＲＡＭにも適用することは可能とな
る。
なる積層メモリモジュール基板構成について説明した
が、ＳＲＡＭ、ＤＲＡＭにも適用することは可能とな
る。
【００２８】またリード動作に関しては、ライトした順
序通りに読み出せばよい。
序通りに読み出せばよい。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
例えば８４０ＭＢの大メモリ容量をもつ積層メモリモジ
ュール基板構成に対して、メモリチップ若しくはモジュ
ールを損傷させることなく、１００秒以下の非常に短時
間で書き込み、またはイレース（消去）を実行すること
ができる。また本発明によれば、メモリチップ若しくは
モジュールを損傷させることなく、１００秒以下の非常
に短時間で書き込み、またはイレース（消去）を実行す
ることができるので、読み書き可能なフラッシュメモリ
からなる積層メモリモジュール基板構成に対して優れた
効果を発揮することができる。
例えば８４０ＭＢの大メモリ容量をもつ積層メモリモジ
ュール基板構成に対して、メモリチップ若しくはモジュ
ールを損傷させることなく、１００秒以下の非常に短時
間で書き込み、またはイレース（消去）を実行すること
ができる。また本発明によれば、メモリチップ若しくは
モジュールを損傷させることなく、１００秒以下の非常
に短時間で書き込み、またはイレース（消去）を実行す
ることができるので、読み書き可能なフラッシュメモリ
からなる積層メモリモジュール基板構成に対して優れた
効果を発揮することができる。
【図１】本発明に係る積層メモリモジュールの一実施例
の形態を示す構成図で、（ａ）は平面図、（ｂ）は正面
図である。
の形態を示す構成図で、（ａ）は平面図、（ｂ）は正面
図である。
【図２】本発明に係る複数の積層メモリモジュールをマ
ザー基板上に配列実装した積層メモリモジュール基板構
成を示す斜視図である。
ザー基板上に配列実装した積層メモリモジュール基板構
成を示す斜視図である。
【図３】本発明に係るフラッシュメモリチップの一実施
の形態を示す図である。
の形態を示す図である。
【図４】本発明に係るフラッシュメモリチップへのライ
ト動作モードを示す図である。
ト動作モードを示す図である。
【図５】本発明に係るフラッシュメモリチップへのイレ
ース動作モードを示す図である。
ース動作モードを示す図である。
【図６】本発明に係るフラッシュメモリチップへのイン
ターリーブ制御に基づくライト動作モードを示す図であ
る。
ターリーブ制御に基づくライト動作モードを示す図であ
る。
【図７】本発明に係る積層メモリモジュール基板の回路
構成を示す図である。
構成を示す図である。
【図８】図７に示すリード／ライト制御回路に入力され
るアドレスバス信号（ＡＤＰ）の番号構成（データ構
成）を示す図である。
るアドレスバス信号（ＡＤＰ）の番号構成（データ構
成）を示す図である。
【図９】Ｗ＝３，Ｓ＝２，Ｈ＝４の場合の６個の積層メ
モリモジュール基板構成を展開して示した図である。
モリモジュール基板構成を展開して示した図である。
【図１０】本発明に係る積層メモリモジュール基板構成
における制御の先の部分を示す図で、（ａ）はノンイン
ターリーブの場合を示し、（ｂ）はモジュール内インタ
ーリーブ制御の場合を示し、（ｃ）はモジュール間イン
ターリーブ制御の場合を示した図である。
における制御の先の部分を示す図で、（ａ）はノンイン
ターリーブの場合を示し、（ｂ）はモジュール内インタ
ーリーブ制御の場合を示し、（ｃ）はモジュール間イン
ターリーブ制御の場合を示した図である。
【図１１】本発明に係る積層メモリモジュール基板構成
における制御の図１０に続く中間部分を示す図で、
（ａ）はノンインターリーブの場合を示し、（ｂ）はモ
ジュール内インターリーブ制御の場合を示し、（ｃ）は
モジュール間インターリーブ制御の場合を示した図であ
る。
における制御の図１０に続く中間部分を示す図で、
（ａ）はノンインターリーブの場合を示し、（ｂ）はモ
ジュール内インターリーブ制御の場合を示し、（ｃ）は
モジュール間インターリーブ制御の場合を示した図であ
る。
【図１２】本発明に係る積層メモリモジュール基板構成
における制御の図１１に続く後の部分を示す図で、
（ａ）はノンインターリーブの場合を示し、（ｂ）はモ
ジュール内インターリーブ制御の場合を示し、（ｃ）は
モジュール間インターリーブ制御の場合を示した図であ
る。
における制御の図１１に続く後の部分を示す図で、
（ａ）はノンインターリーブの場合を示し、（ｂ）はモ
ジュール内インターリーブ制御の場合を示し、（ｃ）は
モジュール間インターリーブ制御の場合を示した図であ
る。
【図１３】本発明に係るフラッシュメモリチップへのイ
ンターリーブ制御に基づくライト動作モードを示す図で
ある。
ンターリーブ制御に基づくライト動作モードを示す図で
ある。
【図１４】本発明に係る積層メモリモジュール基板の回
路構成を示す図である。
路構成を示す図である。
１…積層メモリモジュール、 ２…アウターリード、 ３…フィルム状の基板、 ４…メモリチップ、 ４ａ…フラッシュメモリチップ、 ２１…マザー基板、 ２２…リード／ライト制御回路、 ３１…アドレスデコーダ、 ３２…アドレスデコーダ。
Claims (7)
- 【請求項１】複数個の積層メモリモジュールを実装した
積層メモリモジュール基板における上記積層メモリモジ
ュールの間または該積層メモリモジュール内のメモリチ
ップの間においてインターリーブ制御により各メモリチ
ップに対してライトアクセスまたはイレースアクセスを
することを特徴とする積層メモリモジュール基板へのア
クセス方式。 - 【請求項２】複数個の積層メモリモジュールを実装した
積層メモリモジュール基板における上記積層メモリモジ
ュールの間または該積層メモリモジュール内のメモリチ
ップの間においてインターリーブ制御により各メモリチ
ップに対してライトアクセスまたはイレースアクセスを
して特定のモジュールに対してアクセスが集中するのを
抑制することを特徴とする積層メモリモジュール基板へ
のアクセス方式。 - 【請求項３】上記積層メモリモジュールが積層フラッシ
ュメモリモジュールであることを特徴とする請求項１ま
たは２記載の積層メモリモジュール基板へのアクセス方
式。 - 【請求項４】複数個の積層メモリモジュールを実装した
積層メモリモジュール基板において、上記積層メモリモ
ジュールの間または該積層メモリモジュール内のメモリ
チップの間においてインターリーブ制御をして各メモリ
チップに対してライトアクセスまたはイレースアクセス
をするインターリーブ制御回路を備えたことを特徴とす
る積層メモリモジュール基板。 - 【請求項５】コマンドサイクルをメモリチップに連続に
書き込むことにより、各メモリチップに対するライトア
クセスまたはイレースアクセスを高速化することを特徴
とするインターリーブ制御方式。 - 【請求項６】ライトコマンドまたはイレースコマンドを
インターリーブを行うメモリブロック内メモリチップ全
てに同時に書き込み、ライト時のライトアドレス及びラ
イトデータあるいはイレース時のイレースデータをメモ
リチップに連続に書き込むことにより各メモリチップに
対するライトアクセス及びイレースアクセスを高速化す
ることを特徴とするインターリーブ制御方式。 - 【請求項７】インターリーブを行うメモリブロックを選
択するアドレスデコーダとメモリチップを選択するアド
レスデコーダとコマンドフラグ信号を具備し、コマンド
フラグ信号で、アクセス対象を単一メモリチップかイン
ターリーブブロック内メモリチップ全てかに切り替える
ことにより、請求項６記載のインターリーブ制御を行う
ことを特徴とするインターリーブ制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30153796A JPH09265774A (ja) | 1996-01-24 | 1996-11-13 | 積層メモリモジュール基板およびその基板へのアクセス方式 |
| PCT/JP1997/000101 WO1997027593A1 (en) | 1996-01-24 | 1997-01-20 | Stacked memory module substrate and system for accessing the substrate |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-9949 | 1996-01-24 | ||
| JP994996 | 1996-01-24 | ||
| JP30153796A JPH09265774A (ja) | 1996-01-24 | 1996-11-13 | 積層メモリモジュール基板およびその基板へのアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09265774A true JPH09265774A (ja) | 1997-10-07 |
Family
ID=26344775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30153796A Pending JPH09265774A (ja) | 1996-01-24 | 1996-11-13 | 積層メモリモジュール基板およびその基板へのアクセス方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09265774A (ja) |
| WO (1) | WO1997027593A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003030045A (ja) * | 2001-07-16 | 2003-01-31 | Hitachi Communication Technologies Ltd | 記憶装置 |
| JP2004213856A (ja) * | 2002-12-27 | 2004-07-29 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリを利用したインタリーブ制御装置 |
| JP2006107691A (ja) * | 2004-10-05 | 2006-04-20 | Hynix Semiconductor Inc | 半導体メモリ装置、そのパッケージ及びそれを用いたメモリカード |
| JP2007149138A (ja) * | 2007-03-19 | 2007-06-14 | Renesas Technology Corp | 不揮発性メモリ装置 |
| US7894293B2 (en) | 2005-11-18 | 2011-02-22 | Elpida Memory, Inc. | Memory bank arrangement for stacked memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2728432B2 (ja) * | 1988-06-08 | 1998-03-18 | 株式会社日立製作所 | マルチチツプ半導体装置 |
| JP2550705B2 (ja) * | 1989-05-29 | 1996-11-06 | 日本電気株式会社 | 記憶装置 |
| JPH05120890A (ja) * | 1991-10-25 | 1993-05-18 | Hitachi Maxell Ltd | 情報媒体 |
-
1996
- 1996-11-13 JP JP30153796A patent/JPH09265774A/ja active Pending
-
1997
- 1997-01-20 WO PCT/JP1997/000101 patent/WO1997027593A1/ja not_active Ceased
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003030045A (ja) * | 2001-07-16 | 2003-01-31 | Hitachi Communication Technologies Ltd | 記憶装置 |
| JP2004213856A (ja) * | 2002-12-27 | 2004-07-29 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリを利用したインタリーブ制御装置 |
| JP2006107691A (ja) * | 2004-10-05 | 2006-04-20 | Hynix Semiconductor Inc | 半導体メモリ装置、そのパッケージ及びそれを用いたメモリカード |
| US7894293B2 (en) | 2005-11-18 | 2011-02-22 | Elpida Memory, Inc. | Memory bank arrangement for stacked memory |
| JP2007149138A (ja) * | 2007-03-19 | 2007-06-14 | Renesas Technology Corp | 不揮発性メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1997027593A1 (en) | 1997-07-31 |
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