JPS60210000A - フエイルメモリ - Google Patents
フエイルメモリInfo
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- JPS60210000A JPS60210000A JP59065889A JP6588984A JPS60210000A JP S60210000 A JPS60210000 A JP S60210000A JP 59065889 A JP59065889 A JP 59065889A JP 6588984 A JP6588984 A JP 6588984A JP S60210000 A JPS60210000 A JP S60210000A
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- JP
- Japan
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- memory
- address
- mode
- test
- test results
- Prior art date
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、各種半導体メモリの試験結果を、より効率的
、効果的に記憶できるようにしたフェイルメモリに関す
るものである。
、効果的に記憶できるようにしたフェイルメモリに関す
るものである。
従来のフェイルメモリは、例えば、被テストメモリの容
量と同容量かそれ以上の記憶容量を持ち、試験装置の最
高テスト速度の試験結果を記憶できるように、一般に高
速小容量のメモリを用いて大容量のメモリブロックを構
成したものか、あるいは、低速大容量、低消費電力のメ
モリを用いて、高速度試験のテスト結果を取込むために
、インタリーブ方式による回路構成上の工夫で並列的に
取込みを行なう方式のものであった。
量と同容量かそれ以上の記憶容量を持ち、試験装置の最
高テスト速度の試験結果を記憶できるように、一般に高
速小容量のメモリを用いて大容量のメモリブロックを構
成したものか、あるいは、低速大容量、低消費電力のメ
モリを用いて、高速度試験のテスト結果を取込むために
、インタリーブ方式による回路構成上の工夫で並列的に
取込みを行なう方式のものであった。
しかしながら、前者の構成では、高速メモリは一般に小
容量であるので、その高速性は高く評価されているが、
構成素子数を多く必要とし、かつ消費電力が大きくて大
電力を必要とし、さらに装置価格が高価とならざるを得
なかった。
容量であるので、その高速性は高く評価されているが、
構成素子数を多く必要とし、かつ消費電力が大きくて大
電力を必要とし、さらに装置価格が高価とならざるを得
なかった。
また、後者の構成では、インタリーブ段数が多くなるほ
ど全メモリ容量のうち実用されるものが少ないので、そ
の高速性に反してメモリブロックの１吏用効率の向上が
できず、それとともに、被テストメモリの容量増大化と
多数個同時テスト化による多チャンネル化が進むほど、
インタリープ段数倍のメモリ増設が必要となり、フェイ
ルメモリの・・−ドウエア規模が膨大とならざるを得な
かった。
ど全メモリ容量のうち実用されるものが少ないので、そ
の高速性に反してメモリブロックの１吏用効率の向上が
できず、それとともに、被テストメモリの容量増大化と
多数個同時テスト化による多チャンネル化が進むほど、
インタリープ段数倍のメモリ増設が必要となり、フェイ
ルメモリの・・−ドウエア規模が膨大とならざるを得な
かった。
本発明の目的は、上記した問題点を解決すべく各種半導
体メモリの試験結果を、任意に組替え可能なメモリに効
率的に記憶し、大容量化と多チヤンネル同時テスト化と
を、最小のノ・−ドウエア規模で実現することが可能な
フェイルメモリを提供することにある。
体メモリの試験結果を、任意に組替え可能なメモリに効
率的に記憶し、大容量化と多チヤンネル同時テスト化と
を、最小のノ・−ドウエア規模で実現することが可能な
フェイルメモリを提供することにある。
本発明に係るフェイルメモリは、メモリ試験結果の入力
チャンネルと同数のメモリブロックからなるメモリ部と
、メモリ試験のアドレスの一時記憶をし、それを該当す
るメモリブロックに与えるとともに、そのアドレスをデ
コード信号に従ってデコードして上記メモリブロックの
メモリ選択をするアドレス入力部と、メモリ試験結果の
入力チャンネルをモード指定に従って選択するとともに
、メモリ試験結果の一時記憶をして該当するメモリブロ
ックに対する書込みを行なう試験結果入力部と、モード
指定に基づき、上記アドレス入力部のアドレス信号から
上記デコード信号を生成する直並列制御部と、テストク
ロックおよびモード指定に基づき、インタリーブモード
、シリーズモードまたはパラレルモードそれぞれについ
て、上記のメモリ試験のアドレスおよびメモリ試験結果
の一時記憶に所要の記憶指令クロック、ならびに上記の
試験結果の書込みに所要の書込クロックを生成するクロ
ック制御部とを具備し、高速度のメモリ試験結果はイン
タリーブモードで上記各メモリブロックへ並列に書き込
み、大容量・低速のメモリ試験結果はシリーズモードで
上記各メモリブロックへ直列に書き込み、また多数個同
時のメモリ試験結果はパラレルモードで上記各メモリブ
ロックごとに書き込みうるようにしたものである。
チャンネルと同数のメモリブロックからなるメモリ部と
、メモリ試験のアドレスの一時記憶をし、それを該当す
るメモリブロックに与えるとともに、そのアドレスをデ
コード信号に従ってデコードして上記メモリブロックの
メモリ選択をするアドレス入力部と、メモリ試験結果の
入力チャンネルをモード指定に従って選択するとともに
、メモリ試験結果の一時記憶をして該当するメモリブロ
ックに対する書込みを行なう試験結果入力部と、モード
指定に基づき、上記アドレス入力部のアドレス信号から
上記デコード信号を生成する直並列制御部と、テストク
ロックおよびモード指定に基づき、インタリーブモード
、シリーズモードまたはパラレルモードそれぞれについ
て、上記のメモリ試験のアドレスおよびメモリ試験結果
の一時記憶に所要の記憶指令クロック、ならびに上記の
試験結果の書込みに所要の書込クロックを生成するクロ
ック制御部とを具備し、高速度のメモリ試験結果はイン
タリーブモードで上記各メモリブロックへ並列に書き込
み、大容量・低速のメモリ試験結果はシリーズモードで
上記各メモリブロックへ直列に書き込み、また多数個同
時のメモリ試験結果はパラレルモードで上記各メモリブ
ロックごとに書き込みうるようにしたものである。
これを要するに、被テストメモリの容量と多数個同時テ
ストのチャンネル数、テスト速度とに応じ、フェイルメ
モリのメモリブロックについて直並列に構成を組替える
ことができるようにし、高速時のインタリーブ取込みモ
ード、多数個取り時のパラレルモード、または大容量取
込み時のシリアルモー ドの取込モードにより、各種の
高速・大容量メモリのテストや多数個同時テストを同一
のフェイルメモリで実現しようとするものである。
ストのチャンネル数、テスト速度とに応じ、フェイルメ
モリのメモリブロックについて直並列に構成を組替える
ことができるようにし、高速時のインタリーブ取込みモ
ード、多数個取り時のパラレルモード、または大容量取
込み時のシリアルモー ドの取込モードにより、各種の
高速・大容量メモリのテストや多数個同時テストを同一
のフェイルメモリで実現しようとするものである。
以下、本発明の実施例を図面に基づいて説明する。
第１図は、フェイルメモリの一般的使用条件を示す入力
構成図、第２図は本発明に係るフェイルメモリの使用形
態の模写的な説明図、第３図は、本発明に係るフェイル
メモリの一実施例の回路構成図、第４図は、その取込み
モードの比較の説明図である。
構成図、第２図は本発明に係るフェイルメモリの使用形
態の模写的な説明図、第３図は、本発明に係るフェイル
メモリの一実施例の回路構成図、第４図は、その取込み
モードの比較の説明図である。
ここで、１０は試験結果入力部、１１−１〜１１−３は
、そのマルチプレクサ、１２−１〜１２−４は同試験結
果一時記憶レジスタ、１３−１〜１３−４は同ナントゲ
ート、２０は直並列制御部、２１，２２．２３は、その
コントロール、ゲート、２４は同デコーダ、３０はクロ
ック制御部、４０はアドレス入力部、４１−１．４１−
２は、そのアドレス一時記憶レジスタ、４２−１〜４２
−４は同メモリ選択器、５０はメモリ部、５１〜５４は
、そのメモリブロックである。
、そのマルチプレクサ、１２−１〜１２−４は同試験結
果一時記憶レジスタ、１３−１〜１３−４は同ナントゲ
ート、２０は直並列制御部、２１，２２．２３は、その
コントロール、ゲート、２４は同デコーダ、３０はクロ
ック制御部、４０はアドレス入力部、４１−１．４１−
２は、そのアドレス一時記憶レジスタ、４２−１〜４２
−４は同メモリ選択器、５０はメモリ部、５１〜５４は
、そのメモリブロックである。
テスト時におけるフェイルメモリへの書込み環境条件と
しては、第１図に示すように、第１に被テストメモリの
メモリ容量によって決まるアドレス入力のビット数があ
り、一般のメモリ試験装置では２４ビット程度まで用意
しておりｌ、１６Ｍｂｉｔのメモリ容量のものまで対応
できるようになっている。
しては、第１図に示すように、第１に被テストメモリの
メモリ容量によって決まるアドレス入力のビット数があ
り、一般のメモリ試験装置では２４ビット程度まで用意
しておりｌ、１６Ｍｂｉｔのメモリ容量のものまで対応
できるようになっている。
また、被テストメモリの多数個同時テストを可能とする
ために、試験結果のチャンネル数を多く入力できるよう
に大容量のものを細面かに用意している。さらに、フェ
イルメモリは装置の小型化。
ために、試験結果のチャンネル数を多く入力できるよう
に大容量のものを細面かに用意している。さらに、フェ
イルメモリは装置の小型化。
低価格化を図るために、低速大容量のメモリ素子を使用
して、試験装置の最高テスト速度に十分追随できるよう
、２ウエイまたはそれ以上のインタリープ方式を採用し
て対応している。しかし、通常の試験装置では、テスト
速度が高速になるほど、ハードウェア規模とコストが増
大するので、メモリ容量としては、せいぜい１〜４Ｍｂ
ｉｔ程度であり、多数個取りも４〜８個程度である。
して、試験装置の最高テスト速度に十分追随できるよう
、２ウエイまたはそれ以上のインタリープ方式を採用し
て対応している。しかし、通常の試験装置では、テスト
速度が高速になるほど、ハードウェア規模とコストが増
大するので、メモリ容量としては、せいぜい１〜４Ｍｂ
ｉｔ程度であり、多数個取りも４〜８個程度である。
このような使用条件のもとで、１式のフェイルメモリを
効果的に利用しながら、大容量化と多数個同時テスト化
、さらに高速化を達成するフェイルメモリの構成とその
使用形態を第２図で説明する。つまり、高速メモリのテ
ストの場合には、インタリープ方式（ここでは２ウエイ
インタリーブの場合について説明するが、４ウ工イ以上
となってもよい。）により、２つのメモリブロックを使
用して、例えば試験結果の入力チャンネル０１〜Ｃ１６
（７）うちＣＩ 、 Ｃ３、Ｃ５，、旧・・、 Ｃ１５
（Ｄみの取込みを行ない（高速インタリープモード）、
高速メモリではないが大容量メモリの場合には、メモリ
ブロックを複数個（Ｎ個）のシリーズにつなぎ合わせて
順次取込むことにより、１面当りのメモリ容量の大容量
化（Ｎ倍）を図り（大容量シリーズモード）、また同時
テストを多くしたい場合には、各試験結果の入力チャン
ネルＣＩ、Ｃ２゜Ｃ３，・−・・−、Ｃ１３，Ｃ１４，
Ｃ１５，Ｃ１６をフェイルメモリのブロックと１対１に
パラレル入力できるように（多数個取りパラレルモード
）考慮したものである。
効果的に利用しながら、大容量化と多数個同時テスト化
、さらに高速化を達成するフェイルメモリの構成とその
使用形態を第２図で説明する。つまり、高速メモリのテ
ストの場合には、インタリープ方式（ここでは２ウエイ
インタリーブの場合について説明するが、４ウ工イ以上
となってもよい。）により、２つのメモリブロックを使
用して、例えば試験結果の入力チャンネル０１〜Ｃ１６
（７）うちＣＩ 、 Ｃ３、Ｃ５，、旧・・、 Ｃ１５
（Ｄみの取込みを行ない（高速インタリープモード）、
高速メモリではないが大容量メモリの場合には、メモリ
ブロックを複数個（Ｎ個）のシリーズにつなぎ合わせて
順次取込むことにより、１面当りのメモリ容量の大容量
化（Ｎ倍）を図り（大容量シリーズモード）、また同時
テストを多くしたい場合には、各試験結果の入力チャン
ネルＣＩ、Ｃ２゜Ｃ３，・−・・−、Ｃ１３，Ｃ１４，
Ｃ１５，Ｃ１６をフェイルメモリのブロックと１対１に
パラレル入力できるように（多数個取りパラレルモード
）考慮したものである。
以下、第３図に基づき、本発明のフェイルメモリの回路
構成を２ウ工イインタリープ方式を基本とした場合につ
いて具体的に説明する。
構成を２ウ工イインタリープ方式を基本とした場合につ
いて具体的に説明する。
そのメモリ部５０は、例えば、入力チャンネルＣ１〜Ｃ
４に対応して４個のメモリブロック５１〜５４からなり
、それらの入力信号のライト信号Ｗは、試験結果が不良
の場合に試験結果入力部１０からパルス信号として与え
られる。一方、不良個所のアドレスＡは、各メモリ選択
器２５１〜５４にアドレス入力部４０から供給される。
４に対応して４個のメモリブロック５１〜５４からなり
、それらの入力信号のライト信号Ｗは、試験結果が不良
の場合に試験結果入力部１０からパルス信号として与え
られる。一方、不良個所のアドレスＡは、各メモリ選択
器２５１〜５４にアドレス入力部４０から供給される。
また、各メモリブロック５１〜５４を構成する各内部メ
モリ素子を選択するチップセレクト信号ｃｓは、同様に
アドレス入力部４ｏから供給され、被テストメモリのア
ドレスと１対１に対応して不良記憶が行なわれる。試験
結果の入力チャンネルＣ３゜Ｃ４側についても入力チャ
ンネルＣＩ、Ｃ２側と同様であるが、チャンネルマルチ
プレクサ１１−３の入力チャンネルが１つ増加する。
モリ素子を選択するチップセレクト信号ｃｓは、同様に
アドレス入力部４ｏから供給され、被テストメモリのア
ドレスと１対１に対応して不良記憶が行なわれる。試験
結果の入力チャンネルＣ３゜Ｃ４側についても入力チャ
ンネルＣＩ、Ｃ２側と同様であるが、チャンネルマルチ
プレクサ１１−３の入力チャンネルが１つ増加する。
以上の２組の試験結果入力部１ｏと、アドレス入力部４
０と２、メモリ部５０の各組（以−Ｌｌいずれも入力チ
ャンネルＣＩ、Ｃ２またはＣ３，Ｃ４力ｔｌ猷）左置１
繕にＱ Ｌｌ トの箱米す玄日側〃虚トー］−ムと し
詰；できるのは明らかである。
０と２、メモリ部５０の各組（以−Ｌｌいずれも入力チ
ャンネルＣＩ、Ｃ２またはＣ３，Ｃ４力ｔｌ猷）左置１
繕にＱ Ｌｌ トの箱米す玄日側〃虚トー］−ムと し
詰；できるのは明らかである。
これらの複数組のメモリブロックで高速インタリーブ取
込み、大容量メモリ取込み、多数個取りを効率的に行な
うために、直並列制御部２０及びクロック制御部３０を
設けている。
込み、大容量メモリ取込み、多数個取りを効率的に行な
うために、直並列制御部２０及びクロック制御部３０を
設けている。
続いて、各動作モードごとに各部の動作を説明する。ま
ず、高速インタリープモードでは、入力チャンネルＣ１
の試験結果を、２つのメモリブロック５１．５２を使用
して並列的に取込むために、インタリープモード指定信
号Ｉをアクティブにすゲ°−１・ ることによ１す、直並列制御部２０のコントロ＝ｒ′（
ノアゲート）２１．同（アンドゲート）２２により、各
メモリブロック内のメモリ選択を独立して行なうメモリ
選択器（ＤＥＣ）４２−１．４２−２を動作可能とする
。一方、試験結果の入力チャンネルＣ１は、インタリー
プモード指定信号■によりマルチプレクサ１１−１で選
択されているノア、試験結果一時記憶レジスタ１２−１
．１２−２に、インタリープ形の記憶指令クロックＣＫ
Ｉ−Ｃｋ’９ｆテストサイクル−ｌテスト〃ロツり）ご
とに記憶され、同様にアドレス入力部４゜のアドレス一
時記憶レジスタ４１−１．４１−２に不良個所のアドレ
スが記憶される。そして、不良データが記憶された場合
、クロック制御部３゜カラの書込みクロック（ストロー
ブ）ＷＣＩ。
ず、高速インタリープモードでは、入力チャンネルＣ１
の試験結果を、２つのメモリブロック５１．５２を使用
して並列的に取込むために、インタリープモード指定信
号Ｉをアクティブにすゲ°−１・ ることによ１す、直並列制御部２０のコントロ＝ｒ′（
ノアゲート）２１．同（アンドゲート）２２により、各
メモリブロック内のメモリ選択を独立して行なうメモリ
選択器（ＤＥＣ）４２−１．４２−２を動作可能とする
。一方、試験結果の入力チャンネルＣ１は、インタリー
プモード指定信号■によりマルチプレクサ１１−１で選
択されているノア、試験結果一時記憶レジスタ１２−１
．１２−２に、インタリープ形の記憶指令クロックＣＫ
Ｉ−Ｃｋ’９ｆテストサイクル−ｌテスト〃ロツり）ご
とに記憶され、同様にアドレス入力部４゜のアドレス一
時記憶レジスタ４１−１．４１−２に不良個所のアドレ
スが記憶される。そして、不良データが記憶された場合
、クロック制御部３゜カラの書込みクロック（ストロー
ブ）ＷＣＩ。
ＷＣ２によりナントゲート１３−１．１３−２からパル
スが発生し、メモリブロック５１．５２の・該当アドレ
スに並列的に書込みが行なわれる。
スが発生し、メモリブロック５１．５２の・該当アドレ
スに並列的に書込みが行なわれる。
以下、試験結果の入力チャンネルＣ３，Ｃ４側も同様に
制御され、メモリブロック５３．５４にインタリーブ取
込みが行なわれる。
制御され、メモリブロック５３．５４にインタリーブ取
込みが行なわれる。
次に、大容量メモリ取込みの場合のシリーズモードでは
、シリーズモード指定信号Ｓにより、試験結果の入力チ
ャンネルＣ１がマルチプレクサ１１−１．１１−２．１
１−３で選択されているので、試験結果一時記憶レジス
タ１２−１−１２−４及びアドレス一時記憶レジスタ４
１−１゜４１−２には、クロック制御部３ｏがらの記憶
指令クロックＣＫＩ−，ＣＫ２が同一タイミングの信号
で与えられ、テストサイクル（テストクロック）ごとに
同一データが一時記憶される。また、メモリの書込みク
ロック信号ＷＣＩ、ＷＣ２も同様に同一タイミングで与
えられる。このモードの場合、１つのメモリブロックの
容量よりも大きな大容量メモリのテストを行なうために
、その分だけ入力アドレス数が有効アドレスとして増加
してアドレス入力部４０に入力されているので、この増
加分のアドレスは、直並列制御部２０のデコーダ２４に
より、このシリーズモード時にのみデコードされること
になる。そのデコード信号ＤＣＩ、ＤＣ２゜ＤＣ３，Ｄ
Ｃ４により、各メモリブロックに対応したメモリ選択器
４２−１．４２−２．４２−３゜４２−４が順次に動作
可能な状態に切替えられ、メモリブロック５１，５１，
５２．！５４への書込みがシリーズに行なわれ、被テス
トメモリの不良個所のアドレスと対応して記憶される。
、シリーズモード指定信号Ｓにより、試験結果の入力チ
ャンネルＣ１がマルチプレクサ１１−１．１１−２．１
１−３で選択されているので、試験結果一時記憶レジス
タ１２−１−１２−４及びアドレス一時記憶レジスタ４
１−１゜４１−２には、クロック制御部３ｏがらの記憶
指令クロックＣＫＩ−，ＣＫ２が同一タイミングの信号
で与えられ、テストサイクル（テストクロック）ごとに
同一データが一時記憶される。また、メモリの書込みク
ロック信号ＷＣＩ、ＷＣ２も同様に同一タイミングで与
えられる。このモードの場合、１つのメモリブロックの
容量よりも大きな大容量メモリのテストを行なうために
、その分だけ入力アドレス数が有効アドレスとして増加
してアドレス入力部４０に入力されているので、この増
加分のアドレスは、直並列制御部２０のデコーダ２４に
より、このシリーズモード時にのみデコードされること
になる。そのデコード信号ＤＣＩ、ＤＣ２゜ＤＣ３，Ｄ
Ｃ４により、各メモリブロックに対応したメモリ選択器
４２−１．４２−２．４２−３゜４２−４が順次に動作
可能な状態に切替えられ、メモリブロック５１，５１，
５２．！５４への書込みがシリーズに行なわれ、被テス
トメモリの不良個所のアドレスと対応して記憶される。
最後に、メモリブロックの容量と同等以下のメモリ容量
のテストの場合に多数個取りを行なうパラレルモードで
は、パラレルモード指定信号Ｐがアクティブとなってい
るので、マルチプレクサ１１−１．１１−２．１１−３
により、試験結果の入力チャンネルＣ２，Ｃ３，Ｃ４が
メモリブロック５２，５３．５４に対して１対１に対応
して切替えられ、一時記憶レジスタ１２−１．１２−２
．１２−３．１２−４及び４１−１．４１−２には、ク
ロック制御部３ｏがら記憶指令クロックＣＫＩ、ＣＫ２
が同一タイミングで与えられ、メモリ書込みクロックＷ
ＣＩ、Ｗ０．２も各同一タイミングで与えられる。パラ
レルモードでは、試験結果一時記憶レジスタ１２−１．
１２−２．１２−３．１２−４には入力チャンネルＣＩ
、Ｃ２゜Ｃ３，Ｃ４の不良データが各記憶されるため、
ンリ〜ズモードのように必ずしも同一データが記憶され
ない。また、各メモリブロック５１，５２゜５３．５４
のメモリ選択信号ｃｓは、対応するメモリ選択器４２−
１．４２−２．４２−３．４２〜４の動作をパラレルモ
ード指定信号Ｐで、すべて独立に可能とすることにより
、各チャンネルＣ１，Ｃ２，’Ｃ３，Ｃ４の試験結果に
応じてメモきる。
のテストの場合に多数個取りを行なうパラレルモードで
は、パラレルモード指定信号Ｐがアクティブとなってい
るので、マルチプレクサ１１−１．１１−２．１１−３
により、試験結果の入力チャンネルＣ２，Ｃ３，Ｃ４が
メモリブロック５２，５３．５４に対して１対１に対応
して切替えられ、一時記憶レジスタ１２−１．１２−２
．１２−３．１２−４及び４１−１．４１−２には、ク
ロック制御部３ｏがら記憶指令クロックＣＫＩ、ＣＫ２
が同一タイミングで与えられ、メモリ書込みクロックＷ
ＣＩ、Ｗ０．２も各同一タイミングで与えられる。パラ
レルモードでは、試験結果一時記憶レジスタ１２−１．
１２−２．１２−３．１２−４には入力チャンネルＣＩ
、Ｃ２゜Ｃ３，Ｃ４の不良データが各記憶されるため、
ンリ〜ズモードのように必ずしも同一データが記憶され
ない。また、各メモリブロック５１，５２゜５３．５４
のメモリ選択信号ｃｓは、対応するメモリ選択器４２−
１．４２−２．４２−３．４２〜４の動作をパラレルモ
ード指定信号Ｐで、すべて独立に可能とすることにより
、各チャンネルＣ１，Ｃ２，’Ｃ３，Ｃ４の試験結果に
応じてメモきる。
以上の動作内容を第４図にまとめて示す。すなわち、仮
に各メモリブロックをＩＭｂｉｔの容量で構成し、この
メモリブロックを１６面とした場合について、２ウ工イ
インタリープモード時には、３０ｎＳの高速動作で８べ
偏向時テストが可能であり、テスト速度が６０ｎＳよシ
低速の被メモリにおいては、パラレルモードで最大１６
個の多数個同時テストができ、またシリーズモードでは
、最大１６Ｍｂｉｔまでの大容量メモリまで同一フェイ
ルメモリで可能となる。
に各メモリブロックをＩＭｂｉｔの容量で構成し、この
メモリブロックを１６面とした場合について、２ウ工イ
インタリープモード時には、３０ｎＳの高速動作で８べ
偏向時テストが可能であり、テスト速度が６０ｎＳよシ
低速の被メモリにおいては、パラレルモードで最大１６
個の多数個同時テストができ、またシリーズモードでは
、最大１６Ｍｂｉｔまでの大容量メモリまで同一フェイ
ルメモリで可能となる。
以上、２ウ工イインタリーブ方式で説明したが、４ウエ
イまたはそれ以上のインタリーブにより、同様にして更
に高速化と多数個取りができる。また、メモリブロック
の容量を２Ｍ、４Ｍ、・・・・・・と構成できるので、
更に大規模・大容量化が可能である。
イまたはそれ以上のインタリーブにより、同様にして更
に高速化と多数個取りができる。また、メモリブロック
の容量を２Ｍ、４Ｍ、・・・・・・と構成できるので、
更に大規模・大容量化が可能である。
以上、詳細に説明したように、本発明によれば、メモリ
、あるいは低速メモリの多数個同時テストを必要に応じ
て切り分けて使用することができるので、フェイルメモ
リのより効率的、効果的な利用が可能となり、メモリ試
験の効率向上、経済化に顕著な効果が得られる。
、あるいは低速メモリの多数個同時テストを必要に応じ
て切り分けて使用することができるので、フェイルメモ
リのより効率的、効果的な利用が可能となり、メモリ試
験の効率向上、経済化に顕著な効果が得られる。
第１図は、フェイルメモリの一般的使用条件を示す入力
構成図、第２図は、本発明に係るフェイルメモリの使用
形態の模写的な説明図、第３図は、本発明に係るフェイ
ルメモリの一実施例の回路構成図、第４図は、その各取
込みモードの比較の説明図である。 １０・・・試験結果人力部、１１−１〜１１−３・・・
マルチプレクサ、１２−１〜１２−４・・・試験結果一
時記憶レジスタ、１３−１〜１３−４・・・ナンドゲ−
）、２０・２・直並列制御部、２１，２２．２３・・・
コントロールゲート、２４・・・デコーダ、３０・・・
クロック制御部、４０・・・アドレス入力部、４ｉ−１
〜４１＝２・・・アドレス一時記憶レジスタ、４２−１
〜４２−、−４・・・メモリ選択器、５０・・・メモリ
部、５１〜５４・・・メモリブロック。
構成図、第２図は、本発明に係るフェイルメモリの使用
形態の模写的な説明図、第３図は、本発明に係るフェイ
ルメモリの一実施例の回路構成図、第４図は、その各取
込みモードの比較の説明図である。 １０・・・試験結果人力部、１１−１〜１１−３・・・
マルチプレクサ、１２−１〜１２−４・・・試験結果一
時記憶レジスタ、１３−１〜１３−４・・・ナンドゲ−
）、２０・２・直並列制御部、２１，２２．２３・・・
コントロールゲート、２４・・・デコーダ、３０・・・
クロック制御部、４０・・・アドレス入力部、４ｉ−１
〜４１＝２・・・アドレス一時記憶レジスタ、４２−１
〜４２−、−４・・・メモリ選択器、５０・・・メモリ
部、５１〜５４・・・メモリブロック。
Claims (1)
- １、メモリ試験結果の入力チャンネルと同数のメモリブ
ロックからなるメモリ部と、メモリ試験のアドレスの一
時記憶をし、それを該当するメモリブロックに与えると
ともに、そのアドレスをデコード信号に従ってデコード
して上記メモリブロックのメモリ選択をするアドレス入
力部と、メモリ試験結果の入力チャンネルをモード指定
に従って選択するとともに、メモリ試験結果の一時記憶
をして該当するメモリブロックに対する書込みを行なう
試験結果入力部と、モード指定に基づき、上記アドレス
入力部のアドレス信号から上記デコード信号を生成する
直並列制御部と、テストクロックおよびモード指定に基
づき、インタリーブモード、シリーズモードまたはパラ
レルモードそれぞれについて、上記のメモリ試験のアド
レスおよびメモリ試験結果の一時記憶に所要の記憶指令
クロック、ならびに上記の試験結果の書込みに所要の書
込クロックを生成するクロック制御部とを具備し、高速
度のメモリ試験結果はインタリープモードで上記各メモ
リブロックへ並列に書き込み、大容量・低速のメモリ試
験結果はシリーズモードで上記各メモリブロックへ直列
に書き込み、また多数個同時のメモリ試験結果はパラレ
ルモードで上記各メモリブロックごとに書き込みうるよ
うにしたフェイルメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59065889A JPS60210000A (ja) | 1984-04-04 | 1984-04-04 | フエイルメモリ |
| US06/719,293 US4733392A (en) | 1984-04-04 | 1985-04-03 | Fail memory equipment in memory tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59065889A JPS60210000A (ja) | 1984-04-04 | 1984-04-04 | フエイルメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60210000A true JPS60210000A (ja) | 1985-10-22 |
| JPH0256760B2 JPH0256760B2 (ja) | 1990-12-03 |
Family
ID=13299983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59065889A Granted JPS60210000A (ja) | 1984-04-04 | 1984-04-04 | フエイルメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4733392A (ja) |
| JP (1) | JPS60210000A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04164266A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体集積回路装置の試験装置 |
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|---|---|---|---|---|
| JP2924905B2 (ja) * | 1988-03-25 | 1999-07-26 | エヌシーアール インターナショナル インコーポレイテッド | フアイル・バツクアツプ・システム |
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| JPH10269799A (ja) * | 1997-03-19 | 1998-10-09 | Advantest Corp | 半導体メモリ試験装置 |
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| US6320803B1 (en) * | 2000-03-23 | 2001-11-20 | Infineon Technologies Ac | Method and apparatus for improving the testing, yield and performance of very large scale integrated circuits |
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Family Cites Families (4)
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|---|---|---|---|---|
| US4414665A (en) * | 1979-11-21 | 1983-11-08 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory device test apparatus |
| US4369511A (en) * | 1979-11-21 | 1983-01-18 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory test equipment |
| US4541090A (en) * | 1981-06-09 | 1985-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| DE3482901D1 (de) * | 1983-05-11 | 1990-09-13 | Hitachi Ltd | Pruefgeraet fuer redundanzspeicher. |
-
1984
- 1984-04-04 JP JP59065889A patent/JPS60210000A/ja active Granted
-
1985
- 1985-04-03 US US06/719,293 patent/US4733392A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04164266A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体集積回路装置の試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4733392A (en) | 1988-03-22 |
| JPH0256760B2 (ja) | 1990-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |