JPH09266205A - 配線構造およびそれを用いた半導体装置 - Google Patents
配線構造およびそれを用いた半導体装置Info
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- JPH09266205A JPH09266205A JP7411496A JP7411496A JPH09266205A JP H09266205 A JPH09266205 A JP H09266205A JP 7411496 A JP7411496 A JP 7411496A JP 7411496 A JP7411496 A JP 7411496A JP H09266205 A JPH09266205 A JP H09266205A
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Abstract
(57)【要約】
【課題】配線全体にわたってＥＭを抑制できる配線構造
を提供すること。 【解決手段】折れ曲り配線構造において、各非折れ曲り
部分の配線の長さ（部分長）ＬP を使用電流密度で規定
される臨界長ＬC を越えない長さに設定する。
を提供すること。 【解決手段】折れ曲り配線構造において、各非折れ曲り
部分の配線の長さ（部分長）ＬP を使用電流密度で規定
される臨界長ＬC を越えない長さに設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、配線構造およびそ
れを用いた半導体装置に関する。
れを用いた半導体装置に関する。
【０００２】
【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
したＬＳＩが使用されている。このため、機器全体の性
能は、ＬＳＩ単体の性能と大きく結び付いている。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
したＬＳＩが使用されている。このため、機器全体の性
能は、ＬＳＩ単体の性能と大きく結び付いている。
【０００３】ＬＳＩ単体の性能向上は、集積度を高める
ことにより実現できる。しかし、ＬＳＩの高集積化が進
むと、ｌチップ面積に占める配線領域が大きくなるの
で、ＵＬＳＩにおいては配線の多層化が進んでいる。
ことにより実現できる。しかし、ＬＳＩの高集積化が進
むと、ｌチップ面積に占める配線領域が大きくなるの
で、ＵＬＳＩにおいては配線の多層化が進んでいる。
【０００４】多層配線においては、上下の金属配線は、
これら金属配線間に挿設された層間絶縁膜の開口部（ビ
アホール）内に埋め込まれた導電性部材により互いに電
気的に接続されている。
これら金属配線間に挿設された層間絶縁膜の開口部（ビ
アホール）内に埋め込まれた導電性部材により互いに電
気的に接続されている。
【０００５】上下の金属配線を接続するために、ビアホ
ールを導電性部材により埋め込んだ構造の導電接続部分
をビアという。多層化が進むＵＬＳＩにおいては、金属
配線は、その両端または一端にビアを有する構造が主構
造となる。
ールを導電性部材により埋め込んだ構造の導電接続部分
をビアという。多層化が進むＵＬＳＩにおいては、金属
配線は、その両端または一端にビアを有する構造が主構
造となる。
【０００６】このような多層配線構造は、単層配線構造
に比べて、エレクトロマイグレーション（ＥＭ）に起因
する信頼性の低下が起こりやすいことが知られている
（例えば、C.K.Fu et al.,2nd International Workshop
on Stress-induced Phenomenain Mealizations, ）。
に比べて、エレクトロマイグレーション（ＥＭ）に起因
する信頼性の低下が起こりやすいことが知られている
（例えば、C.K.Fu et al.,2nd International Workshop
on Stress-induced Phenomenain Mealizations, ）。
【０００７】この原因は以下のように考えられている。
従来の電流導入部（パッド）を有した単層配線構造にお
いては、このパッド自身が金属配線原子の原子溜め（Re
servoir ）として機能するため、配線全長に渡る原子の
流れ（Atmoic Flux ）によるパッドと配線との接続部分
における原子流束の発散（Atomic Flux Divergence）よ
りも、配線内の結晶粒界（粒界三重点あるいはバンブー
粒界）における流束の発散により形成されるボイドまた
はヒロックによる断線またはショートが金属配線の信頼
性を決定していた。
従来の電流導入部（パッド）を有した単層配線構造にお
いては、このパッド自身が金属配線原子の原子溜め（Re
servoir ）として機能するため、配線全長に渡る原子の
流れ（Atmoic Flux ）によるパッドと配線との接続部分
における原子流束の発散（Atomic Flux Divergence）よ
りも、配線内の結晶粒界（粒界三重点あるいはバンブー
粒界）における流束の発散により形成されるボイドまた
はヒロックによる断線またはショートが金属配線の信頼
性を決定していた。
【０００８】しかし、上述したようにＵＬＳＩのような
多層配線構造においては、ビアにより配線の一端または
両端を終端した構造が主体となるので、配線全長に渡る
原子流束による負極で形成されるボイドで生じる断線が
金属配線の信頼性を決定することになる。
多層配線構造においては、ビアにより配線の一端または
両端を終端した構造が主体となるので、配線全長に渡る
原子流束による負極で形成されるボイドで生じる断線が
金属配線の信頼性を決定することになる。
【０００９】一方、多層配線構造においては、短長効果
（Short Length Effect ）と呼ばれる配線不良の発生を
抑制する極めて特徴的な現象が生じることが知られてい
る（Blech,J.A.P.,1975 ）。
（Short Length Effect ）と呼ばれる配線不良の発生を
抑制する極めて特徴的な現象が生じることが知られてい
る（Blech,J.A.P.,1975 ）。
【００１０】この現象は、ＥＭに誘起された金属原子の
配線全長に渡る一方向拡散により配線全長に渡る応力勾
配が生じ、この応力勾配によりＥＭによる原子流束と反
対方向の拡散（Back Flow ）が生じるというものであ
る。ＥＭによる流束ＪEMおよびBack Flow による流束Ｊ
BFを具体的に書き下せば、 ＪEM＝Ｄ・Ｃ・ｊ・ｅ・ρ・Ｚ* ／（ｋ・Ｔ）
配線全長に渡る一方向拡散により配線全長に渡る応力勾
配が生じ、この応力勾配によりＥＭによる原子流束と反
対方向の拡散（Back Flow ）が生じるというものであ
る。ＥＭによる流束ＪEMおよびBack Flow による流束Ｊ
BFを具体的に書き下せば、 ＪEM＝Ｄ・Ｃ・ｊ・ｅ・ρ・Ｚ* ／（ｋ・Ｔ）
【００１１】
【数１】 となり、そして、二つの流束が釣り合う、すなわち、 ｊ・ｅ・ρ・Ｚ* −Δσ・Ωａ／Ｌ＝０ を満足するある電流密度ｊで定まる臨界長（Critical L
ength ）Ｌｃ Ｌｃ＝ｊ・ｅ・ρ・Ｚ* ／（Δσ・Ωａ） が存在する。
ength ）Ｌｃ Ｌｃ＝ｊ・ｅ・ρ・Ｚ* ／（Δσ・Ωａ） が存在する。
【００１２】ここで、Ｄは拡散係数、Ｃは原子密度、ｊ
は使用電流密度、ｅは素電荷、ρは比抵抗、Ｚ* はＡｌ
の有効電荷の値（−３０〜−２）、ｋはボルツマン定
数、Ｔは絶対温度、σは応力、Ωａは原子体積を示して
いる。
は使用電流密度、ｅは素電荷、ρは比抵抗、Ｚ* はＡｌ
の有効電荷の値（−３０〜−２）、ｋはボルツマン定
数、Ｔは絶対温度、σは応力、Ωａは原子体積を示して
いる。
【００１３】臨界長Ｌｃ以下では、応力勾配による逆流
束によってＥＭ誘起の流束がキャンセルされ、実質的に
全配線長に渡る原子流束がゼロとなるため、ＥＭによる
不良が抑制される。
束によってＥＭ誘起の流束がキャンセルされ、実質的に
全配線長に渡る原子流束がゼロとなるため、ＥＭによる
不良が抑制される。
【００１４】臨界長Ｌｃと電流密度ｊの積（ｊＬ）ｃ
は、約３０００Ａ／ｃｍの値を持つことが知られてい
る。この現象を応用し、実際にデバイスで用いる電流密
度（使用電流密度）で定まる長さ以下に、全配線を分断
することにより、多層配線構造におけるＥＭの不良を抑
制することが可能となる。
は、約３０００Ａ／ｃｍの値を持つことが知られてい
る。この現象を応用し、実際にデバイスで用いる電流密
度（使用電流密度）で定まる長さ以下に、全配線を分断
することにより、多層配線構造におけるＥＭの不良を抑
制することが可能となる。
【００１５】しかし、実際の多層配線構造においては配
線のピッチが決まっているため、任意の構造において上
下の配線をビアで分断する構造を実現することは設計上
困難であり、配線全体の信頼性を向上することはできな
かった。
線のピッチが決まっているため、任意の構造において上
下の配線をビアで分断する構造を実現することは設計上
困難であり、配線全体の信頼性を向上することはできな
かった。
【００１６】また、金属配線中にスリット（空隙）を設
けて、上述の臨界長Ｌｃ以下に分断する技術があるが、
この場合、スリットを設けるためのパターン設計、ＰＥ
Ｐ工程およびＲＩＥ工程が必要となることにより、製造
コストが増大するという問題があった。
けて、上述の臨界長Ｌｃ以下に分断する技術があるが、
この場合、スリットを設けるためのパターン設計、ＰＥ
Ｐ工程およびＲＩＥ工程が必要となることにより、製造
コストが増大するという問題があった。
【００１７】また、金属配線の長さ方向に垂直な結晶粒
界に、ＥＭに対して実質的に拡散障壁となる（配線分断
効果のある）、化合物（Ａｌ配線の場合はＡｌ2 Ｃｕな
ど）を析出させる技術があるが、この場合、化合物自身
の不安定性（粒界析出物がＥＭによって金属中に再固溶
してしまう）のため、配線分断効果による信頼性の向上
は得にくいという問題があった。
界に、ＥＭに対して実質的に拡散障壁となる（配線分断
効果のある）、化合物（Ａｌ配線の場合はＡｌ2 Ｃｕな
ど）を析出させる技術があるが、この場合、化合物自身
の不安定性（粒界析出物がＥＭによって金属中に再固溶
してしまう）のため、配線分断効果による信頼性の向上
は得にくいという問題があった。
【００１８】さらに、スリットや化合物による技術で
は、配線全体としては原子流速は抑制されるが、局所的
に原子流速の発散が増大し、ヒロックやボイドの発生が
促進され、配線全体の信頼性を向上させることが困難で
あるという問題があった。
は、配線全体としては原子流速は抑制されるが、局所的
に原子流速の発散が増大し、ヒロックやボイドの発生が
促進され、配線全体の信頼性を向上させることが困難で
あるという問題があった。
【００１９】
【発明が解決しようとする課題】上述の如く、従来の多
層配線構造においては、エレクトロマイグレーション
（ＥＭ）による信頼性の低下を防止することが種々試み
られていたが、配線全体の信頼性を向上させることは困
難であるということがあった。
層配線構造においては、エレクトロマイグレーション
（ＥＭ）による信頼性の低下を防止することが種々試み
られていたが、配線全体の信頼性を向上させることは困
難であるということがあった。
【００２０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、配線全体にわたってＥ
Ｍを抑制できる配線構造およびそれを用いた半導体装置
を提供することにある。
ので、その目的とするところは、配線全体にわたってＥ
Ｍを抑制できる配線構造およびそれを用いた半導体装置
を提供することにある。
【００２１】
［概要］上記目的を達成するために、本発明に係る配線
構造（請求項１）は、折れ曲り構造の配線を有し、非折
れ曲り部分の配線長が、前記配線の使用電流密度で規定
される臨界長を越えない長さに設定されていることを特
徴とする。
構造（請求項１）は、折れ曲り構造の配線を有し、非折
れ曲り部分の配線長が、前記配線の使用電流密度で規定
される臨界長を越えない長さに設定されていることを特
徴とする。
【００２２】また、本発明に係る他の配線構造（請求項
２）は、上記配線構造（請求項１）において、折れ曲り
部分を介して隣り合う非折れ曲り部分において、配線幅
に対する配線幅方向の配線ずれ量の比が０．４以上であ
ることを特徴とする。
２）は、上記配線構造（請求項１）において、折れ曲り
部分を介して隣り合う非折れ曲り部分において、配線幅
に対する配線幅方向の配線ずれ量の比が０．４以上であ
ることを特徴とする。
【００２３】また、本発明に係る他の配線構造（請求項
３）は、上記配線構造（請求項１）において、折れ曲り
部分の配線幅に対する非折れ曲り部分の配線幅の比が
１．５以下であることを特徴とする。
３）は、上記配線構造（請求項１）において、折れ曲り
部分の配線幅に対する非折れ曲り部分の配線幅の比が
１．５以下であることを特徴とする。
【００２４】また、本発明に係る半導体装置（請求項
４）は、所望の素子構造が形成された半導体基板上に多
層化された配線構造が形成された半導体装置において、
前記配線構造として上記配線構造（請求項１、請求項、
請求項３）のいずれかを用いた特徴とする。
４）は、所望の素子構造が形成された半導体基板上に多
層化された配線構造が形成された半導体装置において、
前記配線構造として上記配線構造（請求項１、請求項、
請求項３）のいずれかを用いた特徴とする。
【００２５】［作用］本発明者等の研究によれば、配線
に配線幅の異なった部分や折れ曲がりが存在すると、そ
の部分は実質的な原子流束の堰止めの効果を有し、配線
を分断することと同じ効果（Short Length Effect ）が
得られることが分かった。
に配線幅の異なった部分や折れ曲がりが存在すると、そ
の部分は実質的な原子流束の堰止めの効果を有し、配線
を分断することと同じ効果（Short Length Effect ）が
得られることが分かった。
【００２６】この効果は、折れ曲り部分を介して隣り合
う非折れ曲り部分において、配線幅に対する配線幅方向
の配線ずれ量の比が０．４以上で特に顕著となる。ま
た、折れ曲り部分の配線幅に対する非折れ曲り部分の配
線幅の比が１．５以下であるときにはさらにこの効果が
顕在になることが分かった。
う非折れ曲り部分において、配線幅に対する配線幅方向
の配線ずれ量の比が０．４以上で特に顕著となる。ま
た、折れ曲り部分の配線幅に対する非折れ曲り部分の配
線幅の比が１．５以下であるときにはさらにこの効果が
顕在になることが分かった。
【００２７】したがって、本発明のように、折れ曲がり
の部分の長さを、実際に用いる電流密度で定まる臨界長
以下にすれば、上述の効果（Short Length Effect ）に
より、配線全体にわたってＥＭを抑制できるようにな
る。
の部分の長さを、実際に用いる電流密度で定まる臨界長
以下にすれば、上述の効果（Short Length Effect ）に
より、配線全体にわたってＥＭを抑制できるようにな
る。
【００２８】このように本発明によれば、配線の形状の
変化という非常に容易な方法で、配線全体にわたってＥ
Ｍを抑制でき、もって、微細化が進んだな配線構造にお
いてもＥＭによる配線の信頼性の低下を効果的に防止で
きるようになる。
変化という非常に容易な方法で、配線全体にわたってＥ
Ｍを抑制でき、もって、微細化が進んだな配線構造にお
いてもＥＭによる配線の信頼性の低下を効果的に防止で
きるようになる。
【００２９】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（実施形態）を説明する。ＥＭ加速試験を
行なうために、種々の折れ曲がりの配線を有する配線構
造を用意した。これらは以下のようにして作成した。
の実施の形態（実施形態）を説明する。ＥＭ加速試験を
行なうために、種々の折れ曲がりの配線を有する配線構
造を用意した。これらは以下のようにして作成した。
【００３０】まず、所望の素子が形成されたシリコン基
板上に厚さ１００ｎｍの熱酸化膜を形成する。次に上記
熱酸化膜上に、厚さ５０ｎｍのＴｉ膜、厚さ７０ｎｍの
ＴｉＮ膜、厚さ４００ｎｍのＡｌ−０．５ｗｔ％Ｃｕ合
金薄膜（以下、単に合金薄膜という）を順次形成した
後、この合金薄膜上に反射防止膜としての厚さ３０ｎｍ
のＴｉＮ膜を形成する。
板上に厚さ１００ｎｍの熱酸化膜を形成する。次に上記
熱酸化膜上に、厚さ５０ｎｍのＴｉ膜、厚さ７０ｎｍの
ＴｉＮ膜、厚さ４００ｎｍのＡｌ−０．５ｗｔ％Ｃｕ合
金薄膜（以下、単に合金薄膜という）を順次形成した
後、この合金薄膜上に反射防止膜としての厚さ３０ｎｍ
のＴｉＮ膜を形成する。
【００３１】次にフォトリソグラフィおよびＲＩＥ等の
異方性エッチングを用いて、上記ＴｉＮ膜、合金薄膜、
ＴｉＮ膜およびＴｉ膜の積層膜を加工して、配線幅０．
４μｍ、配線２．０μｍの２種類の第１の配線層を形成
する。
異方性エッチングを用いて、上記ＴｉＮ膜、合金薄膜、
ＴｉＮ膜およびＴｉ膜の積層膜を加工して、配線幅０．
４μｍ、配線２．０μｍの２種類の第１の配線層を形成
する。
【００３２】さらに、各配線層について、図１に示すよ
うに、一方向、双方向に曲がった折れ曲り部を形成し
た。上記第１の配線には１０個の折れ曲り部が形成され
ている。具体的には、図１に示すように、非折れ曲り部
分の配線の幅方向のずれ量Δ、同配線の幅をｗとした場
合に、Δ／ｗの値が０〜２の折れ曲り部が１０個形成さ
れている。また、配線全長Ｌt は、１０×（部分長（非
折れ曲り部の長さ）Ｌp ＋折れ曲り部の配線幅Γ）とし
た。
うに、一方向、双方向に曲がった折れ曲り部を形成し
た。上記第１の配線には１０個の折れ曲り部が形成され
ている。具体的には、図１に示すように、非折れ曲り部
分の配線の幅方向のずれ量Δ、同配線の幅をｗとした場
合に、Δ／ｗの値が０〜２の折れ曲り部が１０個形成さ
れている。また、配線全長Ｌt は、１０×（部分長（非
折れ曲り部の長さ）Ｌp ＋折れ曲り部の配線幅Γ）とし
た。
【００３３】また、部分長Ｌp は、後で行なうＥＭ加速
試験の加速電流密度にあわせて、上述の臨界長と電流密
度の積（ｊＬ）ｃ（約３０００Ａ／ｃｍ）から計算され
る臨界長Ｌｃの２／３倍、３／４倍、１．０倍、４／３
倍、２倍、３倍の６種類とした。
試験の加速電流密度にあわせて、上述の臨界長と電流密
度の積（ｊＬ）ｃ（約３０００Ａ／ｃｍ）から計算され
る臨界長Ｌｃの２／３倍、３／４倍、１．０倍、４／３
倍、２倍、３倍の６種類とした。
【００３４】また、折れ曲がり部分の配線幅Γも、配線
幅の１／２，３／４，１，１．５，２，３倍の６種類と
した。次にこれら第１の配線上に、層間絶縁膜としてｐ
型ＴＥＯＳ膜を形成し、このｐ型ＴＥＯＳ膜の表面をＣ
ＭＰにより平坦化した後、各配線の両端にビアホールを
形成し、このビアホールをＣＶＤタングステン膜により
埋め込む。
幅の１／２，３／４，１，１．５，２，３倍の６種類と
した。次にこれら第１の配線上に、層間絶縁膜としてｐ
型ＴＥＯＳ膜を形成し、このｐ型ＴＥＯＳ膜の表面をＣ
ＭＰにより平坦化した後、各配線の両端にビアホールを
形成し、このビアホールをＣＶＤタングステン膜により
埋め込む。
【００３５】次に全面に厚さ５０ｎｍのＴｉ膜、厚さ７
０ｎｍのＴｉＮ膜、厚さ２μｍのＡｌ−０．５ｗｔ％Ｃ
ｕ合金膜（以下、単に合金膜という）、厚さ３０ｎｍの
ＴｉＮ膜を順次形成する。
０ｎｍのＴｉＮ膜、厚さ２μｍのＡｌ−０．５ｗｔ％Ｃ
ｕ合金膜（以下、単に合金膜という）、厚さ３０ｎｍの
ＴｉＮ膜を順次形成する。
【００３６】次にフォトリソグラフィおよびＲＩＥを用
いて、上記Ｔｉ膜、ＴｉＮ膜、合金膜およびＴｉＮ膜の
積層膜を加工して、パッドを形成する。最後に、全面に
パッシベーション膜としてのＣＶＤ−ＰＳＧ膜、ＳｉＮ
膜を順次形成した後、これら積層膜をエッチングしてパ
ッドを取り出すための開孔部を形成する。なお、上記合
金膜の平均粒径は２．１μｍであった。
いて、上記Ｔｉ膜、ＴｉＮ膜、合金膜およびＴｉＮ膜の
積層膜を加工して、パッドを形成する。最後に、全面に
パッシベーション膜としてのＣＶＤ−ＰＳＧ膜、ＳｉＮ
膜を順次形成した後、これら積層膜をエッチングしてパ
ッドを取り出すための開孔部を形成する。なお、上記合
金膜の平均粒径は２．１μｍであった。
【００３７】このようして得られた配線構造にＥＭ加速
試験を行なった。このＥＭ加速試験では、２ＭＡ／ｃｍ
2 の電流密度を用い（この場合の臨界長Ｌｃは約１５μ
ｍ）、加速試験温度は２５０℃とした。
試験を行なった。このＥＭ加速試験では、２ＭＡ／ｃｍ
2 の電流密度を用い（この場合の臨界長Ｌｃは約１５μ
ｍ）、加速試験温度は２５０℃とした。
【００３８】加速試験中の抵抗をモニタリングし、抵抗
増大が顕在化（３％以上の増大）をもって配線不良とし
た。なお、ＥＭ加速試験は３００時間の定刻打ち切り試
験とした。表１〜表４にその試験結果を示す。
増大が顕在化（３％以上の増大）をもって配線不良とし
た。なお、ＥＭ加速試験は３００時間の定刻打ち切り試
験とした。表１〜表４にその試験結果を示す。
【００３９】
【表１】
【００４０】
【表２】
【００４１】
【表３】
【００４２】
【表４】
【００４３】表１、表２はそれぞれ双方向に折れ曲りを
形成した場合の配線幅が０．４μｍの配線、配線幅が２
μｍの配線の平均寿命（Hours ）を示している。また、
表３は、一方向に折れ曲がりを形成した場合の配線幅が
２μｍの配線の平均寿命（Hours ）を示している。
形成した場合の配線幅が０．４μｍの配線、配線幅が２
μｍの配線の平均寿命（Hours ）を示している。また、
表３は、一方向に折れ曲がりを形成した場合の配線幅が
２μｍの配線の平均寿命（Hours ）を示している。
【００４４】表１〜表３によれば、Δ／ｗの値が０．４
以上の場合（本発明の場合）は、０．４未満の場合に比
べて、平均寿命の値が１桁以上大きくなり、配線全体の
ＥＭによる信頼性の低下が効果的に防止されていること
が分かる。
以上の場合（本発明の場合）は、０．４未満の場合に比
べて、平均寿命の値が１桁以上大きくなり、配線全体の
ＥＭによる信頼性の低下が効果的に防止されていること
が分かる。
【００４５】また、表４は、配線幅が２μｍの配線にお
ける折れ曲がり部の配線幅Γの平均寿命（Hours ）の依
存性を示している。表４によれば、折れ曲り部の配線幅
Γの値が配線幅の１．５倍以下の場合（本発明の場
合）、Δ／ｗを調整することにより、配線不良を皆無に
することができ、さらに、配線幅Γの値が配線幅の０．
７５倍以下の場合、折れ曲り構造であれば、Δ／ｗの値
に関係なく配線不良を皆無にすることができ、配線全体
のＥＭによる信頼性の低下が効果的に防止されているこ
とが分かる。
ける折れ曲がり部の配線幅Γの平均寿命（Hours ）の依
存性を示している。表４によれば、折れ曲り部の配線幅
Γの値が配線幅の１．５倍以下の場合（本発明の場
合）、Δ／ｗを調整することにより、配線不良を皆無に
することができ、さらに、配線幅Γの値が配線幅の０．
７５倍以下の場合、折れ曲り構造であれば、Δ／ｗの値
に関係なく配線不良を皆無にすることができ、配線全体
のＥＭによる信頼性の低下が効果的に防止されているこ
とが分かる。
【００４６】また、配線不良となった配線構造の不良部
分を走査電子顕微鏡（ＳＥＭ）にて観測したところ、全
て第１の配線の負極の配線端にボイドが発生しているこ
とが明らかになった。したがって、本発明によれば、多
層配線に特有なビア部分のＥＭによるマイグレーション
を配線全体で抑制できることが明らかになった。
分を走査電子顕微鏡（ＳＥＭ）にて観測したところ、全
て第１の配線の負極の配線端にボイドが発生しているこ
とが明らかになった。したがって、本発明によれば、多
層配線に特有なビア部分のＥＭによるマイグレーション
を配線全体で抑制できることが明らかになった。
【００４７】図２は、上記配線構造を多層配線構造に適
用した例である。図中、１はシリコン基板を示してお
り、その表面には素子分離絶縁膜５が形成されている。
素子分離絶縁膜５によって規定された素子形成領域の基
板表面には拡散層７が形成されている。この拡散層７は
例えばＭＯＳＦＥＴのソース・ドレイン拡散層である。
用した例である。図中、１はシリコン基板を示してお
り、その表面には素子分離絶縁膜５が形成されている。
素子分離絶縁膜５によって規定された素子形成領域の基
板表面には拡散層７が形成されている。この拡散層７は
例えばＭＯＳＦＥＴのソース・ドレイン拡散層である。
【００４８】この拡散層７が形成された基板表面は層間
絶縁膜８で覆われており、拡散層７上の層間絶縁膜８に
はビアホール４が開孔されており、拡散層７はシリサイ
ド層６、バリアメタル層３を介して上層の他の金属配線
２に接続されている。この金属配線２は上記折れ曲がり
配線構造を有している配線全体でＥＭを抑制できる配線
である。このような折れ曲がりを有する金属配線２がそ
の上にさらに３層形成されている。図３に、同一レイヤ
に三つの金属配線２を形成した場合の平面パターンを示
す。どの配線パターンにおいても非折れ曲り部の長さは
臨界長Ｌｃ以下である。
絶縁膜８で覆われており、拡散層７上の層間絶縁膜８に
はビアホール４が開孔されており、拡散層７はシリサイ
ド層６、バリアメタル層３を介して上層の他の金属配線
２に接続されている。この金属配線２は上記折れ曲がり
配線構造を有している配線全体でＥＭを抑制できる配線
である。このような折れ曲がりを有する金属配線２がそ
の上にさらに３層形成されている。図３に、同一レイヤ
に三つの金属配線２を形成した場合の平面パターンを示
す。どの配線パターンにおいても非折れ曲り部の長さは
臨界長Ｌｃ以下である。
【００４９】本実施形態によれば、金属配線２に所定の
寸法条件を満たす単純な折れ曲りを形成するという極め
て容易な方法により、多層配線で重要となるビア部分の
ＥＭを抑制できるようになる。
寸法条件を満たす単純な折れ曲りを形成するという極め
て容易な方法により、多層配線で重要となるビア部分の
ＥＭを抑制できるようになる。
【００５０】したがって、ＬＳＩにこのような多層配線
を用いることにより、ＬＳＩの信頼性を高くでき、さら
にＬＳＩの高速化に必要な許容電流密度の増大を図るこ
とができるようになる。
を用いることにより、ＬＳＩの信頼性を高くでき、さら
にＬＳＩの高速化に必要な許容電流密度の増大を図るこ
とができるようになる。
【００５１】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、上記実施形態では、直角に
またがった折れ曲り構造の場合について説明したが、斜
めに曲がっていても同様の効果を得ることが可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施できる。
れるものではない。例えば、上記実施形態では、直角に
またがった折れ曲り構造の場合について説明したが、斜
めに曲がっていても同様の効果を得ることが可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施できる。
【００５２】
【発明の効果】以上詳述したように本発明によれば、配
線全体にわたってＥＭを抑制できる配線構造が得られる
ようになる。
線全体にわたってＥＭを抑制できる配線構造が得られる
ようになる。
【図１】折れ曲り部を説明するための平面図
【図２】多層配線構造を示す断面図
【図３】同一レイヤに三つの金属配線を形成した場合の
平面パターンを示す図
平面パターンを示す図
１…シリコン基板 ２…金属配線 ３…バリアメタル層 ４…ビアホール ５…素子分離絶縁膜 ６…シリサイド層 ７…拡散層 ８…層間絶縁膜
Claims (4)
- 【請求項１】折れ曲り構造の配線を有し、非折れ曲り部
分の配線長が、前記配線の使用電流密度で規定される臨
界長を越えない長さに設定されていることを特徴とする
配線構造。 - 【請求項２】折れ曲り部分を介して隣り合う非折れ曲り
部分において、配線幅に対する配線幅方向の配線ずれ量
の比が０．４以上であることを特徴とする請求項１に記
載の配線構造。 - 【請求項３】折れ曲り部分の配線幅に対する非折れ曲り
部分の配線幅の比が１．５以下であることを特徴とする
請求項１に記載の配線構造。 - 【請求項４】所望の素子構造が形成された半導体基板上
に多層化された配線構造が形成された半導体装置におい
て、前記配線構造として請求項１、請求項および請求項
３のいずれかに記載された配線構造を用いたことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7411496A JPH09266205A (ja) | 1996-03-28 | 1996-03-28 | 配線構造およびそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7411496A JPH09266205A (ja) | 1996-03-28 | 1996-03-28 | 配線構造およびそれを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266205A true JPH09266205A (ja) | 1997-10-07 |
Family
ID=13537861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7411496A Pending JPH09266205A (ja) | 1996-03-28 | 1996-03-28 | 配線構造およびそれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09266205A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010021277A (ja) * | 2008-07-09 | 2010-01-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2011522417A (ja) * | 2008-05-29 | 2011-07-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 相互接続構造（改善された耐エレクトロマイグレーション特性を有する集積回路のための相互接続構造） |
-
1996
- 1996-03-28 JP JP7411496A patent/JPH09266205A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011522417A (ja) * | 2008-05-29 | 2011-07-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 相互接続構造（改善された耐エレクトロマイグレーション特性を有する集積回路のための相互接続構造） |
| EP2283515A4 (en) * | 2008-05-29 | 2014-10-22 | Ibm | CONNECTION STRUCTURE FOR INTEGRATED CIRCUITS WITH IMPROVED ELECTROMIGRATION PROPERTIES |
| JP2010021277A (ja) * | 2008-07-09 | 2010-01-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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