JPH09266416A - 電界効果トランジスタのバイアス回路 - Google Patents
電界効果トランジスタのバイアス回路Info
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- JPH09266416A JPH09266416A JP8097432A JP9743296A JPH09266416A JP H09266416 A JPH09266416 A JP H09266416A JP 8097432 A JP8097432 A JP 8097432A JP 9743296 A JP9743296 A JP 9743296A JP H09266416 A JPH09266416 A JP H09266416A
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Abstract
(57)【要約】
【課題】 ＩＣ外部に設けた抵抗を用いて基板実装時に
バイアス調整を行うことを必要とせずに、電界効果トラ
ンジスタの閾値電圧のばらつきによるバイアス電流のば
らつきを十分低く抑えることができるようにする。 【解決手段】 ＦＥＴ１４のバイアス回路は、一端がＦ
ＥＴ１４のソースに接続され他端が電源端子３１に接続
された抵抗Ｒ1 と、一端が電源端子１３に接続され他端
がＦＥＴ１４のゲートに接続された抵抗Ｒ2 と、一端が
ＦＥＴ１４のゲートに接続された抵抗Ｒ30と、一端が抵
抗Ｒ30の他端に接続され他端が電源端子３２に接続され
た抵抗Ｒ31と、抵抗Ｒ31と並列に設けられたツェナーダ
イオードＤ31を備えている。このバイアス回路では、ト
リミング端子３３と電源端子３２間に定電流を流してツ
ェナーダイオードＤ31を破壊し短絡するか否かによっ
て、バイアスを調整できる。
バイアス調整を行うことを必要とせずに、電界効果トラ
ンジスタの閾値電圧のばらつきによるバイアス電流のば
らつきを十分低く抑えることができるようにする。 【解決手段】 ＦＥＴ１４のバイアス回路は、一端がＦ
ＥＴ１４のソースに接続され他端が電源端子３１に接続
された抵抗Ｒ1 と、一端が電源端子１３に接続され他端
がＦＥＴ１４のゲートに接続された抵抗Ｒ2 と、一端が
ＦＥＴ１４のゲートに接続された抵抗Ｒ30と、一端が抵
抗Ｒ30の他端に接続され他端が電源端子３２に接続され
た抵抗Ｒ31と、抵抗Ｒ31と並列に設けられたツェナーダ
イオードＤ31を備えている。このバイアス回路では、ト
リミング端子３３と電源端子３２間に定電流を流してツ
ェナーダイオードＤ31を破壊し短絡するか否かによっ
て、バイアスを調整できる。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ、特に個体間の閾値電圧のばらつきが大きいＧａＡ
ｓ（ガリウムヒ素）等の化合物半導体を用いた電界効果
トランジスタを含む集積回路に適用する場合において好
適な電界効果トランジスタのバイアス回路に関する。
スタ、特に個体間の閾値電圧のばらつきが大きいＧａＡ
ｓ（ガリウムヒ素）等の化合物半導体を用いた電界効果
トランジスタを含む集積回路に適用する場合において好
適な電界効果トランジスタのバイアス回路に関する。
【０００２】
【従来の技術】移動体通信に代表される準マイクロ波
帯、およびそれ以上の周波数におけるフロントエンドで
は、低消費電流、低雑音、高利得等の理由からＧａＡｓ
を用いた電界効果トランジスタ（以下、ＦＥＴとも記
す。）を使用したモノリシックマイクロ波集積回路（以
下、ＭＭＩＣと記す。）が主流である。特に、最近は移
動体通信用途のフロントエンド低雑音増幅器、ミキサ等
の開発が盛んに行われているが、これらの用途では電池
駆動である必要があることから３Ｖ以下の低電圧動作と
数ｍＡ以下の低消費電流が求められている。
帯、およびそれ以上の周波数におけるフロントエンドで
は、低消費電流、低雑音、高利得等の理由からＧａＡｓ
を用いた電界効果トランジスタ（以下、ＦＥＴとも記
す。）を使用したモノリシックマイクロ波集積回路（以
下、ＭＭＩＣと記す。）が主流である。特に、最近は移
動体通信用途のフロントエンド低雑音増幅器、ミキサ等
の開発が盛んに行われているが、これらの用途では電池
駆動である必要があることから３Ｖ以下の低電圧動作と
数ｍＡ以下の低消費電流が求められている。
【０００３】図７に、以上の用途向けとしてＭＭＩＣに
よる典型的な１段増幅器の回路構成例を示す。この回路
は、高周波入力信号を入力するための高周波入力端子１
０１と、高周波出力信号を出力するための高周波出力端
子１０２と、電源端子１０３と、ＧａＡｓを用いたＦＥ
Ｔ１０４と、高周波入力端子１０１とＦＥＴ１０４のゲ
ートとの間に設けられ、所望の周波数帯における利得お
よび入力インピーダンス整合を得るための入力整合回路
１０５と、高周波出力端子１０２、電源端子１０３およ
びＦＥＴ１０４のドレインに接続され、所望の周波数帯
における利得および出力インピーダンス整合を得るため
の出力整合回路１０６と、一端がＦＥＴ１０４のソース
に接続され他端が接地される抵抗Ｒ11と、抵抗Ｒ11と並
列に設けられたコンデンサＣ11と、一端が電源端子１０
３に接続され他端がＦＥＴ１０４のゲートに接続された
抵抗Ｒ12と、一端がＦＥＴ１０４のゲートに接続され他
端が接地される抵抗Ｒ13とを備えている。
よる典型的な１段増幅器の回路構成例を示す。この回路
は、高周波入力信号を入力するための高周波入力端子１
０１と、高周波出力信号を出力するための高周波出力端
子１０２と、電源端子１０３と、ＧａＡｓを用いたＦＥ
Ｔ１０４と、高周波入力端子１０１とＦＥＴ１０４のゲ
ートとの間に設けられ、所望の周波数帯における利得お
よび入力インピーダンス整合を得るための入力整合回路
１０５と、高周波出力端子１０２、電源端子１０３およ
びＦＥＴ１０４のドレインに接続され、所望の周波数帯
における利得および出力インピーダンス整合を得るため
の出力整合回路１０６と、一端がＦＥＴ１０４のソース
に接続され他端が接地される抵抗Ｒ11と、抵抗Ｒ11と並
列に設けられたコンデンサＣ11と、一端が電源端子１０
３に接続され他端がＦＥＴ１０４のゲートに接続された
抵抗Ｒ12と、一端がＦＥＴ１０４のゲートに接続され他
端が接地される抵抗Ｒ13とを備えている。
【０００４】入力整合回路１０５は、一端が高周波入力
端子１０１に接続されたコンデンサ１１１と、一端がコ
ンデンサ１１１の他端に接続され他端がＦＥＴ１０４の
ゲートに接続されたコイル１１２と、一端がコンデンサ
１１１の他端に接続されたコイル１１３と、一端がコイ
ル１１３の他端に接続され他端が接地されるコンデンサ
１１４とを有している。
端子１０１に接続されたコンデンサ１１１と、一端がコ
ンデンサ１１１の他端に接続され他端がＦＥＴ１０４の
ゲートに接続されたコイル１１２と、一端がコンデンサ
１１１の他端に接続されたコイル１１３と、一端がコイ
ル１１３の他端に接続され他端が接地されるコンデンサ
１１４とを有している。
【０００５】出力整合回路１０６は、一端がＦＥＴ１０
４のドレインに接続されたコイル１１５と、一端がコイ
ル１１５の他端に接続され他端が高周波出力端子１０２
に接続されたコンデンサ１１６と、一端がコイル１１５
の他端に接続され他端が電源端子１０３に接続されたコ
イル１１７と、一端がコイル１１７の他端に接続され他
端が接地されるコンデンサ１１８とを有している。
４のドレインに接続されたコイル１１５と、一端がコイ
ル１１５の他端に接続され他端が高周波出力端子１０２
に接続されたコンデンサ１１６と、一端がコイル１１５
の他端に接続され他端が電源端子１０３に接続されたコ
イル１１７と、一端がコイル１１７の他端に接続され他
端が接地されるコンデンサ１１８とを有している。
【０００６】図７に示した回路におけるバイアス回路で
は、高周波での特性劣化が生じないようにするため、ゲ
ートバイアスを供給する抵抗Ｒ12、Ｒ13は数ｋΩ以上に
設定している。また、ドレインバイアスは、出力整合回
路１０６の一部を兼ねたシャントインダクタとしてのコ
イル１１７の高周波接地端（コイル１１７とコンデンサ
１１８との接続点）より供給している。このように高周
波的に接地された位置からドレインバイアスを供給する
ことにより、電源側インピーダンスの回路への影響を除
去することができる。また、シャントインダクタ（コイ
ル１１７）を介してドレインバイアスを供給することに
より、抵抗を介してドレインバイアスを供給する方法に
比べるとバイアス電流による電圧降下が無いため集積回
路（以下、ＩＣと記す。）の低電圧化を図ることができ
る。また、バイアス安定化のために設けた抵抗Ｒ11に
は、高周波特性を損なわないようにバイパスコンデンサ
Ｃ11を並列に設けている。
は、高周波での特性劣化が生じないようにするため、ゲ
ートバイアスを供給する抵抗Ｒ12、Ｒ13は数ｋΩ以上に
設定している。また、ドレインバイアスは、出力整合回
路１０６の一部を兼ねたシャントインダクタとしてのコ
イル１１７の高周波接地端（コイル１１７とコンデンサ
１１８との接続点）より供給している。このように高周
波的に接地された位置からドレインバイアスを供給する
ことにより、電源側インピーダンスの回路への影響を除
去することができる。また、シャントインダクタ（コイ
ル１１７）を介してドレインバイアスを供給することに
より、抵抗を介してドレインバイアスを供給する方法に
比べるとバイアス電流による電圧降下が無いため集積回
路（以下、ＩＣと記す。）の低電圧化を図ることができ
る。また、バイアス安定化のために設けた抵抗Ｒ11に
は、高周波特性を損なわないようにバイパスコンデンサ
Ｃ11を並列に設けている。
【０００７】次に、図７に示した回路におけるＦＥＴ１
０４のバイアスについて考察する。ＦＥＴ１０４のドレ
イン電流Ｉd は近似的に次の（１）式に従う。
０４のバイアスについて考察する。ＦＥＴ１０４のドレ
イン電流Ｉd は近似的に次の（１）式に従う。
【０００８】
【数１】Ｉd ＝Ｋ×（Ｖgs−Ｖth）2 …（１）
【０００９】ここで、Ｖgsはゲート−ソース間電圧、Ｖ
thは閾値電圧、ＫはＦＥＴ１０４のゲート長、電子移動
度、ゲート幅、動作層厚さで決まる定数（以下、この定
数のことをＫ値と呼ぶ。）である。通常ＧａＡｓを用い
たＦＥＴ１０４を使用して増幅器を設計する場合、入出
力インピーダンスや利得の兼ね合いからＦＥＴ１０４の
ゲート幅は１００〜数１００μｍ程度に選ぶが、このと
きＫ値は数１０ｍＡ／Ｖ2 程度となる。従って、ドレイ
ン電流Ｉd として数ｍＡにバイアスを設定する場合、ゲ
ート−ソース間電圧の変動が仮に０．１〜−０．１Ｖ程
度生ずると、ドレイン電流は２倍〜１／２程度の変動を
生じ、高周波特性においても利得、入出力インピーダン
ス等が大きく変動してしまう。従って、ドレイン電流Ｉ
d を一定にすることは、ＩＣ間の消費電流のばらつきを
抑えることに加え、高周波特性の均一化を図るためにも
不可欠である。
thは閾値電圧、ＫはＦＥＴ１０４のゲート長、電子移動
度、ゲート幅、動作層厚さで決まる定数（以下、この定
数のことをＫ値と呼ぶ。）である。通常ＧａＡｓを用い
たＦＥＴ１０４を使用して増幅器を設計する場合、入出
力インピーダンスや利得の兼ね合いからＦＥＴ１０４の
ゲート幅は１００〜数１００μｍ程度に選ぶが、このと
きＫ値は数１０ｍＡ／Ｖ2 程度となる。従って、ドレイ
ン電流Ｉd として数ｍＡにバイアスを設定する場合、ゲ
ート−ソース間電圧の変動が仮に０．１〜−０．１Ｖ程
度生ずると、ドレイン電流は２倍〜１／２程度の変動を
生じ、高周波特性においても利得、入出力インピーダン
ス等が大きく変動してしまう。従って、ドレイン電流Ｉ
d を一定にすることは、ＩＣ間の消費電流のばらつきを
抑えることに加え、高周波特性の均一化を図るためにも
不可欠である。
【００１０】ところで、実際にはＦＥＴ１０４のゲート
−ソース間電圧Ｖgsを固定化することは容易であり、そ
れよりはむしろ閾値電圧の個体間ばらつきが問題とな
る。これは、（１）式から判るようにＫ値が閾値電圧Ｖ
thに依らず一定と仮定すると、ゲート−ソース間電圧Ｖ
gsの変動と閾値電圧Ｖthの変動が、ドレイン電流Ｉd の
変動にとっては等価的であるからである。以上のことか
ら、ＦＥＴ１０４の個体間の閾値電圧Ｖthのばらつきを
吸収し、ドレイン電流Ｉd を一定にするバイアス回路が
不可欠となる。
−ソース間電圧Ｖgsを固定化することは容易であり、そ
れよりはむしろ閾値電圧の個体間ばらつきが問題とな
る。これは、（１）式から判るようにＫ値が閾値電圧Ｖ
thに依らず一定と仮定すると、ゲート−ソース間電圧Ｖ
gsの変動と閾値電圧Ｖthの変動が、ドレイン電流Ｉd の
変動にとっては等価的であるからである。以上のことか
ら、ＦＥＴ１０４の個体間の閾値電圧Ｖthのばらつきを
吸収し、ドレイン電流Ｉd を一定にするバイアス回路が
不可欠となる。
【００１１】次に、図７の回路例に示されるような、従
来から一般的に用いられているバイアス回路について考
察する。このバイアス回路は自己バイアス方式と呼ばれ
ているもので、ドレイン電流によるソース抵抗Ｒ11にお
ける電圧降下をゲート−ソース間電圧Ｖgsに戻す負帰還
方式である。ここでゲート−ソース間電圧Ｖgsをドレイ
ン電流Ｉd で表すと、次の（２）式となる。なお、以
下、抵抗Ｒ11，Ｒ12，Ｒ13の抵抗値をそれぞれＲ11，Ｒ
12，Ｒ13と記す。
来から一般的に用いられているバイアス回路について考
察する。このバイアス回路は自己バイアス方式と呼ばれ
ているもので、ドレイン電流によるソース抵抗Ｒ11にお
ける電圧降下をゲート−ソース間電圧Ｖgsに戻す負帰還
方式である。ここでゲート−ソース間電圧Ｖgsをドレイ
ン電流Ｉd で表すと、次の（２）式となる。なお、以
下、抵抗Ｒ11，Ｒ12，Ｒ13の抵抗値をそれぞれＲ11，Ｒ
12，Ｒ13と記す。
【００１２】
【数２】 Ｖgs＝｛Ｒ13／（Ｒ12＋Ｒ13）｝×Ｖdd−Ｒ11×Ｉd …（２）
【００１３】（２）式をＩd について書き直すと、次の
（３）式となる。
（３）式となる。
【００１４】
【数３】 Ｉd ＝−Ｖgs／Ｒ11＋｛Ｒ13／（Ｒ12＋Ｒ13）｝×Ｖdd／Ｒ11 …（３）
【００１５】図８は、（１）式および（３）式で表され
るゲート−ソース間電圧Ｖgsとドレイン電流Ｉd の関係
を示す特性図である。この図において、特性線１３１は
（１）式の関係を示し、特性線１３２は（３）式の関係
を示している。また、この図において、ＦＥＴ１０４の
閾値電圧Ｖthが所望の値よりも大きい場合には特性線１
３１は特性線１３１ａのように変化し、閾値電圧Ｖthが
所望の値よりも小さい場合には特性線１３１は特性線１
３１ｂのように変化する。ＦＥＴ１０４のバイアス点
は、特性線１３１，１３１ａ，１３１ｂと特性線１３２
の交点となることが判る。閾値電圧Ｖthの変動はゲート
−ソース間電圧Ｖgsの変動と等価的であることから、Ｖ
thの変動量に対するＩd の変動量をバイアス安定度と定
義すれば、安定度ΔＩd ／ΔＶthは、（３）式より次の
ように書ける。
るゲート−ソース間電圧Ｖgsとドレイン電流Ｉd の関係
を示す特性図である。この図において、特性線１３１は
（１）式の関係を示し、特性線１３２は（３）式の関係
を示している。また、この図において、ＦＥＴ１０４の
閾値電圧Ｖthが所望の値よりも大きい場合には特性線１
３１は特性線１３１ａのように変化し、閾値電圧Ｖthが
所望の値よりも小さい場合には特性線１３１は特性線１
３１ｂのように変化する。ＦＥＴ１０４のバイアス点
は、特性線１３１，１３１ａ，１３１ｂと特性線１３２
の交点となることが判る。閾値電圧Ｖthの変動はゲート
−ソース間電圧Ｖgsの変動と等価的であることから、Ｖ
thの変動量に対するＩd の変動量をバイアス安定度と定
義すれば、安定度ΔＩd ／ΔＶthは、（３）式より次の
ように書ける。
【００１６】
【数４】ΔＩd ／ΔＶth＝−１／Ｒ11 …（４）
【００１７】Ｒ11の実際の値は、電源電圧Ｖddを３Ｖ、
ドレイン電流Ｉd を３ｍＡ、ＦＥＴ１０４のドレイン−
ソース間電圧を２Ｖに仮定すると、３３０Ωとなる。従
って、安定度ΔＩd ／ΔＶthは３×１０-3（１／Ω）と
なり、Ｖthのばらつき幅を０．４Ｖと仮定した場合、Ｉ
d 変動幅は１．３ｍＡとなる。これは、設計中心の３ｍ
Ａに対して±２５％弱の変動を許容する必要があること
を意味し、実際の増幅器設計を行うに当たっては高周波
特性の変動を考慮すると十分とは言えない。
ドレイン電流Ｉd を３ｍＡ、ＦＥＴ１０４のドレイン−
ソース間電圧を２Ｖに仮定すると、３３０Ωとなる。従
って、安定度ΔＩd ／ΔＶthは３×１０-3（１／Ω）と
なり、Ｖthのばらつき幅を０．４Ｖと仮定した場合、Ｉ
d 変動幅は１．３ｍＡとなる。これは、設計中心の３ｍ
Ａに対して±２５％弱の変動を許容する必要があること
を意味し、実際の増幅器設計を行うに当たっては高周波
特性の変動を考慮すると十分とは言えない。
【００１８】以上のＶthのばらつきによるドレインバイ
アス電流の変動をより小さく抑え込むためには、（３）
式から明らかなように抵抗Ｒ11，Ｒ12あるいはＲ13の値
を変更すれば良い。従って、従来は消費電流と特性ばら
つきの更なる低減化のため、これらの抵抗をＩＣの外部
に設け、個々のＩＣに対して所望のドレイン電流が得ら
れるように値を調整するのが一般的であった。
アス電流の変動をより小さく抑え込むためには、（３）
式から明らかなように抵抗Ｒ11，Ｒ12あるいはＲ13の値
を変更すれば良い。従って、従来は消費電流と特性ばら
つきの更なる低減化のため、これらの抵抗をＩＣの外部
に設け、個々のＩＣに対して所望のドレイン電流が得ら
れるように値を調整するのが一般的であった。
【００１９】
【発明が解決しようとする課題】しかしながら、上述の
ように、ＦＥＴのドレインバイアス電流の変動を小さく
抑えるために抵抗を外部に設けた場合、基板に実装する
部品数が増加すると共に、ＩＣを基板に実装する際に外
部の抵抗の抵抗値を調整してバイアスを調整する必要が
あり、調整が煩雑であるという問題点があった。
ように、ＦＥＴのドレインバイアス電流の変動を小さく
抑えるために抵抗を外部に設けた場合、基板に実装する
部品数が増加すると共に、ＩＣを基板に実装する際に外
部の抵抗の抵抗値を調整してバイアスを調整する必要が
あり、調整が煩雑であるという問題点があった。
【００２０】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、ＩＣ外部に設けた抵抗を用いて基板
実装時にバイアス調整を行うことを必要とせずに、電界
効果トランジスタの閾値電圧のばらつきによるバイアス
電流のばらつきを十分低く抑えることができるようにし
た電界効果トランジスタのバイアス回路を提供すること
にある。
ので、その課題は、ＩＣ外部に設けた抵抗を用いて基板
実装時にバイアス調整を行うことを必要とせずに、電界
効果トランジスタの閾値電圧のばらつきによるバイアス
電流のばらつきを十分低く抑えることができるようにし
た電界効果トランジスタのバイアス回路を提供すること
にある。
【００２１】
【課題を解決するための手段】本発明の電界効果トラン
ジスタのバイアス回路は、抵抗値が電界効果トランジス
タのバイアス電流を決定する抵抗を含む電界効果トラン
ジスタのバイアス回路において、バイアス電流を決定す
る抵抗値を調整するために設けられ、両端が短絡される
か否かに応じてバイアス電流を異ならせるバイアス調整
用抵抗と、バイアス調整用抵抗と並列に設けられ、ツェ
ナーザッピングにより非可逆的に短絡状態とすることの
可能なツェナーダイオードと、ツェナーダイオードをツ
ェナーザッピングにより非可逆的に短絡状態とするため
にツェナーダイオードに電力を供給するためのバイアス
調整用端子とを備えたものである。
ジスタのバイアス回路は、抵抗値が電界効果トランジス
タのバイアス電流を決定する抵抗を含む電界効果トラン
ジスタのバイアス回路において、バイアス電流を決定す
る抵抗値を調整するために設けられ、両端が短絡される
か否かに応じてバイアス電流を異ならせるバイアス調整
用抵抗と、バイアス調整用抵抗と並列に設けられ、ツェ
ナーザッピングにより非可逆的に短絡状態とすることの
可能なツェナーダイオードと、ツェナーダイオードをツ
ェナーザッピングにより非可逆的に短絡状態とするため
にツェナーダイオードに電力を供給するためのバイアス
調整用端子とを備えたものである。
【００２２】この電界効果トランジスタのバイアス回路
では、バイアス調整用端子よりツェナーダイオードに電
力を供給してツェナーダイオードをツェナーザッピング
により非可逆的に短絡状態とするとバイアス調整用抵抗
の両端が短絡される。このようにしてバイアス調整用抵
抗の両端を短絡状態とするか否かによって、電界効果ト
ランジスタのバイアス電流を調整することができ、その
結果、電界効果トランジスタの閾値電圧のばらつきによ
るバイアス電流のばらつきを十分低く抑えることができ
る。
では、バイアス調整用端子よりツェナーダイオードに電
力を供給してツェナーダイオードをツェナーザッピング
により非可逆的に短絡状態とするとバイアス調整用抵抗
の両端が短絡される。このようにしてバイアス調整用抵
抗の両端を短絡状態とするか否かによって、電界効果ト
ランジスタのバイアス電流を調整することができ、その
結果、電界効果トランジスタの閾値電圧のばらつきによ
るバイアス電流のばらつきを十分低く抑えることができ
る。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２４】図１は本発明の第１の実施の形態に係る電
界効果トランジスタのバイアス回路を含むＭＭＩＣによ
る１段増幅器１０の回路構成を示す回路図である。この
増幅器１０は、高周波入力信号を入力するための高周波
入力端子１１と、高周波出力信号を出力するための高周
波出力端子１２と、電源端子１３，３１と、バイアス調
整用端子としての電源端子３２およびトリミング端子３
３とを備えている。端子１３，３１，３２，３３の印加
電圧は、それぞれＶdd，Ｖss1 ，Ｖss2 ，Ｖt1とする。
界効果トランジスタのバイアス回路を含むＭＭＩＣによ
る１段増幅器１０の回路構成を示す回路図である。この
増幅器１０は、高周波入力信号を入力するための高周波
入力端子１１と、高周波出力信号を出力するための高周
波出力端子１２と、電源端子１３，３１と、バイアス調
整用端子としての電源端子３２およびトリミング端子３
３とを備えている。端子１３，３１，３２，３３の印加
電圧は、それぞれＶdd，Ｖss1 ，Ｖss2 ，Ｖt1とする。
【００２５】増幅器１０は、更に、ＧａＡｓを用いたＦ
ＥＴ１４と、高周波入力端子１１とＦＥＴ１４のゲート
との間に設けられ、所望の周波数帯における利得および
入力インピーダンス整合を得るための入力整合回路１５
と、高周波出力端子１２、電源端子１３およびＦＥＴ１
４のドレインに接続され、所望の周波数帯における利得
および出力インピーダンス整合を得るための出力整合回
路１６と、一端がＦＥＴ１４のソースに接続され他端が
電源端子３１に接続された抵抗Ｒ1 と、抵抗Ｒ1 と並列
に設けられたコンデンサＣ1 と、一端が電源端子１３に
接続され他端がＦＥＴ１４のゲートに接続された抵抗Ｒ
2 と、一端がＦＥＴ１４のゲートに接続された抵抗Ｒ30
と、一端が抵抗Ｒ30の他端に接続され他端が電源端子３
２に接続されたバイアス調整用抵抗としての抵抗Ｒ
31と、抵抗Ｒ31と並列に設けられたツェナーダイオード
Ｄ31とを備えている。ツェナーダイオードＤ31は、アノ
ードが電源端子３２に接続され、カソードが抵抗Ｒ30と
抵抗Ｒ31との接続点に接続されている。トリミング端子
３３はツェナーダイオードＤ31のカソードに接続されて
いる。ＦＥＴ１４としては、具体的には、例えばＭＥＳ
ＦＥＴ（金属半導体ＦＥＴ）やＪＦＥＴ（接合型ＦＥ
Ｔ）が用いられる。
ＥＴ１４と、高周波入力端子１１とＦＥＴ１４のゲート
との間に設けられ、所望の周波数帯における利得および
入力インピーダンス整合を得るための入力整合回路１５
と、高周波出力端子１２、電源端子１３およびＦＥＴ１
４のドレインに接続され、所望の周波数帯における利得
および出力インピーダンス整合を得るための出力整合回
路１６と、一端がＦＥＴ１４のソースに接続され他端が
電源端子３１に接続された抵抗Ｒ1 と、抵抗Ｒ1 と並列
に設けられたコンデンサＣ1 と、一端が電源端子１３に
接続され他端がＦＥＴ１４のゲートに接続された抵抗Ｒ
2 と、一端がＦＥＴ１４のゲートに接続された抵抗Ｒ30
と、一端が抵抗Ｒ30の他端に接続され他端が電源端子３
２に接続されたバイアス調整用抵抗としての抵抗Ｒ
31と、抵抗Ｒ31と並列に設けられたツェナーダイオード
Ｄ31とを備えている。ツェナーダイオードＤ31は、アノ
ードが電源端子３２に接続され、カソードが抵抗Ｒ30と
抵抗Ｒ31との接続点に接続されている。トリミング端子
３３はツェナーダイオードＤ31のカソードに接続されて
いる。ＦＥＴ１４としては、具体的には、例えばＭＥＳ
ＦＥＴ（金属半導体ＦＥＴ）やＪＦＥＴ（接合型ＦＥ
Ｔ）が用いられる。
【００２６】入力整合回路１５は、一端が高周波入力端
子１１に接続されたコンデンサ２１と、一端がコンデン
サ２１の他端に接続され他端がＦＥＴ１４のゲートに接
続されたコイル２２と、一端がコンデンサ２１の他端に
接続されたコイル２３と、一端がコイル２３の他端に接
続され他端が電源端子３１に接続されたコンデンサ２４
とを有している。
子１１に接続されたコンデンサ２１と、一端がコンデン
サ２１の他端に接続され他端がＦＥＴ１４のゲートに接
続されたコイル２２と、一端がコンデンサ２１の他端に
接続されたコイル２３と、一端がコイル２３の他端に接
続され他端が電源端子３１に接続されたコンデンサ２４
とを有している。
【００２７】出力整合回路１６は、一端がＦＥＴ１４の
ドレインに接続されたコイル２５と、一端がコイル２５
の他端に接続され他端が高周波出力端子１２に接続され
たコンデンサ２６と、一端がコイル２５の他端に接続さ
れ他端が電源端子１３に接続されたコイル２７と、一端
がコイル２７の他端に接続され他端が電源端子３１に接
続されたコンデンサ２８とを有している。
ドレインに接続されたコイル２５と、一端がコイル２５
の他端に接続され他端が高周波出力端子１２に接続され
たコンデンサ２６と、一端がコイル２５の他端に接続さ
れ他端が電源端子１３に接続されたコイル２７と、一端
がコイル２７の他端に接続され他端が電源端子３１に接
続されたコンデンサ２８とを有している。
【００２８】図２は、図１に示した増幅器１０における
バイアス回路を示したものである。このバイアス回路
は、自己バイアス方式のバイアス回路であり、前述の抵
抗Ｒ1，Ｒ2 ，Ｒ30，Ｒ31およびダイオードＤ1 を備え
ている。このバイアス回路は、図７に示した回路におけ
るバイアス回路と比べると、図７における抵抗Ｒ11，Ｒ
12をそれぞれ抵抗Ｒ1 ，Ｒ2 に置き換えると共に、図７
における抵抗Ｒ13の代わりに、直列に接続された抵抗Ｒ
30，Ｒ31と、抵抗Ｒ31に並列に接続されたツェナーダイ
オードＤ31と、ツェナーダイオードＤ31の両端に接続さ
れ独立に配置された電源端子３２およびトリミング端子
３３とを設けた点が異なっている。
バイアス回路を示したものである。このバイアス回路
は、自己バイアス方式のバイアス回路であり、前述の抵
抗Ｒ1，Ｒ2 ，Ｒ30，Ｒ31およびダイオードＤ1 を備え
ている。このバイアス回路は、図７に示した回路におけ
るバイアス回路と比べると、図７における抵抗Ｒ11，Ｒ
12をそれぞれ抵抗Ｒ1 ，Ｒ2 に置き換えると共に、図７
における抵抗Ｒ13の代わりに、直列に接続された抵抗Ｒ
30，Ｒ31と、抵抗Ｒ31に並列に接続されたツェナーダイ
オードＤ31と、ツェナーダイオードＤ31の両端に接続さ
れ独立に配置された電源端子３２およびトリミング端子
３３とを設けた点が異なっている。
【００２９】次に、本実施の形態に係るバイアス回路の
動作について説明する。まず、トリミング端子３３をオ
ープンとし、電源端子１３に電源電圧Ｖddを印加し、電
源端子３１，３２に電源電圧Ｖss（Ｖss1 ＝Ｖss2 ＝Ｖ
ss（例えば接地すなわち０Ｖとする。）を印加したとき
の、すなわちバイアス印加時における抵抗Ｒ31の両端子
間電圧はツェナーダイオードＤ31のツェナー電圧より十
分小さいものとする。このとき、ＦＥＴ１４のドレイン
バイアス電流Ｉd は、（３）式における抵抗値Ｒ11，Ｒ
12をそれぞれＲ1 ，Ｒ2 に置き換え、抵抗値Ｒ13をＲ30
＋Ｒ31に置き換えたものとなり、次式で表される。
動作について説明する。まず、トリミング端子３３をオ
ープンとし、電源端子１３に電源電圧Ｖddを印加し、電
源端子３１，３２に電源電圧Ｖss（Ｖss1 ＝Ｖss2 ＝Ｖ
ss（例えば接地すなわち０Ｖとする。）を印加したとき
の、すなわちバイアス印加時における抵抗Ｒ31の両端子
間電圧はツェナーダイオードＤ31のツェナー電圧より十
分小さいものとする。このとき、ＦＥＴ１４のドレイン
バイアス電流Ｉd は、（３）式における抵抗値Ｒ11，Ｒ
12をそれぞれＲ1 ，Ｒ2 に置き換え、抵抗値Ｒ13をＲ30
＋Ｒ31に置き換えたものとなり、次式で表される。
【００３０】
【数５】 Ｉd ＝−Ｖgs／Ｒ1 ＋｛（Ｒ30＋Ｒ31）／（Ｒ2 ＋Ｒ30＋Ｒ31）｝×Ｖdd／ Ｒ1 …（５）
【００３１】仮に、上記条件におけるドレインバイアス
電流Ｉd が所望の設定値より大きい場合は、電源端子１
３および電源端子３１をオープンとし、トリミング端子
３３と電源端子３２間に定電流源を接続し、ツェナーダ
イオードＤ31がツェナーザッピングによって破壊され非
可逆的に短絡するに十分な電流を供給してツェナーダイ
オードＤ31の両端子間を非可逆的に短絡すれば、バイア
ス印加時において抵抗Ｒ31の両端間は短絡されるため、
（５）式は次式のようになる。
電流Ｉd が所望の設定値より大きい場合は、電源端子１
３および電源端子３１をオープンとし、トリミング端子
３３と電源端子３２間に定電流源を接続し、ツェナーダ
イオードＤ31がツェナーザッピングによって破壊され非
可逆的に短絡するに十分な電流を供給してツェナーダイ
オードＤ31の両端子間を非可逆的に短絡すれば、バイア
ス印加時において抵抗Ｒ31の両端間は短絡されるため、
（５）式は次式のようになる。
【００３２】
【数６】 Ｉd ＝−Ｖgs／Ｒ1 ＋｛Ｒ30／（Ｒ2 ＋Ｒ30）｝×Ｖdd／Ｒ1 …（６）
【００３３】なお、ツェナーダイオードＤ31のツェナー
ザッピングを行う際にトリミング端子３３と電源端子３
２間に印加する電圧、電流は、それぞれ例えばＧａＡｓ
ＰＮツェナーダイオードの場合約６Ｖ、２０〜３０ｍＡ
とする。ツェナーザッピングを行う際に、電源端子１３
および電源端子３１をオープンとする理由は、ツェナー
ダイオードＤ31のツェナーザッピングを行う際に、高電
圧の印加によりＦＥＴ１４が破壊されないようにするた
めである。
ザッピングを行う際にトリミング端子３３と電源端子３
２間に印加する電圧、電流は、それぞれ例えばＧａＡｓ
ＰＮツェナーダイオードの場合約６Ｖ、２０〜３０ｍＡ
とする。ツェナーザッピングを行う際に、電源端子１３
および電源端子３１をオープンとする理由は、ツェナー
ダイオードＤ31のツェナーザッピングを行う際に、高電
圧の印加によりＦＥＴ１４が破壊されないようにするた
めである。
【００３４】次に、図２に示したバイアス回路によるＦ
ＥＴ１４のバイアス点について考察する。ＦＥＴ１４の
ドレイン電流Ｉd は近似的に前出の（１）式に従う。図
３は、（１）式、（５）式および（６）式で表されるゲ
ート−ソース間電圧Ｖgsとドレイン電流Ｉd の関係を示
す特性図である。この図において、特性線４１は（１）
式の関係を示し、特性線４２ａは（５）式の関係を示
し、特性線４２ｂは（６）式の関係を示している。ＦＥ
Ｔ１４のバイアス点は、ツェナーダイオードＤ31のツェ
ナーザッピングを行わない場合は特性線４１，４２ａの
交点Ａとなり、ツェナーザッピングを行った場合は特性
線４１，４２ｂの交点Ｂとなる。図３から、ツェナーザ
ッピングによる電気的トリミングを行うことによって、
バイアス点はＡ点からＢ点へ、すなわちドレインバイア
ス電流Ｉd の低減化の方向へ調整されていることが判
る。
ＥＴ１４のバイアス点について考察する。ＦＥＴ１４の
ドレイン電流Ｉd は近似的に前出の（１）式に従う。図
３は、（１）式、（５）式および（６）式で表されるゲ
ート−ソース間電圧Ｖgsとドレイン電流Ｉd の関係を示
す特性図である。この図において、特性線４１は（１）
式の関係を示し、特性線４２ａは（５）式の関係を示
し、特性線４２ｂは（６）式の関係を示している。ＦＥ
Ｔ１４のバイアス点は、ツェナーダイオードＤ31のツェ
ナーザッピングを行わない場合は特性線４１，４２ａの
交点Ａとなり、ツェナーザッピングを行った場合は特性
線４１，４２ｂの交点Ｂとなる。図３から、ツェナーザ
ッピングによる電気的トリミングを行うことによって、
バイアス点はＡ点からＢ点へ、すなわちドレインバイア
ス電流Ｉd の低減化の方向へ調整されていることが判
る。
【００３５】実際のＩＣ製造工程においては、一般的に
ウエーハにＩＣを作り込んだ時点で各ＩＣの電気的特性
の検査を行う。従って、この検査時において、ドレイン
バイアス電流の値に応じて、ツェナーダイオードＤ31の
ツェナーザッピングを行うか否かによってドレインバイ
アス電流の調整を行えば、ＩＣを基板に実装する際には
バイアス調整を行う必要がなくなり、実質的にバイアス
に関して無調整化を実現することが可能となる。
ウエーハにＩＣを作り込んだ時点で各ＩＣの電気的特性
の検査を行う。従って、この検査時において、ドレイン
バイアス電流の値に応じて、ツェナーダイオードＤ31の
ツェナーザッピングを行うか否かによってドレインバイ
アス電流の調整を行えば、ＩＣを基板に実装する際には
バイアス調整を行う必要がなくなり、実質的にバイアス
に関して無調整化を実現することが可能となる。
【００３６】このように本実施の形態に係るバイアス回
路によれば、ＩＣの検査時に、抵抗Ｒ30，Ｒ31部分の抵
抗値を調整してドレインバイアス電流の調整を行うこと
ができるので、従来のようにＩＣ外部に設けた抵抗を用
いて基板実装時にバイアス調整を行うことを必要とせず
に、ＦＥＴ１４の閾値電圧のばらつきによるバイアス電
流のばらつきを十分低く抑えることができる。なお、本
実施の形態では、抵抗値の調整を一回だけ行うことを可
能とした場合である。従って、前出の自己バイアス方式
の説明のところで導出した安定度を、実質的には最大２
倍にする効果がある。
路によれば、ＩＣの検査時に、抵抗Ｒ30，Ｒ31部分の抵
抗値を調整してドレインバイアス電流の調整を行うこと
ができるので、従来のようにＩＣ外部に設けた抵抗を用
いて基板実装時にバイアス調整を行うことを必要とせず
に、ＦＥＴ１４の閾値電圧のばらつきによるバイアス電
流のばらつきを十分低く抑えることができる。なお、本
実施の形態では、抵抗値の調整を一回だけ行うことを可
能とした場合である。従って、前出の自己バイアス方式
の説明のところで導出した安定度を、実質的には最大２
倍にする効果がある。
【００３７】なお、本実施の形態において、電源端子３
１，３２は共通にすることが可能である。電源端子３
１，３２を共通にしても、抵抗Ｒ2 ，Ｒ30として数ｋΩ
以上の抵抗を使用していれば、これらが保護抵抗として
働くため、他の回路部（特にＦＥＴ１４）を破壊してし
まうおそれはない。そして、電源端子３１，３２を共通
にすると、専有面積の大きい端子パッド（約１００μｍ
角）を一つ削除することができる。
１，３２は共通にすることが可能である。電源端子３
１，３２を共通にしても、抵抗Ｒ2 ，Ｒ30として数ｋΩ
以上の抵抗を使用していれば、これらが保護抵抗として
働くため、他の回路部（特にＦＥＴ１４）を破壊してし
まうおそれはない。そして、電源端子３１，３２を共通
にすると、専有面積の大きい端子パッド（約１００μｍ
角）を一つ削除することができる。
【００３８】図４は本発明の第２の実施の形態に係る電
界効果トランジスタのバイアス回路の構成を示す回路図
である。本実施の形態では、図２における抵抗Ｒ31の代
わりに直列に接続された複数（Ｎ個）の抵抗Ｒ31，
Ｒ32，…，Ｒ3Nを設け、図２におけるツェナーダイオー
ドＤ31の代わりに各抵抗Ｒ31，Ｒ32，…，Ｒ3Nと並列に
接続された複数（Ｎ個）のツェナーダイオードＤ31，Ｄ
32，…，Ｄ3Nを設け、図２におけるトリミング端子３３
の代わりに各ツェナーダイオードＤ31，Ｄ32，…，Ｄ3N
のカソードに接続された複数（Ｎ個）のトリミング端子
３３1 ，３３2 ，…，３３N を設けている。なお、電源
端子３２は抵抗Ｒ3NとツェナーダイオードＤ3Nのアノー
ドとの接続点に接続されている。
界効果トランジスタのバイアス回路の構成を示す回路図
である。本実施の形態では、図２における抵抗Ｒ31の代
わりに直列に接続された複数（Ｎ個）の抵抗Ｒ31，
Ｒ32，…，Ｒ3Nを設け、図２におけるツェナーダイオー
ドＤ31の代わりに各抵抗Ｒ31，Ｒ32，…，Ｒ3Nと並列に
接続された複数（Ｎ個）のツェナーダイオードＤ31，Ｄ
32，…，Ｄ3Nを設け、図２におけるトリミング端子３３
の代わりに各ツェナーダイオードＤ31，Ｄ32，…，Ｄ3N
のカソードに接続された複数（Ｎ個）のトリミング端子
３３1 ，３３2 ，…，３３N を設けている。なお、電源
端子３２は抵抗Ｒ3NとツェナーダイオードＤ3Nのアノー
ドとの接続点に接続されている。
【００３９】本実施の形態に係るバイアス回路では、任
意の２つのトリミング端子間または任意の１つのトリミ
ング端子と電源端子３２との間に、ツェナーザッピング
用の定電流を流すことにより、任意の１以上のツェナー
ダイオードをツェナーザッピングによって破壊し非可逆
的に短絡することができる。従って、抵抗Ｒ31〜Ｒ3N間
で数多くの抵抗値を実現することができ、これにより、
より細かくドレインバイアス電流の調整が可能となる。
本実施の形態のその他の構成、動作および効果は第１の
実施の形態と同様である。
意の２つのトリミング端子間または任意の１つのトリミ
ング端子と電源端子３２との間に、ツェナーザッピング
用の定電流を流すことにより、任意の１以上のツェナー
ダイオードをツェナーザッピングによって破壊し非可逆
的に短絡することができる。従って、抵抗Ｒ31〜Ｒ3N間
で数多くの抵抗値を実現することができ、これにより、
より細かくドレインバイアス電流の調整が可能となる。
本実施の形態のその他の構成、動作および効果は第１の
実施の形態と同様である。
【００４０】図５は本発明の第３の実施の形態に係る電
界効果トランジスタのバイアス回路の構成を示す回路図
である。本実施の形態では、第２の実施の形態と同様
に、複数（Ｎ個）の抵抗Ｒ31，Ｒ32，…，Ｒ3Nと複数
（Ｎ個）のツェナーダイオードＤ31，Ｄ32，…，Ｄ3Nを
設け、電源端子３２を抵抗Ｒ3NとツェナーダイオードＤ
3Nのアノードとの接続点に接続しているが、トリミング
端子としては、ツェナーダイオードＤ31のカソードに接
続されたトリミング端子３３のみを設けている。また、
各ツェナーダイオードＤ31，Ｄ32，…，Ｄ3Nは、互いに
アノード−カソード間のコンタクト面積を変え、各ツェ
ナーダイオードＤ31，Ｄ32，…，Ｄ3Nの許容電流値が異
なる値になるようにしている。
界効果トランジスタのバイアス回路の構成を示す回路図
である。本実施の形態では、第２の実施の形態と同様
に、複数（Ｎ個）の抵抗Ｒ31，Ｒ32，…，Ｒ3Nと複数
（Ｎ個）のツェナーダイオードＤ31，Ｄ32，…，Ｄ3Nを
設け、電源端子３２を抵抗Ｒ3NとツェナーダイオードＤ
3Nのアノードとの接続点に接続しているが、トリミング
端子としては、ツェナーダイオードＤ31のカソードに接
続されたトリミング端子３３のみを設けている。また、
各ツェナーダイオードＤ31，Ｄ32，…，Ｄ3Nは、互いに
アノード−カソード間のコンタクト面積を変え、各ツェ
ナーダイオードＤ31，Ｄ32，…，Ｄ3Nの許容電流値が異
なる値になるようにしている。
【００４１】本実施の形態に係るバイアス回路では、ト
リミング端子３３と電源端子３２間に印加する定電流源
の設定電流値によって、許容電流値を越えるツェナーダ
イオードのみを選択的にツェナーザッピングによって破
壊し非可逆的に短絡させることができるため、抵抗Ｒ31
〜Ｒ3N間でＮ＋１種類の抵抗値を実現することが可能と
なる。本実施の形態では、第２の実施の形態よりも抵抗
値のトリミング自由度が小さいが、ＩＣ上で面積の占め
る割合が非常に大きいバイアス調整用の電源印加用パッ
ドを２個（トリミング端子３３および電源端子３２）に
抑えることができるため、チップ面積小型化には非常に
有利である。本実施の形態のその他の構成、動作および
効果は第２の実施の形態と同様である。
リミング端子３３と電源端子３２間に印加する定電流源
の設定電流値によって、許容電流値を越えるツェナーダ
イオードのみを選択的にツェナーザッピングによって破
壊し非可逆的に短絡させることができるため、抵抗Ｒ31
〜Ｒ3N間でＮ＋１種類の抵抗値を実現することが可能と
なる。本実施の形態では、第２の実施の形態よりも抵抗
値のトリミング自由度が小さいが、ＩＣ上で面積の占め
る割合が非常に大きいバイアス調整用の電源印加用パッ
ドを２個（トリミング端子３３および電源端子３２）に
抑えることができるため、チップ面積小型化には非常に
有利である。本実施の形態のその他の構成、動作および
効果は第２の実施の形態と同様である。
【００４２】なお、上記各実施の形態では、図７に示し
たような自己バイアス方式のバイアス回路の中で、図７
における抵抗Ｒ13に対応する抵抗の抵抗値を調整してド
レインバイアス電流の調整を行う例を示したが、本発明
では、図７における抵抗Ｒ11部分または抵抗Ｒ12部分の
抵抗の抵抗値を、上記各実施の形態と同様の抵抗とツェ
ナーダイオードの並列回路を用いて調整可能としても良
く、この場合も上記各実施の形態と同様の効果が得られ
る。また、図７における抵抗Ｒ11部分，抵抗Ｒ12部分，
抵抗Ｒ13部分のうちのいずれか２つまたは全部の抵抗値
を調整可能としても良い。上記各実施の形態のように図
７における抵抗Ｒ13部分の抵抗値のみを調整可能とした
場合、電流Ｉd は減少する方向にしか調整できない。し
かし、実際の製造では、Ｖth（Ｉd ）は大小均等にばら
ついてしまうことから、電流Ｉdを増加させる調整も可
能にしておくこと、すなわち、図７における抵抗Ｒ12部
分も調整可能としておくことが望ましい。
たような自己バイアス方式のバイアス回路の中で、図７
における抵抗Ｒ13に対応する抵抗の抵抗値を調整してド
レインバイアス電流の調整を行う例を示したが、本発明
では、図７における抵抗Ｒ11部分または抵抗Ｒ12部分の
抵抗の抵抗値を、上記各実施の形態と同様の抵抗とツェ
ナーダイオードの並列回路を用いて調整可能としても良
く、この場合も上記各実施の形態と同様の効果が得られ
る。また、図７における抵抗Ｒ11部分，抵抗Ｒ12部分，
抵抗Ｒ13部分のうちのいずれか２つまたは全部の抵抗値
を調整可能としても良い。上記各実施の形態のように図
７における抵抗Ｒ13部分の抵抗値のみを調整可能とした
場合、電流Ｉd は減少する方向にしか調整できない。し
かし、実際の製造では、Ｖth（Ｉd ）は大小均等にばら
ついてしまうことから、電流Ｉdを増加させる調整も可
能にしておくこと、すなわち、図７における抵抗Ｒ12部
分も調整可能としておくことが望ましい。
【００４３】図６は本発明の第４の実施の形態に係る電
界効果トランジスタのバイアス回路の構成を示す回路図
である。本実施の形態では、図２における抵抗Ｒ1 が無
く、ＦＥＴ１４のソースが直接電源端子３１に接続され
ている。このように抵抗Ｒ1を設けない例としてはパワ
ーアンプが一般的である。パワーアンプで抵抗Ｒ1 を設
けない理由は、高周波出力電力がＦＥＴ１４に供給され
るドレイン−ソース間電圧に依存するすることから、消
費電力に対する高周波出力電力の比、すなわち効率を上
げるためである。このようなバイアス回路においても、
第１の実施の形態と同様にして、抵抗Ｒ30，Ｒ31部分の
抵抗値を調整してドレインバイアス電流の調整を行うこ
とができる。本実施の形態のその他の構成、動作および
効果は第１の実施の形態と同様である。
界効果トランジスタのバイアス回路の構成を示す回路図
である。本実施の形態では、図２における抵抗Ｒ1 が無
く、ＦＥＴ１４のソースが直接電源端子３１に接続され
ている。このように抵抗Ｒ1を設けない例としてはパワ
ーアンプが一般的である。パワーアンプで抵抗Ｒ1 を設
けない理由は、高周波出力電力がＦＥＴ１４に供給され
るドレイン−ソース間電圧に依存するすることから、消
費電力に対する高周波出力電力の比、すなわち効率を上
げるためである。このようなバイアス回路においても、
第１の実施の形態と同様にして、抵抗Ｒ30，Ｒ31部分の
抵抗値を調整してドレインバイアス電流の調整を行うこ
とができる。本実施の形態のその他の構成、動作および
効果は第１の実施の形態と同様である。
【００４４】なお、本実施の形態においても、第２また
は第３の実施の形態と同様にして、より細かくドレイン
バイアス電流の調整を行うことができるようにしても良
い。また、図６における抵抗Ｒ2 部分の抵抗値を、上記
各実施の形態と同様の抵抗とツェナーダイオードの並列
回路を用いて調整可能としても良い。いずれの場合も、
上記各実施の形態と同様の効果が得られる。
は第３の実施の形態と同様にして、より細かくドレイン
バイアス電流の調整を行うことができるようにしても良
い。また、図６における抵抗Ｒ2 部分の抵抗値を、上記
各実施の形態と同様の抵抗とツェナーダイオードの並列
回路を用いて調整可能としても良い。いずれの場合も、
上記各実施の形態と同様の効果が得られる。
【００４５】なお、本発明は、上記各実施の形態に限定
されず、例えば、本発明は、自己バイアス方式のバイア
ス回路のみならず、抵抗値がＦＥＴのバイアス電流を決
定する抵抗を含むバイアス回路であれば、他の方式のバ
イアス回路にも適用することができ、この場合も同様の
効果が得られる。また、本発明はＭＭＩＣに限らず、他
の用途の回路にも適用することができる。
されず、例えば、本発明は、自己バイアス方式のバイア
ス回路のみならず、抵抗値がＦＥＴのバイアス電流を決
定する抵抗を含むバイアス回路であれば、他の方式のバ
イアス回路にも適用することができ、この場合も同様の
効果が得られる。また、本発明はＭＭＩＣに限らず、他
の用途の回路にも適用することができる。
【００４６】
【発明の効果】以上説明したように請求項１記載の電界
効果トランジスタのバイアス回路によれば、バイアス電
流を決定する抵抗値を調整するために設けられ、両端が
短絡されるか否かに応じてバイアス電流を異ならせるバ
イアス調整用抵抗と、バイアス調整用抵抗と並列に設け
られ、ツェナーザッピングにより非可逆的に短絡状態と
することの可能なツェナーダイオードと、ツェナーダイ
オードをツェナーザッピングにより非可逆的に短絡状態
とするためにツェナーダイオードに電力を供給するため
のバイアス調整用端子とを設けたので、ツェナーダイオ
ードを非可逆的に短絡状態としてバイアス調整用抵抗の
両端を短絡状態とするか否かによって、ＩＣの検査時に
電界効果トランジスタのバイアス電流を調整することが
でき、ＩＣ外部に設けた抵抗を用いて基板実装時にバイ
アス調整を行うことを必要とせずに、電界効果トランジ
スタの閾値電圧のばらつきによるバイアス電流のばらつ
きを十分低く抑えることができるという効果を奏する。
効果トランジスタのバイアス回路によれば、バイアス電
流を決定する抵抗値を調整するために設けられ、両端が
短絡されるか否かに応じてバイアス電流を異ならせるバ
イアス調整用抵抗と、バイアス調整用抵抗と並列に設け
られ、ツェナーザッピングにより非可逆的に短絡状態と
することの可能なツェナーダイオードと、ツェナーダイ
オードをツェナーザッピングにより非可逆的に短絡状態
とするためにツェナーダイオードに電力を供給するため
のバイアス調整用端子とを設けたので、ツェナーダイオ
ードを非可逆的に短絡状態としてバイアス調整用抵抗の
両端を短絡状態とするか否かによって、ＩＣの検査時に
電界効果トランジスタのバイアス電流を調整することが
でき、ＩＣ外部に設けた抵抗を用いて基板実装時にバイ
アス調整を行うことを必要とせずに、電界効果トランジ
スタの閾値電圧のばらつきによるバイアス電流のばらつ
きを十分低く抑えることができるという効果を奏する。
【００４７】また、請求項２または３記載の電界効果ト
ランジスタのバイアス回路によれば、バイアス調整用抵
抗およびツェナーダイオードを複数個設け、任意の１以
上のツェナーダイオードを非可逆的に短絡状態として任
意の１以上のバイアス調整用抵抗の両端を短絡状態とす
ることができるようにしたので、上記効果に加え、より
細かくバイアス電流の調整を行うことができるという効
果を奏する。
ランジスタのバイアス回路によれば、バイアス調整用抵
抗およびツェナーダイオードを複数個設け、任意の１以
上のツェナーダイオードを非可逆的に短絡状態として任
意の１以上のバイアス調整用抵抗の両端を短絡状態とす
ることができるようにしたので、上記効果に加え、より
細かくバイアス電流の調整を行うことができるという効
果を奏する。
【図１】本発明の第１の実施の形態に係る電界効果トラ
ンジスタのバイアス回路を含むＭＭＩＣによる１段増幅
器の回路構成を示す回路図である。
ンジスタのバイアス回路を含むＭＭＩＣによる１段増幅
器の回路構成を示す回路図である。
【図２】図１に示した増幅器におけるバイアス回路を示
す回路図である。
す回路図である。
【図３】図２に示したバイアス回路におけるゲート−ソ
ース間電圧とドレイン電流の関係を示す特性図である。
ース間電圧とドレイン電流の関係を示す特性図である。
【図４】本発明の第２の実施の形態に係る電界効果トラ
ンジスタのバイアス回路の構成を示す回路図である。
ンジスタのバイアス回路の構成を示す回路図である。
【図５】本発明の第３の実施の形態に係る電界効果トラ
ンジスタのバイアス回路の構成を示す回路図である。
ンジスタのバイアス回路の構成を示す回路図である。
【図６】本発明の第４の実施の形態に係る電界効果トラ
ンジスタのバイアス回路の構成を示す回路図である。
ンジスタのバイアス回路の構成を示す回路図である。
【図７】従来のＭＭＩＣによる典型的な１段増幅器の回
路構成例を示す回路図である。
路構成例を示す回路図である。
【図８】図７に示した回路におけるゲート−ソース間電
圧とドレイン電流の関係を示す特性図である。
圧とドレイン電流の関係を示す特性図である。
１３…電源端子、１４…ＦＥＴ、３１，３２…電源端
子、３３…トリミング端子、Ｒ1 ，Ｒ2 ，Ｒ30，Ｒ31…
抵抗、Ｄ31…ツェナーダイオード
子、３３…トリミング端子、Ｒ1 ，Ｒ2 ，Ｒ30，Ｒ31…
抵抗、Ｄ31…ツェナーダイオード
Claims (3)
- 【請求項１】 抵抗値が電界効果トランジスタのバイア
ス電流を決定する抵抗を含む電界効果トランジスタのバ
イアス回路において、 バイアス電流を決定する抵抗値を調整するために設けら
れ、両端が短絡されるか否かに応じてバイアス電流を異
ならせるバイアス調整用抵抗と、 前記バイアス調整用抵抗と並列に設けられ、ツェナーザ
ッピングにより非可逆的に短絡状態とすることの可能な
ツェナーダイオードと、 前記ツェナーダイオードをツェナーザッピングにより非
可逆的に短絡状態とするために前記ツェナーダイオード
に電力を供給するためのバイアス調整用端子とを備えた
ことを特徴とする電界効果トランジスタのバイアス回
路。 - 【請求項２】 前記バイアス調整用抵抗は直列に複数個
設けられ、前記ツェナーダイオードは各バイアス調整用
抵抗と並列に複数個設けられ、前記バイアス調整用端子
は各ツェナーダイオードに対応して設けられていること
を特徴とする請求項１記載の電界効果トランジスタのバ
イアス回路。 - 【請求項３】 前記バイアス調整用抵抗は直列に複数個
設けられ、前記ツェナーダイオードは各バイアス調整用
抵抗と並列に且つ互いに直列に複数個設けられていると
共に互いにアノード−カソード間コンタクト面積が異な
り、前記バイアス調整用端子は複数のツェナーダイオー
ドからなる直列回路の両端に接続されていることを特徴
とする請求項１記載の電界効果トランジスタのバイアス
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8097432A JPH09266416A (ja) | 1996-03-28 | 1996-03-28 | 電界効果トランジスタのバイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8097432A JPH09266416A (ja) | 1996-03-28 | 1996-03-28 | 電界効果トランジスタのバイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266416A true JPH09266416A (ja) | 1997-10-07 |
Family
ID=14192233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8097432A Pending JPH09266416A (ja) | 1996-03-28 | 1996-03-28 | 電界効果トランジスタのバイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09266416A (ja) |
-
1996
- 1996-03-28 JP JP8097432A patent/JPH09266416A/ja active Pending
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