JPH0926930A - マルチプロセッサ・キャッシュ・コヒーレント・コンピュータ・システムにおいてメモリ・アクセスを迅速に開始する方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 コンピュータ・システムのアンロード・シス
テム待ち時間が短縮されるようにメモリ・アクセス・ト
ランザクションが迅速に開始される方法の提供。 【解決手段】 マスタが、複数の部分を有するトランザ
クション要求パケットの第１の部分を送信する。メモリ
制御装置は、メモリ・アドレスの行アドレス部分を含む
トランザクション要求の第１の部分を受信し、その受信
に応答してメモリ位置の行に行アドレス・ストローブ信
号を印加することによってメモリ・アクセスを開始し、
マスタはトランザクション要求の残りの部分を送信す
る。完全なメモリ・アドレスが受信された後、このメモ
リ位置に記憶されているデータをメモリ位置以外の情報
源から読み取るべきであるどうかが判定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、全般的にはコンピ
ュータ・システム中のデータ通信に関し、詳細には、単
一プロセッサ・コンピュータ・システムおよびマルチプ
ロセッサ・コンピュータ・システム中のアンロード・シ
ステム待ち時間を短縮することに関する。

【０００２】

【従来の技術】通常の単一プロセッサ・コンピュータ・
システムは一つのプロセッサと一つのキャッシュ・メモ
リとを備えている。キャッシュ・メモリにはシステム・
メモリが記憶している情報のサブセットを記憶してお
き、プロセッサによって命令を実行するための高速情報
源として働く。プロセッサがキャッシュ・メモリに記憶
されていない情報を読み取ることを要求すると、「キャ
ッシュ・ミス」が発生し、システム・メモリから取り出
した情報をキャッシュに格納しなければならない。プロ
セッサは通常、システム・メモリから情報が取り出され
る間停止し、キャッシュ・ミスの後にキャッシュを格納
するために必要な時間は、単一プロセッサ・コンピュー
タ・システムのシステム待ち時間に大きな影響を与え
る。

【０００３】通常のマルチプロセッサ・コンピュータ・
システムは、それぞれ関連づけられたキャッシュ・メモ
リを有する複数のプロセッサを含む。マルチプロセッサ
・システムでのキャッシュ・ミスは、要求されたデータ
の最新のコピーが、システム・メモリではなく別のキャ
ッシュに存在することによって複雑になる。多くの場
合、キャッシュ・コヒーレンス・プロトコルが実施され
て、キャッシュされている情報の最新のコピーが現在ど
こに位置するかが追跡される。通常、各プロセッサは、
自己のキャッシュ・エントリの状態を独立に維持し、他
のプロセッサが、自分のキャッシュに格納するためにシ
ステム・メモリのデータを要求したとき、他の各プロセ
ッサが、システム・メモリではなく、それ自体がデータ
を供給すべきかどうかを判定する。

【０００４】マルチプロセッサ・コンピュータ・システ
ムでキャッシュ・コヒーレンスを維持するための通常の
従来の機構は、プロセッサおよびメモリ・サブシステム
が結合されたグローバルに共用されるアドレス・バスで
ある。各プロセッサは、キャッシュが要求されたデータ
を供給すべきかどうかを判定するために、アドレス・バ
ス上にドライブされたメモリ・アドレスを「スヌープ」
する。メモリ・サブシステムは通常、要求を待機させ
る。あるプロセッサが、共用「所有権」線をアサートす
ることによって、そのプロセッサのキャッシュが、要求
されたデータを供給することを示し、メモリ・サブシス
テムは、あるプロセッサが所有権線をアサートした場
合、メモリ・アクセス要求を開始する前に、サブシステ
ムの待ち行列から要求をフラッシュする。グローバルに
共用されるアドレス・バスを含む共通相互接続機構は通
常、高いバンド・ワイドおよびスループットが得られる
ように最適化され、その代わり、待ち時間が長くなる。

【０００５】コンピュータ・システムおよびコンピュー
タ・システム構成要素がより高速にかつより複雑にな
り、物理的な実施形状と資源割り振りの両方に対して共
通相互接続機構の効率を高めることがシステム設計者の
最も重要な問題になっている。キャッシュ・コヒーレン
ト・マルチプロセッサ・コンピュータ・システムで使用
すべき共通相互接続機構の効率を高めると、キャッシュ
・ミスの後にキャッシュを格納するのに必要な時間がコ
ンピュータ・システムのシステム待ち時間にとって重要
になるようないくつかの構造上の変化がもたらされる。
キャッシュ・ミスの後にキャッシュを格納するのに必要
な時間は、キャッシュ格納要求が出される前にメモリ・
アクセス要求が待機することのないアンロード・システ
ム待ち時間にとって特に重要である。

【０００６】理想的には、アンロード・システム待ち時
間は、システム・メモリを備える動的ランダム・アクセ
ス・メモリ（「ＤＲＡＭ」）装置の待ち時間と同程度で
あるべきである。したがって、キャッシュ・コヒーレン
ス動作およびメモリ・アクセス要求は、メモリ・アクセ
ス要求を実行するために割り振られた時間内に完了すべ
きであり、メモリ・アクセスはできるだけ迅速に開始す
べきである。しかし、共通相互接続機構の物理的実施形
状のために、システム・メモリ・アクセスを迅速に開始
することは困難である。たとえば、アドレス・バスは、
アクセスすべきメモリ位置のメモリ・アドレスを含むト
ランザクション要求パケット全体を搬送するのに２バス
・サイクル以上かかるように多重化することができる。
したがって、アンロード・システム待ち時間を短縮する
には、メモリ・アドレスが複数バス・サイクルにわたっ
て搬送されるときにメモリ・アクセスを迅速に開始する
機構が必要である。

【０００７】

【発明が解決しようとする課題】本は発明は、コンピュ
ータ・システムのアンロード・システム待ち時間が短縮
されるようにメモリ・アクセス・トランザクションが迅
速に開始される方法並びにそれを実現した装置を提供す
る。

【０００８】

【課題を解決するための手段】マスタは複数の部分を有
するトランザクション要求の第１の部分を送信する。こ
の場合、トランザクション要求の第１の部分は、バンク
選択情報と、ＳＩＭＭ選択情報と、行アドレス情報とを
含む。メモリ制御装置は、トランザクション要求の第１
の部分を受信したことに応答して、トランクション要求
の次の部分を受信する前に、バンク選択情報、ＳＩＭＭ
選択情報、行アドレス情報によって指示されたメモリ位
置に行アドレス・ストローブ信号を印加することによっ
て、メモリ・アクセスを開始する。マスタは、トランザ
クション要求の残りの部分を送信する。

【０００９】完全なトランザクション要求が送信され受
信された後、コヒーレンス動作が実行され、一定の時間
内に、列アドレス・ストローブ信号がメモリ位置に印加
される時間よりも前に完了する。キャッシュ・コヒーレ
ンス動作によって、メモリ・アクセスを中止すべきであ
ると判定された場合、メモリ制御装置は、列アドレス・
ストローブ信号の印加を禁止する。そうでない場合、メ
モリ制御装置はメモリ・アクセスを完了する。

【００１０】

【発明の実施の形態】下記に、共通相互接続機構のアン
ロード・システム待ち時間が短縮されるようにメモリ・
アクセスを迅速に開始する機構について説明する。特定
の回路、ブロック図、信号、アルゴリズムなどに関して
本発明を説明するが、そのような詳細が、本発明を完全
に理解させるために開示されているに過ぎないことが理
解されよう。したがって、本発明が特定の詳細なしで実
施できることが理解されよう。他の例では、本発明を不
必要にあいまいにしないように周知の回路をブロック図
形で示す。

【００１１】図１は、例示的なコンピュータ・システム
および共通相互接続機構を示す。本明細書で説明する共
通相互接続機構の詳細は、本出願と同じ日付で出願され
カリフォルニア州マウンテンビューのサン・マイクロシ
ステムズ社（Ｓｕｎ Ｍｉｃｒｏｓｙｓｔｅｍｓ，Ｉｎ
ｃ．）に共通に譲渡された、Ｐ７３１と指定され「ＡＰ
ａｃｋｅｔ−Ｓｗｉｔｃｈｅｄ Ｃａｃｈｅ Ｃｏｈｅ
ｒｅｎｔ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ Ｓｙｓｔｅ
ｍ」と題する米国特許出願第 号に記載されてい
る。この例示的な相互接続機構は、複数のアドレス・バ
ス−データ・バス対を使用することによって、システム
・スケーラビリティを与え、相互接続周波数を増加させ
る。

【００１２】各システム・アドレス・バスは、トランザ
クション要求パケットの幅がシステム・アドレス・バス
の幅よりも大きな同期パケット交換トランザクション要
求バスである。したがって、トランザクション要求パケ
ット全体を搬送するには複数バス・クロック・サイクル
が必要である。本実施形態によれば、コンピュータ・シ
ステムの物理アドレスの幅もシステム・アドレス・バス
の幅よりも大きい。しかし、本発明は、トランザクショ
ン要求の幅がトランザクション要求バスの幅よりも大き
なときはいつでも適用することができる。

【００１３】本明細書で説明する特定の実施形態ではト
ランザクション要求の各部分が単一バス・クロック・サ
イクルで送信されると仮定している。したがって、複数
部分トランザクション要求パケットは、トランザクショ
ン要求の各「サイクル」が単一バス・クロック・サイク
ルで送信される「複数サイクル」トランザクション要求
パケットとして記載されている。しかし、複数部分トラ
ンザクション要求の一部を単一バス・クロック・サイク
ルで送信しなければならないわけではないことが理解さ
れよう。実際、トランザクション要求バスは、同期バス
である必要も、あるいはパケット交換バスである必要も
ない。

【００１４】ＤＲＡＭ装置のアクセスは通常、完了する
のに一定の時間を必要とし、行アドレス・ストローブ
（「ＲＡＳ（／）」）信号をアサートしてＤＲＡＭ装置
の所望の行を選択し、その後、列アドレス・ストローブ
（「ＣＡＳ（／）」）信号をアサートしてＤＲＡＭ装置
の所望の列を選択することを含む。ＲＡＳ（／）信号の
アサートとＣＡＳ（／）信号のアサートとの間の最小相
対タイミングは通常、一定で既知であり、待ち時間を短
縮するために、ＲＡＳ（／）信号をアサートした後でき
るだけ早くＣＡＳ（／）をアサートすることが望まし
い。

【００１５】アンロード・システム待ち時間を短縮する
ために、トランザクション要求パケットは、第１サイク
ルがメモリ・アクセスを開始するのに十分な情報を含む
ように構成される。システム・メモリのサイズに応じ
て、メモリ・アクセス要求パケットの第１サイクル中に
メモリ・アドレスの行アドレス部分を搬送し、メモリ・
アクセス要求パケットのその後のサイクル中にメモリ・
アドレスの送信を完了すれば十分である。この実施形態
によれば、メモリ・アクセス要求パケットの第１サイク
ルは、システム・メモリの正しいＤＲＡＭ装置およびメ
モリ・バンクを選択するための追加情報を含む。

【００１６】メモリ制御装置は、メモリ・アドレスの残
りの部分またはコヒーレンス動作の完了を待たずに、ト
ランザクション要求パケットの第１サイクルの受信のも
とで適切なＲＡＳ（／）信号をアサートすることによっ
て、メモリ・アクセスを開始する。トランザクション要
求パケットのその後のサイクルでコヒーレンス制御装置
がコヒーレンス動作を実行できるようにメモリ・アドレ
スの残りの部分が搬送される。コヒーレンス制御装置
は、一定数のバス・クロック・サイクル内に、ＣＡＳ
（／）信号をアサートすべき時間よりも前に、コヒーレ
ンス動作を完了する。次いで、コンピュータ・システム
のキャッシュが、要求されたデータを供給すべきである
ことをキャッシュ制御装置が示している場合、メモリ制
御装置は、ＣＡＳ（／）信号のアサートを禁止すること
によって、メモリ・アクセスを中止することができる。
メモリ・アクセスを完了させることもでき、結果として
得られるデータを単に無視することもできる。行アドレ
スおよび装置選択情報が利用可能になった直後にメモリ
・アクセスを開始すると共に、ＣＡＳ（／）信号をアサ
ートすべき時間よりも前にコヒーレンス動作を実行する
ことによって、アンロード・システム待ち時間をほぼシ
ステム・メモリのＤＲＡＭ装置の待ち時間に短縮するこ
とができる。

【００１７】図１のコンピュータ・システム１０は、キ
ャッシュ・コヒーレント・マルチプロセッサ・システム
であり、一般にシステム・コントローラ２０と、プロセ
ッサ２５および３０と、入出力（「Ｉ／Ｏ」）制御装置
３５と、拡張スロット４０および４５と、入出力装置５
０および５５と、データ経路切換回路６０と、システム
・メモリ・バンク６５および７０とを備える。プロセッ
サ２５および３０はそれぞれ、キャッシュ２７および３
２を含むものとして示されており、システム・コントロ
ーラ２０は、キャッシュ２７および３２のキャッシュ・
タグを複写する１組の重複タグ（「Ｄｔａｇ」）を含む
ものとして示されている。

【００１８】コンピュータ・システム１０の共通相互接
続機構は、同期的に動作し、２つの結合システム・アド
レス・バス−システム・データ・バス対を含む。各シス
テム・アドレス・バスは、２方向パケット交換トランザ
クション要求バスであり、メモリ・アクセス、および共
通相互接続機構のトランザクション・セットによって指
定された他のタイプのトランザクションを要求するため
にシステム構成要素によって使用することができる。プ
ロセッサ２５は、第１のアドレス・バスＳＹＳ＿ＡＤＤ
ＲＥＳＳ＿ＢＵＳ＿０および第１のデータ・バスＳＹＳ
＿ＤＡＴＡ＿ＢＵＳ＿０に結合される。プロセッサ３
０、入出力制御装置３５、拡張スロット４０および４５
は、第２のシステム・アドレス・バスＳＹＳ＿ＡＤＤＲ
ＥＳＳ＿ＢＵＳ＿１および第２のシステム・データ・バ
スＳＹＳ＿ＤＡＴＡ＿ＢＵＳ＿１Ｏに結合される。入出
力制御装置３５も、入出力装置５０および５５と情報を
交換するために入出力バスＩ／Ｏ＿ＢＵＳ＿１に結合さ
れる。２つのシステム・アドレス・バスは共に、システ
ム・コントローラ２０に結合される。相互接続制御線２
２は、システム・アドレス・バスを介してシステム構成
要素によって要求されたトランザクションの完了の調和
をとるために使用される。本実施形態によれば、各シス
テム・アドレス・バスＳＹＳ＿ＡＤＤＲＥＳＳ＿ＢＵＳ
＿ｎは、３６個のアドレス導体Ａｎ［３５：０］を含
み、物理アドレス空間は幅４１ビットＰＡ［４０：０］
であり、各トランザクション要求パケットを完了するに
は２バス・クロック・サイクルが必要である。

【００１９】各システム・データ・バスは、データ経路
切換回路６０を介してシステム・メモリ・バンク６５お
よび７０の一方に結合することができる。システム・メ
モリ・バンク６５および７０はそれぞれ、メモリ・デー
タ・バスＭＥＭ＿ＤＡＴＡ＿ＢＵＳ＿０およびＭＥＭ＿
ＤＡＴＡ＿ＢＵＳ＿１によってデータ経路切換回路６０
に結合されるものとして示されている。データ経路切換
回路６０はＮ×Ｍクロスバー・スイッチでよく（Ｎはシ
ステム・データ・バスの総数であり、Ｍはメモリ・デー
タ・バスの総数である）、システム・コントローラ２０
は、切換制御線６２を介してデータ経路切換回路６０を
制御する。

【００２０】システム・コントローラ２０は、キャッシ
ュ・コヒーレンスを維持し、システム・コントローラ２
０自体をキャッシュ・コヒーレンス制御装置とメモリ制
御装置の両方とみることができるようにシステム・メモ
リを管理する。システム・コントローラ２０の機能は、
それぞれの異なる機能単位によって実行することもでき
る。さらに、キャッシュ・コヒーレンスは、各プロセッ
サが共通のバスをスヌープするバス・スヌーピング方式
などによって分散式に維持することもできる。

【００２１】システム・コントローラ２０は、キャッシ
ュ・コヒーレンスを維持するために、コンピュータ・シ
ステム１０のすべてのキャッシング・マスタのキャッシ
ュ・タグと同じ１組の重複キャッシュ・タグ（Ｄｔａ
ｇ）を記憶する。Ｄｔａｇは、コンピュータ・システム
１０が１つのシステム・アドレス−データ・バス対を備
える単一プロセッサ・コンピュータ・システムとして実
施されるときは使用されない。トランザクション要求パ
ケットが受信されたとき、システム・コントローラ２０
は、重複キャッシュ・タグ中のキャッシュ・ブロックの
キャッシュ状態を比較し、無効化トランザクションまた
はコピーバック・トランザクションを適切に、キャッシ
ュ状態によって示されたキャッシング・マスタへ送信す
る。重複タグは、キャッシング・マスタのキャッシュ・
タグを反映し、キャッシング・マスタのキャッシュ・タ
グ中の誤参照をなくする。システム・コントローラ２０
は、システム・メモリを制御するために、メモリ・アク
セスのメモリ・アドレス、ＲＡＳ（／）信号、ＣＡＳ
（／）信号、書込みイネーブル（「ＷＥ（／）」）信号
などのメモリ制御信号をメモリ・アドレス及びメモリ制
御線６４を介してメモリ・バンクに与える。

【００２２】システム・メモリのサイズは、トランザク
ション要求パケットの第１サイクルで与えるべき物理ア
ドレス・ビットの数と選択に直接影響を及ぼす。少なく
とも、複数サイクル・トランザクション要求の第１サイ
クルで所望のメモリ位置の行アドレスを与えることが望
ましい。図２は、行アドレスが要求パケットの第１サイ
クル２０５で与えられ、列アドレスが要求パケットの第
２サイクル２１０で与えられる汎用複数サイクル・トラ
ンザクション要求パケットを示す。

【００２３】この実施形態によれば、各システム・メモ
リ・バンクは、それぞれ、通常複数のＤＲＡＭ装置を備
える、１つまたは複数の単一インライン・メモリ・モジ
ュール（「ＳＩＭＭＳ」）として実施することができ
る。したがって、ＲＡＳ（／）信号を正しいメモリ位置
に印加するためにそのうちの１つを選択しなければなら
ない複数のＳＩＭＭがある。

【００２４】表１は、コンピュータ・システム１０によ
ってＳＩＭＭサイズ１６ＭＢ、３２ＭＢ、６４ＭＢ、１
２８ＭＢがサポートされることを示す。表１に示したＳ
ＩＭＭサイズは、ユーザがアクセスできるデータを記憶
するＳＩＭＭの部分のみを示し、エラー訂正コード化
（「ＥＣＣ」）情報を記憶するＳＩＭＭの部分は示され
ていない。したがって、この実施形態のコンピュータ・
システムによってサポートされるＳＩＭＭの実際のサイ
ズは、表１で示したものよりも大きい。

【００２５】 表１ ＳＩＭＭタイプ ＳＩＭＭサイズ 基本装置サイズ 装置の数 １６ＭＢ ４Ｍｂ（１Ｍ×４） ３６ ３２ＭＢ １６Ｍｂ（２Ｍ×８） １８ ６４ＭＢ １６Ｍｂ（４Ｍ×４） ３６ １２８ＭＢ ６４Ｍｂ（８Ｍ×８） １８

【００２６】図３は、１６ＭＢ ＳＩＭＭ、３２ＭＢ
ＳＩＭＭ、６４ＭＢ ＳＩＭＭ、１２８ＭＢ ＳＩＭＭ
用のＳＩＭＭを選択し、それにアドレスするために必要
なビットの数を図示したものである。それぞれの異なる
ＳＩＭＭタイプにおいて、完全行アドレスを提示するに
は最小で１０ビット、最大で１３ビットが必要であり、
最大で８つのＳＩＭＭ対がアクセスできると仮定する
と、ＳＩＭＭを選択するには最大で３ビットが必要であ
る。したがって、ＳＩＭＭを選択するのに必要なビット
数は、システムが実施するＳＩＭＭ対の数に依存する。

【００２７】表１および図３に示した各ＳＩＭＭタイプ
を使用できるようにするには、トランザクション要求パ
ケットの第１サイクルで１６物理アドレス・ビットを与
えるべきであり、これらの１６物理アドレス・ビット
は、メモリ・アクセス要求用の行アドレス信号およびＳ
ＩＭＭ選択信号を与えるように選択すべきである。最大
ＳＩＭＭタイプのサイズに応じて、これよりも多く、あ
るいは少ない物理アドレス・ビットが必要なこともあ
る。この実施形態では、複数のシステム・メモリ・バン
クのうちの１つを選択するために追加物理アドレス・ビ
ットも必要である。

【００２８】次に、コンピュータ・システム１０で使用
すべきトランザクション要求パケットの例示的なフォー
マットについて論じる。コンピュータ・システム１０の
トランザクション・セットは、キャッシュ・コヒーレン
ト・トランザクションと、非キャッシュ・トランザクシ
ョンと、割込みトランザクションとを含み、図４ないし
６はそれぞれ、キャッシュ・トランザクション、非キャ
ッシュ・トランザクション、割込みトランザクション用
のトランザクション要求パケット・フォーマットを示
す。図４および５の読取りトランザクション・パケット
および書込みトランザクション・パケットの第１サイク
ルで搬送される物理アドレス・ビットはバンク選択情
報、ＳＩＭＭ選択情報、行アドレス情報を与えるように
選択される。様々なトランザクション要求パケットの各
フィールドの簡単な説明を示したが、詳細は、前記で引
用した米国特許出願第 号に記載されている。

【００２９】図４は、システム・コントローラ２０また
はシステム構成要素によって開始されたキャッシュ・コ
ヒーレント・トランザクション要求用に使用されるトラ
ンザクション要求フォーマットを示す。キャッシュ・コ
ヒーレント・トランザクション要求パケットの第１サイ
クル４０５と第２サイクル４１０は共に、複数のフィー
ルドを含む。第１サイクル４０５では、パリティ・フィ
ールドはビット位置３５を占め、クラス・フィールドは
ビット位置３４を占め、物理アドレスＰＡ［８：６］お
よびＰＡ［４０：３９］の５ビットはビット位置２９−
３３を占め、タイプ・フィールドはビット位置２５−２
８を占め、物理アドレスＰＡ［３８：１４］の２５追加
ビットはビット位置０−２４を占める。クラス・フィー
ルドは、要求側マスタ中の２つのマスタ・クラス待ち行
列のうちのどちらからトランザクション要求パケットが
発行されたかを識別し、トランザクション要求の実行を
順序付けるために使用される。クラス・フィールドの幅
を拡張することによって、より多くのマスタ・クラス待
ち行列を区別することができる。タイプ・フィールド
は、どんなタイプのトランザクションが要求されている
かを指定する。

【００３０】キャッシュ・コヒーレント・トランザクシ
ョン要求パケットの第２サイクル４１０では、パリティ
・フィールドがビット位置３５を占め、クラス・フィー
ルドがビット位置３４を占め、マスタＩＤフィールドが
ビット位置２９−３３を占め、ｄｉｒｔｙ ｖｉｃｔｉ
ｍ ｐｅｎｄｉｎｇ（「ＤＶＰ」）フィールドがビット
位置２８を占め、ビット位置２５−２７が保留され、ｉ
ｎｖａｌｉｄａｔｅｍｅ ａｄｖｉｓｏｒｙ（「ＩＶ
Ａ」）フィールドがビット位置２４を占め、ｎｏ Ｄｔ
ａｇ ｐｒｅｓｅｎｔ（「ＮＤＰ」）フィールドがビッ
ト位置２３を占め、ビット位置１３−２２が保留され、
残りの物理アドレス・ビットＰＡ［１６：４］がビット
位置０−１２を占める。ＮＤＰフィールドが有効である
のは、Ｄｔａｇを使用しない単一プロセッサなどのシス
テムだけである。

【００３１】５ビットのマスタＩＤフィールドは、要求
側マスタを識別するために使用され、システム・コント
ローラ２０はこの情報を使用して、同じマスタＩＤを有
するトランザクション要求、およびそれぞれの異なるマ
スタＩＤを有する並列要求用の順序付けを維持する。Ｄ
ＶＰフィールドは、ｄｉｒｔｙ ｖｉｃｔｉｍ ｐｅｎ
ｄｉｎｇ ｗｒｉｔｅｂａｃｋビットであり、コヒーレ
ント読取り動作がダーティ線を犠牲にしたときにセット
される。システム・コントローラ２０は、ＤＶＰフィー
ルドを使用してビクテム処理を行う。ＩＶＡフィールド
は、Ｄｔａｇなしのシステムにおいて構成要素が開始し
たキャッシュ・コヒーレント書込みトランザクション中
に「ｉｎｖａｌｉｄａｔｅ ｍｅ ａｄｖｉｓｏｒｙ」
を送信するために要求側マスタによって使用される。要
求側マスタは、システム・コントローラに要求側マスタ
のキャッシュ・ラインを無効化させたい場合にＩＶＡフ
ィールドのビットをセットする。ＩＶＡフィールドは、
システム・コントローラ２０が重複タグを使用したとき
には無視される。ＮＤＰフィールドは、システム・コン
トローラ２０によって、Ｄｔａｇなしのシステムにおい
てのみ、システム・コントローラが開始したパケットに
セットされる。

【００３２】図５は、システム・コントローラ２０また
はシステム構成要素が開始した非キャッシュ読取りトラ
ンザクションまたは書込みトランザクション用のトラン
ザクション要求パケットのフォーマットを示す。図のよ
うに、第１サイクル５０５のフォーマットは、キャッシ
ュ・コヒーレント読取りトランザクションまたは書込み
トランザクションの第１サイクル４０５と同じである。
非キャッシュ読取りトランザクション・フォーマットま
たは書込みトランザクション・フォーマットの第２サイ
クル５１０のビット位置２９−３５は、キャッシュ・コ
ヒーレント・トランザクション要求パケットの第２サイ
クルのビット２９−３５と同じである。ビット位置１３
−２８には、１６ビット・バイト・マスク・フィールド
が定義される。バイト・マスク・フィールドは、適当な
システム・アドレス・バス上の有効なバイトを示す。ビ
ット位置０−１２は、物理アドレス・ビットＰＡ［１
６：４］を含む。

【００３３】図４と図５の両方に示したように、物理ア
ドレス・ビットは、トランザクション要求パケットの両
方のサイクル中にある。この実施形態によれば、複数の
メモリ・バンクのうちの１つを選択するためのバンク選
択情報として、第１サイクル中に物理アドレス・ビット
ＰＡ［８：６］を与えることができる。３ビットを使用
することによって、８つ程度のメモリ・バンク用の様々
な異なるバンク構成が可能になる。下位物理アドレス・
ビットにバンク選択情報を与えることにより、単に物理
アドレスを増分することによってバンクのインタリーブ
を行うことができる。

【００３４】物理アドレス・ビットＰＡ［８：６］は、
「ページ・モード」メモリ・アクセスまたは「ＣＡＳ
（／）専用」メモリ・アクセスを行うためにトランザク
ション要求パケットの第２サイクル中に与えられる。そ
の場合、ＲＡＳ（／）信号はアサートされたままにな
り、ＣＡＳ（／）信号は、物理アドレス・ビットＰＡ
［８：６］の増分に基づいて、連続サイクルにわたって
それぞれの異なるバンクに選択的に印加される。ページ
・モード機能を十分に利用するには、３サイクル以上を
有する複数サイクル・パケットを定義することができ
る。この場合、第１サイクル後の各サイクルは、前記で
定義した第２サイクルに類似しており、物理アドレス・
ビットＰＡ［８：６］を含む。物理アドレス・ビットＰ
Ａ［８：６］は、第２サイクルの後、指示されたメモリ
・バンクにＣＡＳ（／）信号を選択的に印加するために
トグルされる。

【００３５】ページ・モード・メモリ・アクセスは、単
に、着信トランザクション要求パケットの第１サイクル
中に含まれる行アドレスを前の行アドレスと比較するこ
とによって、複数のトランザクション要求にわたってサ
ポートすることもできる。前のトランザクション用のＲ
ＡＳ（／）信号はアサートされたままになる。行アドレ
スが一致する場合、ＣＡＳ（／）信号をただちに印加す
ることができ、待ち時間が短縮される。一致しない場
合、前のＲＡＳ（／）信号がディアサートされ、適当な
ＲＡＳ（／）信号がアサートされる。

【００３６】図６は、システム構成要素が開始した割り
込みトランザクション要求パケットのフォーマットを示
す。割込みトランザクション要求パケットの第１サイク
ル６０５は、パリティ・フィールドと、クラス・フィー
ルドと、タイプ・フィールドと、ターゲットＩＤフィー
ルドとを含む。ターゲットＩＤフィールドとは、割込み
要求パケットが転送される宛先システム構成要素のマス
タＩＤを含む５ビット・フィールドである。割り込み要
求パケットの第２サイクル６１０は、パリティ・フィー
ルドと、クラス・フィールドと、マスタＩＤフィールド
とを含む。マスタＩＤフィールドは、要求側マスタのＩ
Ｄを示す５ビット・フィールドである。

【００３７】次に、システム・アドレス・バスの動作を
図７に関して論じる。処理ブロック７０５で、マスタ
は、それに結合されたシステム・アドレス・バスの制御
を首尾良く調停した後、システム・アドレス・バスを使
用してキャッシュ可能な読取りトランザクション要求パ
ケットの第１サイクルを発行する。トランザクション要
求パケットのタイプ・フィールドは、トランザクション
要求がキャッシュ・コヒーレント要求であることをシス
テム・コントローラ２０に示す。処理ブロック７２０
で、キャッシング・マスタが読取りトランザクション要
求パケットの第２サイクルを発行し、システム・コント
ローラ２０のメモリ制御装置部分が、読取り要求パケッ
トの第１サイクルに含まれるバンク選択情報、ＳＩＭＭ
選択情報、行アドレス情報から判定された適当なＲＡＳ
（／）信号をアサートすることによってメモリ・アクセ
スを開始する。

【００３８】完全物理アドレスを受信した後、キャッシ
ュ・コヒーレンス動作が開始し、システム・コントロー
ラ２０のコヒーレンス制御装置が、「スヌープ・アサイ
ド」を実行することによって、要求されたデータを処理
ブロック２５のシステム・メモリから得るべきか、それ
ともキャッシュから得るべきかを判定する。スヌープ・
アサイドでは、システム・コントローラが、Ｄｔａｇを
スヌープし、要求されたデータの最新のコピーが他のキ
ャッシュに存在するか、それともシステム・メモリに存
在するかを判定する。キャッシュ・コヒーレント動作
は、一定の周期内に実行され、ＣＡＳ（／）信号をアサ
ートすべき時間よりも前に完了する。データがシステム
中の他のキャッシュに含まれる場合、システム・コント
ローラ２０は、メモリ・アクセスを中止し、処理ブロッ
ク７３０で、他のキャッシング・マスタから要求側マス
タへのコピーバックを要求する。メモリ・アクセスは、
選択されたメモリ装置のＣＡＳ（／）信号のアサートを
禁止することによって中止することができる。

【００３９】処理ブロック７４０で、データを供給する
ことを要求されたキャッシュ・マスタは、データを供給
する準備が完了したことを相互接続制御線２２を介して
システム・コントローラ２０に示す。処理ブロック７４
５で、システム・コントローラ２０がデータ経路をスケ
ジューリングし、データが要求側マスタへ転送され、シ
ステム・コントローラ２０が、要求されたデータがシス
テム・データ・バス上で得られることを相互接続制御線
を介して要求側マスタに示す。プロセスは処理ブロック
７５０で終了する。

【００４０】データをシステム・メモリから供給する場
合、システム・コントローラ２０は、選択されたメモリ
装置のＣＡＳ（／）信号をアサートすることによってメ
モリ・アクセスを完了し、処理ブロック７４５で、要求
側マスタへのデータ経路をスケジューリングする。シス
テム・コントローラは、そのシステム・データ・バス
が、要求されたデータを含むことを示す適当な制御信号
を、相互接続制御線２２を介して要求側マスタへ送信す
る。

【００４１】図８は、システム・コントローラ２０をさ
らに詳しく示すものである。図のように、トランザクシ
ョン要求パケットの一部として送信された物理アドレス
は、システム・アドレス・バスを介して受信され、シス
テム・コントローラ２０の入力レジスタ８０５によって
ラッチされる。復号回路８１０が、物理アドレスを復号
してトランザクション・タイプおよび宛先を判定する。
トランザクション・タイプがキャッシュ・メモリ・アク
セスである場合、復号回路８１０はメモリ・アドレスを
メモリ・アドレス・レジスタ８２０へ転送する。入力レ
ジスタ８０５およびメモリ・アドレス・レジスタ８２０
は、相互接続機構のシステム・クロックによってクロッ
クされる。復号回路８１０は、論理機構８１５を制御す
るためにどのバンクおよびＳＩＭＭが選択されたかを指
定する制御情報も転送する。メモリ制御論理機構８１５
およびメモリ・アドレス・レジスタ８２０は、システム
・コントローラ２０とシステム・メモリとの間のインタ
フェースを定義する。

【００４２】図８は、メモリ・アドレスを復号回路８１
０から受信するように結合されたものとしてコヒーレン
ス制御論理機構８２５を示している。コヒーレンス制御
論理機構８２５は、Ｄｔａｇ２１をスヌープし、メモリ
・アドレスによって指示されたメモリ位置にあるデータ
がキャッシュに記憶されているかどうかを判定する。

【００４３】メモリ・アドレス・レジスタ８２０の出力
は、システム・メモリのすべてのＳＩＭＭにルーチング
されるメモリ・アドレス・バスＭＥＭ＿ＡＤＤＲ［１
２：０］に結合される。メモリ・アドレス・バスは、第
１回目に行アドレスを搬送し、次の回に列アドレスを搬
送するように多重化される。メモリ・アドレス・バスの
幅は、行アドレスの最大幅と列アドレスの最大幅のどち
らか大きい方に適応するように選択される。

【００４４】メモリ制御論理機構８１５の出力は、いく
つかのＲＡＳ（／）信号線、ＣＡＳ（／）信号線、ＷＥ
（／）信号線であり、すなわち、それぞれ、個別のメモ
リ装置にルーチングされる二地点間信号線である。キャ
ッシュ・コヒーレント読取り要求パケットの第１サイク
ルをシステム・コントローラ２０が受信すると、この第
１サイクルが入力レジスタ８０５に記憶され、復号回路
８１０が、物理アドレス情報を復号し、メモリ制御論理
機構８１５の適当な制御信号を選択する。復号回路８１
０は、物理アドレス情報のメモリ・アドレス部分をメモ
リ・アドレス・レジスタ８２０へ転送し、メモリ・アド
レス・レジスタは、アサートすべきメモリ・アドレスを
出力する。メモリ制御論理機構８１５は、選択されたメ
モリ装置のＲＡＳ（／）をアサートし、メモリ・アドレ
ス・バスは、アクセスすべきメモリ位置の行アドレスを
搬送する。

【００４５】完全なメモリ・アドレスが受信された後、
コヒーレンス制御論理機構８２５はＤｔａｇ２１をスヌ
ープする。すべてのコヒーレンス動作は、一定のクロッ
ク・サイクル数内に実行され、ＣＡＳ（／）信号をアサ
ートすべき時間よりも前に完了する。要求されたデータ
をキャッシュから供給すべきであるとコヒーレンス制御
論理機構８２５が判定した場合、コヒーレンス制御論理
機構８２５によってメモリ制御論理機構８１５はメモリ
・アクセスを中止する。メモリ・アクセスは、ＣＡＳ
（／）信号を禁止することによって中止することができ
る。コヒーレンス制御論理機構８２５は、メモリ・アク
セスに待ち時間が追加されないように、ＣＡＳ（／）信
号をアサートすべき時間よりも前にコヒーレンス動作を
実行する。

【００４６】図９は、一実施形態によるメモリ読取りア
クセスの開始タイミングを示す。図のように、トランザ
クション要求パケットの第１および第２サイクルは、シ
ステム・クロック信号Ｓｙｓ＿Ｃｌｋの連続クロック・
サイクル中に送信される。システム・コントローラ２０
がトランザクション要求パケットの第１サイクルを受信
してから、メモリ・アドレス・レジスタ８２０が行アド
レスをラッチするまでが全クロック・サイクルとなるよ
うな、入力レジスタ８０５および復号回路８１０に関連
する待ち時間がある。行アドレスを処理するのに十分な
時間が確保された後、要求されたメモリ・アクセスを開
始するために適当なＲＡＳ（／）信号がローにアサート
される。この例では、全クロック・サイクルが挿入され
るが、行アドレス・セットアップ時間の継続時間だけ待
てば十分である。ＣＡＳ（／）信号のアサートは、ＲＡ
Ｓ（／）信号がアサートされてから２クロック・サイク
ル後に行われるものとして示されている。システム・コ
ントローラ２０のコヒーレンス制御装置部分が、キャッ
シュからデータを供給すべきであると判定した場合、Ｃ
ＡＳ（／）信号はアサートされず、メモリ・アクセスは
中止される。

【００４７】図１０は一実施形態によるメモリ書込みア
クセスの開始タイミングを示す。図のように、トランザ
クション要求パケットの第１および第２サイクルは、シ
ステム・クロック信号Ｓｙｓ＿Ｃｌｋの連続クロック・
サイクル中に送信される。行アドレスを処理するのに十
分な時間が確保された後、要求されたメモリ書込みアク
セスを開始するために適当なＲＡＳ（／）信号およびＷ
Ｅ（／）信号がローにアサートされる。ＣＡＳ（／）信
号は、ＲＡＳ（／）信号およびＷＥ（／）信号がアサー
トされてから２クロック・サイクル後にアサートされる
ものとして示されている。システム・コントローラ２０
のコヒーレンス制御装置部分が、書き直しを中止すべき
であると判定した場合、ＣＡＳ（／）信号はアサートさ
れない。

【００４８】図１１は、ページ・モード読取りアクセス
の開始タイミングを示す。図のように、トランザクショ
ン要求パケットは３サイクル以上を含むことができ、第
１サイクルの後の各サイクルは、メモリ・ページのそれ
ぞれの異なる列またはバンクを選択するための列アドレ
ス情報を含む。ＣＡＳ（／）信号は、２クロック・サイ
クルにわたってアサートされ、１クロック・サイクルに
わたってディアサートされ、次いで再びアサートされる
ものとして示されている。この間、ＲＡＳ（／）信号は
アサートされたままである。プロセスは、提供される新
しい各列アドレス（またはバンク選択情報）ごとに同様
に継続する。各列アドレスに応答してそれぞれの異なる
ＣＡＳ（／）信号がアサートされるので、図１１に示し
たＣＡＳ（／）信号は、ＲＡＳ（／）信号がアサートさ
れたままの間に、新しい各列アドレスを受信したことに
応答してＣＡＳ（／）信号がアサートされることを示す
に過ぎない簡略化されたものである。

【００４９】前記の明細では、特定の例示的な実施形態
に関して本発明を説明した。しかし、本発明の広範囲の
趣旨および範囲から逸脱せずに本発明に様々な修正およ
び変更を加えられることは明白である。したがって、明
細書および図面は、制限的なものではなく例示的なもの
とみなすべきである。

【図面の簡単な説明】

【図１】 一実施形態によるコンピュータ・システムを
示す図である。

【図２】 汎用トランザクション要求パケット・フォー
マットを示す図である。

【図３】 様々なサイズのＳＩＭＭに対するメモリ・ア
ドレス・ビット割り当てを示す図である。

【図４】 一実施形態によるキャッシュ・コヒーレント
・トランザクション要求パケットのフォーマットを示す
図である。

【図５】 一実施形態による非キャッシュ・トランザク
ション要求パケットのフォーマットを示す図である。

【図６】 一実施形態による割り込みトランザクション
要求パケットのフォーマットを示す図である。

【図７】 一実施形態によるキャッシュ・コヒーレント
読取りトランザクションのフローチャートである。

【図８】 一実施形態によるシステム・コントローラを
示す図である。

【図９】 図８に示したシステム・コントローラの動作
を示すタイミング図である。

【図１０】 図８に示したシステム・コントローラの動
作を示すタイミング図である。

【図１１】 図８に示したシステム・コントローラの代
替動作を示すタイミング図である。

【符号の説明】

１０ コンピュータ・システム ２０ システム・コントローラ ２１ Ｄｔａｇ ２５ プロセッサ ２７ キャッシュ ３５ 入出力制御装置 ４０ 拡張スロット ５０ 入出力装置 ６０ データ経路切換回路 ６４ メモリ制御線 ６５ システム・メモリ・バンク ２０５ 第１サイクル ２１０ 第２サイクル ８０５ 入力レジスタ ８１０ 復号回路 ８１５ メモリ制御回路 ８２０ メモリ・アドレス・レジスタ ８２５ コヒーレンス制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ザヒール・イーブラヒム アメリカ合衆国 94043 カリフォルニア 州・マウンテンビュー・ガルシア アヴェ ニュ・2550 (72)発明者 ウィリアム・シイ・ヴァン・ルー アメリカ合衆国 94301 カリフォルニア 州・パロ アルト・エマーソン ストリー ト・2330 (72)発明者 レイモンド・エヌジイ アメリカ合衆国 94015 カリフォルニア 州・デリィ シティ・サウス メイフェア アヴェニュ・1375 (72)発明者 ルイス・エフ・コフィン，ザ サード アメリカ合衆国 95124 カリフォルニア 州・サン ホゼ・ワイン コーク ウェ イ・3444

Claims (5)

【特許請求の範囲】
1. 【請求項１】 バスを有するコンピュータ・システムで
   メモリ・アクセスが迅速に開始されるようにトランザク
   ションを要求する方法であって、 マスタが、複数の部分を含むトランザクション要求の第
   １の部分をバスを介して送信するステップと、 メモリ制御装置が、トランザクション要求の第２の部分
   を受信する前に、トランザクション要求の第１の部分に
   よって指示されたメモリ位置のメモリ・アクセスを開始
   するステップと、 マスタが、トランザクション要求の第２の部分を送信す
   るステップとを含むことを特徴とする方法。
2. 【請求項２】 トランザクション要求の第１の部分が行
   アドレス部分を含み、メモリ・アクセスを開始するステ
   ップがメモリ位置に行アドレス・ストローブ信号を加え
   るステップを含む請求項１記載の方法。
3. 【請求項３】 コンピュータ・システムであって、 バスと、 複数の部分を備えるトランザクション要求をバスを介し
   て発行するためにバスに結合されたマスタと、 メモリと、 メモリおよびバスに結合され、トランザクション要求の
   第１の部分を受信したことに応答して、トランザクショ
   ン要求の第２の部分を受信する前にメモリのアクセスを
   開始するメモリ制御装置とを備えることを特徴とするコ
   ンピュータ・システム。
4. 【請求項４】 トランザクション要求の第１の部分が行
   アドレス部分を含み、メモリ位置に行アドレス・ストロ
   ーブ信号を加えてメモリ制御装置がメモリのアクセスを
   開始するとともに、 複数のキャッシュ・メモリとバス及びメモリ制御装置に
   接続され、メモリ・アクセスが終了したかどうかを決定
   するコヒーレンス制御装置とを有する請求項３に記載の
   コンピュータ・システム。
5. 【請求項５】 共通相互接続におけるメモリ制御装置に
   おいて、、 トランザクション要求の第１の部分およびトランザクシ
   ョン要求の第２の部分を順次ラッチする入力レジスタ
   と、 入力レジスタに結合され、トランザクション要求の第１
   の部分を復号して選択信号およびメモリ・アドレスの一
   部を供給し、次いでトランザクション要求の第２の部分
   を復号する復号回路と、 復号回路からメモリ・アドレスの一部を受信するように
   結合されたメモリ・アドレス・レジスタと、 復号回路から選択信号を受信するように結合され、前記
   選択信号に応答して、復号回路がトランザクション要求
   の第２の部分の復号を完了する前に、メモリ・アドレス
   の一部によって指示されたメモリ位置のメモリ・アクセ
   スを開始するメモリ制御回路とを備えることを特徴とす
   るメモリ制御装置。