JPH09270493A - 能動素子保護構造およびその構造の形成方法 - Google Patents
能動素子保護構造およびその構造の形成方法Info
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- JPH09270493A JPH09270493A JP8289015A JP28901596A JPH09270493A JP H09270493 A JPH09270493 A JP H09270493A JP 8289015 A JP8289015 A JP 8289015A JP 28901596 A JP28901596 A JP 28901596A JP H09270493 A JPH09270493 A JP H09270493A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、耐ＥＳＤ特性を改善して、過剰電
圧による内部回路の破壊を防止するようにしたものであ
る。 【解決手段】 半導体素子のＥＳＤ保護回路から約１０
００μｍ半径以内に形成される、ＥＳＤ保護回路および
内部回路の各能動素子のゲート絶縁膜の厚さを約１００
０μｍ半径の外に形成される能動素子のゲート絶縁膜よ
り厚く形成した。
圧による内部回路の破壊を防止するようにしたものであ
る。 【解決手段】 半導体素子のＥＳＤ保護回路から約１０
００μｍ半径以内に形成される、ＥＳＤ保護回路および
内部回路の各能動素子のゲート絶縁膜の厚さを約１００
０μｍ半径の外に形成される能動素子のゲート絶縁膜よ
り厚く形成した。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子のＥＳ
Ｄ保護回路に関するものであって、特にＥＳＤ特性を改
善して、内部回路の破壊を防止するようにしたＥＳＤ保
護回路の構造および製造方法に関する。
Ｄ保護回路に関するものであって、特にＥＳＤ特性を改
善して、内部回路の破壊を防止するようにしたＥＳＤ保
護回路の構造および製造方法に関する。
【０００２】
【従来の技術】一般的に、半導体装置において、ＥＳＤ
保護回路は、約２００〜２０００Ｖの静電気によって内
部回路が破壊されることを防止するための保護回路であ
って、これはＳＣＲを利用した方法と、フィールドトラ
ンジスタ、ダイオード、バイポラトランジスタ等を利用
した方法等を使用する。
保護回路は、約２００〜２０００Ｖの静電気によって内
部回路が破壊されることを防止するための保護回路であ
って、これはＳＣＲを利用した方法と、フィールドトラ
ンジスタ、ダイオード、バイポラトランジスタ等を利用
した方法等を使用する。
【０００３】どころが、半導体素子が高集積化されるこ
とによって、ＥＳＤのような高い電圧が印加される部分
（フィールドトランジスタ、パイポラトランジスタ等）
のゲート酸化膜の厚さが薄くなるので、ＥＳＤ保護回路
に含まれた能動素子と、この能動素子に連結された内部
回路の能動素子は、内部回路の他の能動素子よりＥＳＤ
特性がより悪くなる。
とによって、ＥＳＤのような高い電圧が印加される部分
（フィールドトランジスタ、パイポラトランジスタ等）
のゲート酸化膜の厚さが薄くなるので、ＥＳＤ保護回路
に含まれた能動素子と、この能動素子に連結された内部
回路の能動素子は、内部回路の他の能動素子よりＥＳＤ
特性がより悪くなる。
【０００４】従来はこのようなＥＳＤ特性を評価する方
法として、ＨＢＭ法（人体モデル法）や、ＭＭ法（機械
モデル法）を利用した。最近生産している半導体素子に
おいては、同じチップ内では、同一の厚さのゲート酸化
膜を利用して内部回路を形成している。その１つの例と
して、６４ＭＤＲＡＭの場合は、チップ全体に酸化膜の
厚さを約１００Å程度に同一に使用している。
法として、ＨＢＭ法（人体モデル法）や、ＭＭ法（機械
モデル法）を利用した。最近生産している半導体素子に
おいては、同じチップ内では、同一の厚さのゲート酸化
膜を利用して内部回路を形成している。その１つの例と
して、６４ＭＤＲＡＭの場合は、チップ全体に酸化膜の
厚さを約１００Å程度に同一に使用している。
【０００５】半導体素子が高集積化されることによっ
て、パッケージの大きさが増加し、酸化膜が薄くなっ
た。それに伴って、ＣＤＭ（Ｃｈａｒｇｅｄ Ｄｅｖｉ
ｃｅ Ｍｏｄｅｌ）を利用して、ＥＳＤの特性を評価す
る技術が重要視されている。前記した２つの方法（ＨＢ
Ｍ、ＭＭ）では破壊される部分が主に接合縁であるが、
ＣＤＭによって破壊される部分は主に各能動素子のゲー
ト酸化膜である。このＣＤＭ方法によって加えるＥＳＤ
パルスが最高電流まで到達するにかかる時間は、約１ｎ
ｓｅｃであり、このときＥＳＤ保護回路が動作するにか
かる時間も約１ｎｓｅｃである。従って、ＥＳＤ保護回
路が動作する前に、ＥＳＤパルスがＥＳＤ保護回路に含
まれた能動素子の酸化膜と、内部回路に連結された能動
素子の酸化膜を破壊することになる。
て、パッケージの大きさが増加し、酸化膜が薄くなっ
た。それに伴って、ＣＤＭ（Ｃｈａｒｇｅｄ Ｄｅｖｉ
ｃｅ Ｍｏｄｅｌ）を利用して、ＥＳＤの特性を評価す
る技術が重要視されている。前記した２つの方法（ＨＢ
Ｍ、ＭＭ）では破壊される部分が主に接合縁であるが、
ＣＤＭによって破壊される部分は主に各能動素子のゲー
ト酸化膜である。このＣＤＭ方法によって加えるＥＳＤ
パルスが最高電流まで到達するにかかる時間は、約１ｎ
ｓｅｃであり、このときＥＳＤ保護回路が動作するにか
かる時間も約１ｎｓｅｃである。従って、ＥＳＤ保護回
路が動作する前に、ＥＳＤパルスがＥＳＤ保護回路に含
まれた能動素子の酸化膜と、内部回路に連結された能動
素子の酸化膜を破壊することになる。
【０００６】従って、半導体素子が高集積化することに
よって、ＥＳＤ保護回路とこの保護回路に連結された能
動素子だけでなく、保護回路の回りの内部回路もＥＳＤ
によって影響を受けることになる。図２は、ＥＳＤ保護
回路から一定距離離れている部分に能動素子をレイアウ
トしてＥＳＤ電圧の変化を示したものである。この図に
よると、能動素子がＥＳＤ保護回路から約５０μｍ、９
０μｍ、１２０μｍ、１５０μｍと遠くなるにつれて、
ＥＳＤ破壊電圧が増加することが分かる。ＥＳＤ保護回
路から約１５０μｍ程度離れている能動素子のＥＳＤ破
壊電圧は、約１５００Ｖであって、２０００Ｖに達して
いない。
よって、ＥＳＤ保護回路とこの保護回路に連結された能
動素子だけでなく、保護回路の回りの内部回路もＥＳＤ
によって影響を受けることになる。図２は、ＥＳＤ保護
回路から一定距離離れている部分に能動素子をレイアウ
トしてＥＳＤ電圧の変化を示したものである。この図に
よると、能動素子がＥＳＤ保護回路から約５０μｍ、９
０μｍ、１２０μｍ、１５０μｍと遠くなるにつれて、
ＥＳＤ破壊電圧が増加することが分かる。ＥＳＤ保護回
路から約１５０μｍ程度離れている能動素子のＥＳＤ破
壊電圧は、約１５００Ｖであって、２０００Ｖに達して
いない。
【０００７】その理由は、ＥＳＤによって発生した過剰
電荷（例えばホットキャリア）が、グラウンドへ完全に
抜け出ることができず、基板を通じてその周辺の能動素
子に影響を与えることになるので、ゲート酸化膜を破壊
したり、接合部分を破壊するためである。したがって、
ＥＳＤ保護回路から約２００〜３００μｍ以内の能動素
子は、ＥＳＤの影響を受けてゲート酸化膜が破壊される
おそれが多い。
電荷（例えばホットキャリア）が、グラウンドへ完全に
抜け出ることができず、基板を通じてその周辺の能動素
子に影響を与えることになるので、ゲート酸化膜を破壊
したり、接合部分を破壊するためである。したがって、
ＥＳＤ保護回路から約２００〜３００μｍ以内の能動素
子は、ＥＳＤの影響を受けてゲート酸化膜が破壊される
おそれが多い。
【０００８】さらに、最近は半導体素子が高集積化され
ることによって、パッケージの密度を高めることができ
るＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）形態、すなわち
図１のように、ＥＳＤ保護回路が中央にレイアウトさ
れ、その両側に内部回路がレイアウトされる形態を利用
してパッケージを形成するが、それでは、パッケージ密
度は高めることができるが、ＥＳＤ耐圧は悪くなる。
ることによって、パッケージの密度を高めることができ
るＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）形態、すなわち
図１のように、ＥＳＤ保護回路が中央にレイアウトさ
れ、その両側に内部回路がレイアウトされる形態を利用
してパッケージを形成するが、それでは、パッケージ密
度は高めることができるが、ＥＳＤ耐圧は悪くなる。
【０００９】特に、半導体素子が高集積化されることに
よって、ゲート酸化膜の厚さはより薄くなるので、過剰
電荷によって内部回路を構成する能動素子のゲート酸化
膜に傷つけるようになる。それため従来は、上記のよう
にゲート酸化膜が破壊されることを防止するための方法
として、ＥＳＤ保護回路の回りにガードリングを形成し
て、そのガードリングが過剰電荷を吸収する役割を行う
ようにする技術を提案した。
よって、ゲート酸化膜の厚さはより薄くなるので、過剰
電荷によって内部回路を構成する能動素子のゲート酸化
膜に傷つけるようになる。それため従来は、上記のよう
にゲート酸化膜が破壊されることを防止するための方法
として、ＥＳＤ保護回路の回りにガードリングを形成し
て、そのガードリングが過剰電荷を吸収する役割を行う
ようにする技術を提案した。
【００１０】上記の従来の技術を添付図面を参照して簡
略に説明する。図３は、従来の半導体素子のＥＳＤ保護
回路のレイアウト図であり、図４は、図３のIV−IV線に
沿ったＥＳＤ保護回路の断面図である。上記図面による
と、従来のＥＳＤ保護回路（１５０）は、高集積回路装
置の信号入力パッド（１００）と内部回路（２００）間
に形成される。信号入力パッド（１００）は、内部回路
（２００）の入力端子に連結され、この信号入力端子と
内部回路の入力端子の間には、抵抗（Ｒ１）（Ｒ２）が
連結される。抵抗（Ｒ１）は保護抵抗であり、半導体基
板の活性領域に形成される拡散層によって形成される。
抵抗（Ｒ２）は寄生抵抗であり、半導体基板上に形成さ
れた金属導線によって形成される。
略に説明する。図３は、従来の半導体素子のＥＳＤ保護
回路のレイアウト図であり、図４は、図３のIV−IV線に
沿ったＥＳＤ保護回路の断面図である。上記図面による
と、従来のＥＳＤ保護回路（１５０）は、高集積回路装
置の信号入力パッド（１００）と内部回路（２００）間
に形成される。信号入力パッド（１００）は、内部回路
（２００）の入力端子に連結され、この信号入力端子と
内部回路の入力端子の間には、抵抗（Ｒ１）（Ｒ２）が
連結される。抵抗（Ｒ１）は保護抵抗であり、半導体基
板の活性領域に形成される拡散層によって形成される。
抵抗（Ｒ２）は寄生抵抗であり、半導体基板上に形成さ
れた金属導線によって形成される。
【００１１】保護回路（１５０）は、抵抗（Ｒ１）（Ｒ
２）の間に形成され、下記に言及する寄生パイポラトラ
ンジスタ等を含む。従来のＥＳＤ保護回路は、Ｐ形の半
導体基板（１０１）に複数個のｎ＋型不純物領域等（１
１１）、（１１２）、（１１３）が隔離形成され、か
つ、高濃度のＰ＋型不純物領域（１１５）が上記のｎ＋
型不純物領域等を囲むように隔離形成されている。ｎ＋
型不純物領域（１１１）、（１１３）は、電源供給端子
（Ｖcc）または、接地端子（Ｖss）に連結され、残りの
ｎ＋型不純物領域（１１２）は入力パッド（１００）に
抵抗を介して連結される。
２）の間に形成され、下記に言及する寄生パイポラトラ
ンジスタ等を含む。従来のＥＳＤ保護回路は、Ｐ形の半
導体基板（１０１）に複数個のｎ＋型不純物領域等（１
１１）、（１１２）、（１１３）が隔離形成され、か
つ、高濃度のＰ＋型不純物領域（１１５）が上記のｎ＋
型不純物領域等を囲むように隔離形成されている。ｎ＋
型不純物領域（１１１）、（１１３）は、電源供給端子
（Ｖcc）または、接地端子（Ｖss）に連結され、残りの
ｎ＋型不純物領域（１１２）は入力パッド（１００）に
抵抗を介して連結される。
【００１２】上記の構成において、ｎ＋型不純物領域
（１１１）、（１１２）、（１１３）は、Ｐ＋型半導体
基板（１０１）と連結され、多数個の寄生バイポラトラ
ンジスタ（１１４）を構成することになる。すなわち、
上記のｎ＋型不純物領域（１１２）は、寄生パイポラト
ランジスタのコレクタ領域として使用し、残りのｎ＋型
不純物領域（１１１）、（１１３）は、エミッタ領域と
して使用し、Ｐ＋型半導体基板（１０１）をベース領域
として使用する。また、この基板の高濃度のｎ＋型不純
物領域（１１５）から離れた部分に、ゲート酸化膜（２
０９）とゲート電極（２１０）が形成され、上記のゲー
ト電極（２１０）の両側のＰ＋型半導体基板（１０１）
にｎ＋型不純物領域（２０７）、（２０８）が形成され
る。このｎ＋型不純物領域（２０７）、（２０８）とゲ
ート酸化膜（２０９）およびゲート電極（２１０）は、
内部回路の能動素子のＭＯＳトランジスタ（２１１）を
構成するようになる。
（１１１）、（１１２）、（１１３）は、Ｐ＋型半導体
基板（１０１）と連結され、多数個の寄生バイポラトラ
ンジスタ（１１４）を構成することになる。すなわち、
上記のｎ＋型不純物領域（１１２）は、寄生パイポラト
ランジスタのコレクタ領域として使用し、残りのｎ＋型
不純物領域（１１１）、（１１３）は、エミッタ領域と
して使用し、Ｐ＋型半導体基板（１０１）をベース領域
として使用する。また、この基板の高濃度のｎ＋型不純
物領域（１１５）から離れた部分に、ゲート酸化膜（２
０９）とゲート電極（２１０）が形成され、上記のゲー
ト電極（２１０）の両側のＰ＋型半導体基板（１０１）
にｎ＋型不純物領域（２０７）、（２０８）が形成され
る。このｎ＋型不純物領域（２０７）、（２０８）とゲ
ート酸化膜（２０９）およびゲート電極（２１０）は、
内部回路の能動素子のＭＯＳトランジスタ（２１１）を
構成するようになる。
【００１３】上記の構成からなる、従来のＥＳＤ保護回
路においては、入力パッド（１００）を通じて印加され
るＥＳＤによる過剰電圧が、寄生バイポラトランジスタ
（１１４）によって、装置の外側へ抜け出ることができ
ない場合は、高濃度のＰ＋型不純物領域（１１５）に吸
収される。すなわち、ＥＳＤによって発生される過剰電
圧が入力パッド（１００）内に印加される場合、寄生バ
イポラトランジスタ（１１４）によって、装置の外側へ
抜け出なかった電子等が、高濃度の不純物領域のＰ＋型
不純物領域（１１５）内に存在する孔等によって捕獲さ
れる。
路においては、入力パッド（１００）を通じて印加され
るＥＳＤによる過剰電圧が、寄生バイポラトランジスタ
（１１４）によって、装置の外側へ抜け出ることができ
ない場合は、高濃度のＰ＋型不純物領域（１１５）に吸
収される。すなわち、ＥＳＤによって発生される過剰電
圧が入力パッド（１００）内に印加される場合、寄生バ
イポラトランジスタ（１１４）によって、装置の外側へ
抜け出なかった電子等が、高濃度の不純物領域のＰ＋型
不純物領域（１１５）内に存在する孔等によって捕獲さ
れる。
【００１４】このように電子が（１１５）Ｐ＋型不純物
領域（１１５）に捕獲、またはトラップされることによ
って、電子がＰ型半導体基板（１０１）側へ放電され
る。従って、Ｐ＋型不純物領域（１１５）の回りの内部
回路を構成する能動素子等（例えばＭＯＳトランジスタ
（２１１）等）が過剰電圧から保護される。
領域（１１５）に捕獲、またはトラップされることによ
って、電子がＰ型半導体基板（１０１）側へ放電され
る。従って、Ｐ＋型不純物領域（１１５）の回りの内部
回路を構成する能動素子等（例えばＭＯＳトランジスタ
（２１１）等）が過剰電圧から保護される。
【００１５】
【発明が解決しようとする課題】しかし、このような従
来のＥＳＤ保護回路においては、下記のような問題点が
ある。まず、従来のＥＳＤ保護回路は、ＣＤＭによるＥ
ＳＤによって発生する約２０００Ｖ以上の過剰電圧がパ
ッドを通じて印加される場合、過剰電圧がＥＳＤ保護回
路が動作する前に、内部回路の能動素子に印加されて、
能動素子のゲート酸化膜が破壊される恐れがある。その
場合、結局内部回路を保護することができなくなる。
来のＥＳＤ保護回路においては、下記のような問題点が
ある。まず、従来のＥＳＤ保護回路は、ＣＤＭによるＥ
ＳＤによって発生する約２０００Ｖ以上の過剰電圧がパ
ッドを通じて印加される場合、過剰電圧がＥＳＤ保護回
路が動作する前に、内部回路の能動素子に印加されて、
能動素子のゲート酸化膜が破壊される恐れがある。その
場合、結局内部回路を保護することができなくなる。
【００１６】次は、上記のように過剰電圧がＥＳＤ保護
回路が動作する前に内部回路に印加されないようにする
ため、従来のＥＳＤ保護回路は、ＥＳＤパルスを遅延さ
せて、ＥＳＤ保護回路が先に動作するようにした。その
遅延に多結晶シリコン抵抗を利用していたために、その
抵抗の通過によって、正常動作時の速度遅延の要因にな
っていた。そのため、高集積回路装置に使用するには適
合しない。本発明は、上記従来の問題点を解決するため
に案出したもので、ＣＤＭによるＥＳＤ特性を改善し
て、内部回路の破壊を防止しようとした、半導体素子の
ＥＳＤ保護回路を提供することがその目的である。
回路が動作する前に内部回路に印加されないようにする
ため、従来のＥＳＤ保護回路は、ＥＳＤパルスを遅延さ
せて、ＥＳＤ保護回路が先に動作するようにした。その
遅延に多結晶シリコン抵抗を利用していたために、その
抵抗の通過によって、正常動作時の速度遅延の要因にな
っていた。そのため、高集積回路装置に使用するには適
合しない。本発明は、上記従来の問題点を解決するため
に案出したもので、ＣＤＭによるＥＳＤ特性を改善し
て、内部回路の破壊を防止しようとした、半導体素子の
ＥＳＤ保護回路を提供することがその目的である。
【００１７】
【課題を解決するための手段】本発明は、過剰電圧を遮
断するＥＳＤ保護回路から約１０００μｍ半径以内に形
成されるＥＳＤ保護回路および内部回路の各能動素子の
ゲート絶縁膜の厚さを上記約１０００μｍ半径の外に形
成される能動素子のゲート絶縁膜より厚く形成したこと
を特徴とする。
断するＥＳＤ保護回路から約１０００μｍ半径以内に形
成されるＥＳＤ保護回路および内部回路の各能動素子の
ゲート絶縁膜の厚さを上記約１０００μｍ半径の外に形
成される能動素子のゲート絶縁膜より厚く形成したこと
を特徴とする。
【００１８】また、パッドを通じて内部回路側に印加さ
れる過剰電圧から能動素子を保護する構造を形成する方
法は、半導体基板上に、フィールド領域と活性領域とを
形成し、過剰電圧を遮断するＥＳＤ保護回路部と内部回
路部を区画し、そのＥＳＤ保護回路から約１０００μｍ
半径以内の半導体基板上の活性領域に、この領域内に形
成される能動素子のゲート絶縁膜を、上記約１０００μ
ｍ半径の外に形成される能動素子のゲート絶縁膜より厚
く形成することを特徴とする。
れる過剰電圧から能動素子を保護する構造を形成する方
法は、半導体基板上に、フィールド領域と活性領域とを
形成し、過剰電圧を遮断するＥＳＤ保護回路部と内部回
路部を区画し、そのＥＳＤ保護回路から約１０００μｍ
半径以内の半導体基板上の活性領域に、この領域内に形
成される能動素子のゲート絶縁膜を、上記約１０００μ
ｍ半径の外に形成される能動素子のゲート絶縁膜より厚
く形成することを特徴とする。
【００１９】
【発明の実施の形態】本発明を、添付図面を参照して詳
細に説明する。図５は、本発明によるＥＳＤ保護回路が
連結された半導体装置のレイアウト図であり、図６は、
図５のＥＳＤ保護回路を拡大して図示した回路構成図で
ある。上記図面によると、本発明によるＥＳＤ保護回路
（４００）は、半導体パッケージの両側にレイアウトさ
れた内部回路（５００）の間にレイアウトされたパッド
（３００）に接続され、パッド（３００）を通じて印加
されるＣＤＭによるＥＳＤによって発生する約２０００
Ｖの過剰電圧から内部回路（５００）を保護するように
構成される。ＥＳＤ保護回路（４００）は、抵抗（４０
１）、（４０３）と、フィールドトランジスタ（４０
２）および能動素子（４０４）から構成される。
細に説明する。図５は、本発明によるＥＳＤ保護回路が
連結された半導体装置のレイアウト図であり、図６は、
図５のＥＳＤ保護回路を拡大して図示した回路構成図で
ある。上記図面によると、本発明によるＥＳＤ保護回路
（４００）は、半導体パッケージの両側にレイアウトさ
れた内部回路（５００）の間にレイアウトされたパッド
（３００）に接続され、パッド（３００）を通じて印加
されるＣＤＭによるＥＳＤによって発生する約２０００
Ｖの過剰電圧から内部回路（５００）を保護するように
構成される。ＥＳＤ保護回路（４００）は、抵抗（４０
１）、（４０３）と、フィールドトランジスタ（４０
２）および能動素子（４０４）から構成される。
【００２０】図７は、本発明によるＥＳＤ保護回路のレ
イアウト図であり、図８は本発明によるＥＳＤ保護回路
の構造断面図である。本発明によるＥＳＤ保護回路は、
上記の図７および図８のように、内部回路（５００）と
信号入力パッド（３００）の間に形成される。信号入力
パッド（３００）は、内部回路（５００）の入力端子に
連結され、その間には抵抗（Ｒ３）、（Ｒ４）が連結さ
れる。抵抗（Ｒ３）は保護抵抗であり、Ｐ型半導体基板
（４０１）に形成される拡散層、すなわち不純物領域に
形成される。抵抗（Ｒ４）は、寄生抵抗であり、Ｐ型半
導体基板（４０１）上に形成される金属配線に形成され
る。
イアウト図であり、図８は本発明によるＥＳＤ保護回路
の構造断面図である。本発明によるＥＳＤ保護回路は、
上記の図７および図８のように、内部回路（５００）と
信号入力パッド（３００）の間に形成される。信号入力
パッド（３００）は、内部回路（５００）の入力端子に
連結され、その間には抵抗（Ｒ３）、（Ｒ４）が連結さ
れる。抵抗（Ｒ３）は保護抵抗であり、Ｐ型半導体基板
（４０１）に形成される拡散層、すなわち不純物領域に
形成される。抵抗（Ｒ４）は、寄生抵抗であり、Ｐ型半
導体基板（４０１）上に形成される金属配線に形成され
る。
【００２１】フィールドトランジスタ（４０２）はＰ型
半導体基板（４０５）と、その基板（４０５）上の活性
領域に形成された、第１不純物領域（４１１）、（４１
２）、（４１３）から構成される。能動素子（４０４）
は、Ｐ型半導体基板（４０５）に形成された第２不純物
領域等（４１４）、（４１５）と、ゲート絶縁膜（４１
９）およびゲート電極（４２０）から構成される。
半導体基板（４０５）と、その基板（４０５）上の活性
領域に形成された、第１不純物領域（４１１）、（４１
２）、（４１３）から構成される。能動素子（４０４）
は、Ｐ型半導体基板（４０５）に形成された第２不純物
領域等（４１４）、（４１５）と、ゲート絶縁膜（４１
９）およびゲート電極（４２０）から構成される。
【００２２】上記の構成からなるＥＳＤ保護回路の製造
方法を以下に説明する。まず、Ｐ型半導体基板（４０
５）上に、フィールド酸化工程によってフィールド酸化
領域（４０６）を形成する。次いで、上記のフィールド
酸化領域（４０６）から隔離されて形成された活性領域
にｎ＋型不純物イオンを注入して、ｎ＋型不純物領域
（４１１）、（４１２）、（４１３）を形成する。この
とき、上記のｎ＋型不純物領域（４１１）は電源供給端
子（Ｖcc）に連結され、ｎ＋型不純物領域（４１２）は
入力パッド（３００）に連結され、ｎ＋型不純物領域
（４１３）は、接地端子（Ｖss）に連結される。
方法を以下に説明する。まず、Ｐ型半導体基板（４０
５）上に、フィールド酸化工程によってフィールド酸化
領域（４０６）を形成する。次いで、上記のフィールド
酸化領域（４０６）から隔離されて形成された活性領域
にｎ＋型不純物イオンを注入して、ｎ＋型不純物領域
（４１１）、（４１２）、（４１３）を形成する。この
とき、上記のｎ＋型不純物領域（４１１）は電源供給端
子（Ｖcc）に連結され、ｎ＋型不純物領域（４１２）は
入力パッド（３００）に連結され、ｎ＋型不純物領域
（４１３）は、接地端子（Ｖss）に連結される。
【００２３】その後、入力保護回路（４００）の能動素
子（４０４）を形成するため、Ｐ型半導体基板（４０
５）の活性領域に酸化膜と金属層を蒸着し、フォトリソ
グラフィおよびフォトエッチング工程によって、金属層
および酸化膜を選択的に除去して、ゲート酸化膜（４１
９）とゲート電極（４２０）を形成する。次いで、ゲー
ト電極（４２０）をマスクとして、基板（４０５）にイ
オン注入して、ｎ＋型不純物領域（４１４）、（４１
５）を形成して能動素子（４０４）を完成する。このと
き、上記の能動素子（４０４）と、後記において説明す
る内部回路の能動素子のＣ−ＭＯＳトランジスタは同時
に形成する。上記のゲート電極（４２０）と、ｎ＋型不
純物領域（４１５）は接地端子（Ｖss）に連結され、ｎ
＋型不純物領域（４１４）は、入力パッド（３００）に
接続されて内部回路に結ばれる。
子（４０４）を形成するため、Ｐ型半導体基板（４０
５）の活性領域に酸化膜と金属層を蒸着し、フォトリソ
グラフィおよびフォトエッチング工程によって、金属層
および酸化膜を選択的に除去して、ゲート酸化膜（４１
９）とゲート電極（４２０）を形成する。次いで、ゲー
ト電極（４２０）をマスクとして、基板（４０５）にイ
オン注入して、ｎ＋型不純物領域（４１４）、（４１
５）を形成して能動素子（４０４）を完成する。このと
き、上記の能動素子（４０４）と、後記において説明す
る内部回路の能動素子のＣ−ＭＯＳトランジスタは同時
に形成する。上記のゲート電極（４２０）と、ｎ＋型不
純物領域（４１５）は接地端子（Ｖss）に連結され、ｎ
＋型不純物領域（４１４）は、入力パッド（３００）に
接続されて内部回路に結ばれる。
【００２４】次に、内部回路（５００）の能動素子のＣ
−ＭＯＳトランジスタの製造方法を説明する。Ｐ型半導
体基板（４０５）上に、入力保護回路（４００）の能動
素子（４０４）の形成と同時に、ゲート酸化膜（５０
９）とゲート電極（５１０）を形成する。次いで、上記
のゲート電極（５１０）をマスクとして、上記のＰ型半
導体基板（４０５）にイオンを注入して、ｎ＋型不純物
領域（５０７）、（５０８）を形成して、ｎ型ＭＯＳト
ランジスタを完成する。ｎ＋型不純物領域（５０７）
は、接地端子（Ｖss）に連結される。次いで、活性領域
のＰ型半導体基板（４０５）上に、ｎ＋型不純物イオン
を注入してｎ＋型ウエル（５１１）を形成する。
−ＭＯＳトランジスタの製造方法を説明する。Ｐ型半導
体基板（４０５）上に、入力保護回路（４００）の能動
素子（４０４）の形成と同時に、ゲート酸化膜（５０
９）とゲート電極（５１０）を形成する。次いで、上記
のゲート電極（５１０）をマスクとして、上記のＰ型半
導体基板（４０５）にイオンを注入して、ｎ＋型不純物
領域（５０７）、（５０８）を形成して、ｎ型ＭＯＳト
ランジスタを完成する。ｎ＋型不純物領域（５０７）
は、接地端子（Ｖss）に連結される。次いで、活性領域
のＰ型半導体基板（４０５）上に、ｎ＋型不純物イオン
を注入してｎ＋型ウエル（５１１）を形成する。
【００２５】その後、上記の入力保護回路（４００）の
能動素子（４０４）および内部回路（５００）のｎ型Ｍ
ＯＳトランジスタのゲート絶縁膜の形成時と同一に、ｎ
型ウエル（５１１）の上にゲート酸化膜（５１９）とゲ
ート電極（５２０）を形成する。次いで、ゲート電極
（５２０）をマスクとして、Ｐ型半導体基板（４０１）
にＰ＋型不純物イオンを注入して、Ｐ＋型不純物領域
（５１７）、（５１８）を形成することによって、Ｐ型
ＭＯＳトランジスタを完成する。Ｐ＋型不純物領域（５
１７）は、ｎ型ＭＯＳトランジスタのｎ＋型不純物領域
（５０８）に連結され、ゲート電極（５２０）は、ｎ型
ＭＯＳトランジスタのゲート電極（５１０）と共に入力
パッド（３００）側に連結される。また、上記のＰ型不
純物領域（５１８）は、電源供給端子（Ｖcc）に連結さ
れる。このようにして、内部回路（５００）を構成する
能動素子中の一部であるＣ−ＭＯＳトランジスタを完成
する。
能動素子（４０４）および内部回路（５００）のｎ型Ｍ
ＯＳトランジスタのゲート絶縁膜の形成時と同一に、ｎ
型ウエル（５１１）の上にゲート酸化膜（５１９）とゲ
ート電極（５２０）を形成する。次いで、ゲート電極
（５２０）をマスクとして、Ｐ型半導体基板（４０１）
にＰ＋型不純物イオンを注入して、Ｐ＋型不純物領域
（５１７）、（５１８）を形成することによって、Ｐ型
ＭＯＳトランジスタを完成する。Ｐ＋型不純物領域（５
１７）は、ｎ型ＭＯＳトランジスタのｎ＋型不純物領域
（５０８）に連結され、ゲート電極（５２０）は、ｎ型
ＭＯＳトランジスタのゲート電極（５１０）と共に入力
パッド（３００）側に連結される。また、上記のＰ型不
純物領域（５１８）は、電源供給端子（Ｖcc）に連結さ
れる。このようにして、内部回路（５００）を構成する
能動素子中の一部であるＣ−ＭＯＳトランジスタを完成
する。
【００２６】上記の構成による、本発明のＥＳＤ保護回
路においては、入力保護回路（４００）から、一定した
距離以内の能動素子すなわち、内部回路（５００）を構
成するＣ−ＭＯＳトランジスタが、ＥＳＤによって発生
される過剰電圧によって破壊されるのを防止するため、
上記のＥＳＤ保護回路（４００）から約３５０μｍ半径
（ｒ）以内に形成されるゲート酸化膜（すなわち、入力
保護回路の能動素子と内部回路の能動素子等のゲート酸
化膜）の厚さを、上記の約３５０μｍ半径（ｒ）の外に
形成されるゲート酸化膜（すなわち、内部回路の他の能
動素子）の厚さより厚く形成する。この保護半径は、場
合に応じて、約１０００μｍ以下において選択的に調節
することができる。
路においては、入力保護回路（４００）から、一定した
距離以内の能動素子すなわち、内部回路（５００）を構
成するＣ−ＭＯＳトランジスタが、ＥＳＤによって発生
される過剰電圧によって破壊されるのを防止するため、
上記のＥＳＤ保護回路（４００）から約３５０μｍ半径
（ｒ）以内に形成されるゲート酸化膜（すなわち、入力
保護回路の能動素子と内部回路の能動素子等のゲート酸
化膜）の厚さを、上記の約３５０μｍ半径（ｒ）の外に
形成されるゲート酸化膜（すなわち、内部回路の他の能
動素子）の厚さより厚く形成する。この保護半径は、場
合に応じて、約１０００μｍ以下において選択的に調節
することができる。
【００２７】それによって、入力保護回路（４００）か
ら約３５０μｍ半径（ｒ）以内に形成される内部回路
（５００）の能動素子を構成するゲート酸化膜（５０
９）、（５１９）の厚さが、従来の技術に比して厚くな
るので、ＥＳＤによって発生した過剰電荷によって、能
動素子のゲート酸化膜が破壊される現象を防止すること
ができる。すなわち、ＥＳＤがパッド（３００）に印加
されると、ＥＳＤ保護回路（４００）が動作してＥＳＤ
エネルギー（電圧）を放出する。このとき、ＥＳＤエネ
ルギーの放出が遅れると、ＥＳＤによって発生された電
荷等が内部回路（５００）の弱い部分、すなわちゲート
酸化膜（５０９）、（５１９）を破壊することになる。
しかし、本発明は、保護回路（４００）から約３５０μ
ｍ半径以内に形成されるゲート酸化膜（４１９）、（５
０９）、（５１９）の厚さを厚くしているので、ゲート
酸化膜の破壊を防止することができる。
ら約３５０μｍ半径（ｒ）以内に形成される内部回路
（５００）の能動素子を構成するゲート酸化膜（５０
９）、（５１９）の厚さが、従来の技術に比して厚くな
るので、ＥＳＤによって発生した過剰電荷によって、能
動素子のゲート酸化膜が破壊される現象を防止すること
ができる。すなわち、ＥＳＤがパッド（３００）に印加
されると、ＥＳＤ保護回路（４００）が動作してＥＳＤ
エネルギー（電圧）を放出する。このとき、ＥＳＤエネ
ルギーの放出が遅れると、ＥＳＤによって発生された電
荷等が内部回路（５００）の弱い部分、すなわちゲート
酸化膜（５０９）、（５１９）を破壊することになる。
しかし、本発明は、保護回路（４００）から約３５０μ
ｍ半径以内に形成されるゲート酸化膜（４１９）、（５
０９）、（５１９）の厚さを厚くしているので、ゲート
酸化膜の破壊を防止することができる。
【００２８】図９は、ＥＳＤ保護回路（４００）から約
３５０μｍ半径以内に形成されるゲート酸化膜（４１
９）、（５０９）を厚く形成する工程を示したものであ
る。まず、図９ａのように、フィールド酸化工程によっ
て、Ｐ型半導体基板（４０５）にフィールド酸化領域
（４０６）を形成する。次いで、Ｐ型半導体基板（４０
５）上に、ＥＳＤ保護回路（４００）が形成される部分
と内部回路（５００）が形成される部分を区画し、上記
のＥＳＤ保護回路（４００）から約３５０μｍ半径以内
にある内部回路（５００）を含むＰ型半導体基板（４０
５）上に感光膜（４１０）を塗布する。
３５０μｍ半径以内に形成されるゲート酸化膜（４１
９）、（５０９）を厚く形成する工程を示したものであ
る。まず、図９ａのように、フィールド酸化工程によっ
て、Ｐ型半導体基板（４０５）にフィールド酸化領域
（４０６）を形成する。次いで、Ｐ型半導体基板（４０
５）上に、ＥＳＤ保護回路（４００）が形成される部分
と内部回路（５００）が形成される部分を区画し、上記
のＥＳＤ保護回路（４００）から約３５０μｍ半径以内
にある内部回路（５００）を含むＰ型半導体基板（４０
５）上に感光膜（４１０）を塗布する。
【００２９】次いで、図９ｂに示すように、感光膜（４
１０）を露光および現像の工程によって、上記のＥＳＤ
保護回路（４００）から約３５０μｍ半径以内の部分を
区画する。その後、Ｐ型半導体基板（４０５）上に、上
記約３５０μｍ半径以内部分に形成される能動素子の酸
化膜を形成するため、上記約３５０μｍ半径の外に形成
されるゲート酸化膜より厚くするためにＦ、Ｃｌをイオ
ン注入する。
１０）を露光および現像の工程によって、上記のＥＳＤ
保護回路（４００）から約３５０μｍ半径以内の部分を
区画する。その後、Ｐ型半導体基板（４０５）上に、上
記約３５０μｍ半径以内部分に形成される能動素子の酸
化膜を形成するため、上記約３５０μｍ半径の外に形成
されるゲート酸化膜より厚くするためにＦ、Ｃｌをイオ
ン注入する。
【００３０】次いで、図９ｃのように、感光膜（４１０
ａ）を除去した後、Ｐ型半導体基板（４０５）に、酸化
膜を蒸着して、異なる厚さを有するゲート酸化膜（４１
９）、（５０９）を形成する。その後、図９ｄに示すよ
うに、ゲート電極と不純物領域等を順に形成して、ＥＳ
Ｄ保護回路および内部回路の能動素子を完成する。
ａ）を除去した後、Ｐ型半導体基板（４０５）に、酸化
膜を蒸着して、異なる厚さを有するゲート酸化膜（４１
９）、（５０９）を形成する。その後、図９ｄに示すよ
うに、ゲート電極と不純物領域等を順に形成して、ＥＳ
Ｄ保護回路および内部回路の能動素子を完成する。
【００３１】このようにして、ＥＳＤ保護回路（４０
０）から約３５０μｍ半径以内のＰ型半導体基板（４０
５）上のゲート酸化膜（４１９）、（５０９）、（５１
９）の厚さを上記約３５０μｍの外に形成される能動素
子のゲート酸化膜より厚く形成することができる。
０）から約３５０μｍ半径以内のＰ型半導体基板（４０
５）上のゲート酸化膜（４１９）、（５０９）、（５１
９）の厚さを上記約３５０μｍの外に形成される能動素
子のゲート酸化膜より厚く形成することができる。
【００３２】一方、内部回路の出力側の能動素子のドレ
ン側にも過多な電圧がかかることになると、過剰電荷
（例えば、ホットキャリア）が発生することになり、そ
のキャリアが酸化膜に加えられると、この酸化膜が破壊
されて素子の特性が悪くなる。従って、このような現象
からも内部回路、すなわち出力側の能動素子を保護する
必要がある。そのための、本発明の第２実施形態の出力
保護回路の構成を図１０に示した。図１１は、その出力
保護回路のレイアウト図であり、図１２は本発明の第２
実施形態による出力保護回路の断面図である。
ン側にも過多な電圧がかかることになると、過剰電荷
（例えば、ホットキャリア）が発生することになり、そ
のキャリアが酸化膜に加えられると、この酸化膜が破壊
されて素子の特性が悪くなる。従って、このような現象
からも内部回路、すなわち出力側の能動素子を保護する
必要がある。そのための、本発明の第２実施形態の出力
保護回路の構成を図１０に示した。図１１は、その出力
保護回路のレイアウト図であり、図１２は本発明の第２
実施形態による出力保護回路の断面図である。
【００３３】出力保護回路（６００）は、プルアップト
ランジスタと、プルダウントランジスタから構成され、
プルアップトランジスタのソース領域側は、出力信号パ
ット（７００）に連結され、ドレン領域側は、供給端子
（Ｖcc）または、接地端子（Ｖss）側へ連結される。す
なわち、上記の出力保護回路（６００）は、図１２のよ
うに、Ｐ型半導体基板（６０５）の活性領域に形成され
た、多数のゲート絶縁膜（６０９）、これらのゲート絶
縁膜（６０９）の上にそれぞれ形成されたゲート電極
（６２０）、これらのゲート電極（６１０）の両側に形
成された、多数のｎ＋型の第５不純物領域（６１１）、
（６１２）から構成される。上記の第５不純物領域（６
１１）、（６１２）中の一部（６１１）は、出力信号パ
ッド（７００）側に連結され、残り（６１２）は、供給
端子（Ｖcc）または、接地端子（Ｖcc）に連結される。
ランジスタと、プルダウントランジスタから構成され、
プルアップトランジスタのソース領域側は、出力信号パ
ット（７００）に連結され、ドレン領域側は、供給端子
（Ｖcc）または、接地端子（Ｖss）側へ連結される。す
なわち、上記の出力保護回路（６００）は、図１２のよ
うに、Ｐ型半導体基板（６０５）の活性領域に形成され
た、多数のゲート絶縁膜（６０９）、これらのゲート絶
縁膜（６０９）の上にそれぞれ形成されたゲート電極
（６２０）、これらのゲート電極（６１０）の両側に形
成された、多数のｎ＋型の第５不純物領域（６１１）、
（６１２）から構成される。上記の第５不純物領域（６
１１）、（６１２）中の一部（６１１）は、出力信号パ
ッド（７００）側に連結され、残り（６１２）は、供給
端子（Ｖcc）または、接地端子（Ｖcc）に連結される。
【００３４】上記構成の出力保護回路においても、入力
保護回路と同様に、上記の出力保護回路（７００）から
約３５０μｍ半径以内の部分に形成される能動素子（す
なわち、上記出力保護回路の能動素子および内部回路の
一部の能動素子を含む）のゲート酸化膜の厚さを、上記
約３５０μｍ半径の外側部分に形成される能動素子のゲ
ート絶縁膜の厚さより厚く形成することによって、上記
出力側の能動素子に過剰電圧が印加されても、ゲート酸
化膜が破壊されることはないようにする。
保護回路と同様に、上記の出力保護回路（７００）から
約３５０μｍ半径以内の部分に形成される能動素子（す
なわち、上記出力保護回路の能動素子および内部回路の
一部の能動素子を含む）のゲート酸化膜の厚さを、上記
約３５０μｍ半径の外側部分に形成される能動素子のゲ
ート絶縁膜の厚さより厚く形成することによって、上記
出力側の能動素子に過剰電圧が印加されても、ゲート酸
化膜が破壊されることはないようにする。
【００３５】このように、Ｐ型半導体基板上に形成され
るゲート酸化膜（すなわち、出力保護回路および内部回
路の一部能動素子の酸化膜を含む）の厚さを上記の出力
保護回路から約３５０μｍ半径の外側部分に形成される
他の能動素子のゲート酸化膜の厚さより厚く形成する方
法は、図９の図示のように、上記の本発明の第１実施形
態の入力保護回路の場合と同一の方法を使用する。
るゲート酸化膜（すなわち、出力保護回路および内部回
路の一部能動素子の酸化膜を含む）の厚さを上記の出力
保護回路から約３５０μｍ半径の外側部分に形成される
他の能動素子のゲート酸化膜の厚さより厚く形成する方
法は、図９の図示のように、上記の本発明の第１実施形
態の入力保護回路の場合と同一の方法を使用する。
【００３６】
【発明の効果】上記のように、本発明によるＥＳＤ保護
回路においては、ＥＳＤ保護回路から約３５０μｍ半径
以内に形成されるゲート絶縁膜（すなわち、ＥＳＤ保護
回路の能動素子および内部回路の一部能動素子等を含
む）の厚さを厚く形成することによって、ＥＳＤによる
過剰電圧によって内部回路の絶縁膜が破壊されることを
防止することができる。また、本発明による出力保護回
路においては、従来のようにＣＤＭによるＥＳＤ特性を
改善するために使用される、多結晶シリコン抵抗の大き
さを減少させるか、使用しなくてもよいので、抵抗によ
る出力保護回路の動作速度の遅延の問題を無くすことが
できる。
回路においては、ＥＳＤ保護回路から約３５０μｍ半径
以内に形成されるゲート絶縁膜（すなわち、ＥＳＤ保護
回路の能動素子および内部回路の一部能動素子等を含
む）の厚さを厚く形成することによって、ＥＳＤによる
過剰電圧によって内部回路の絶縁膜が破壊されることを
防止することができる。また、本発明による出力保護回
路においては、従来のようにＣＤＭによるＥＳＤ特性を
改善するために使用される、多結晶シリコン抵抗の大き
さを減少させるか、使用しなくてもよいので、抵抗によ
る出力保護回路の動作速度の遅延の問題を無くすことが
できる。
【図１】 一般的な半導体集積回路のパッケージレイア
ウト図
ウト図
【図２】 一般的な半導体素子のＥＳＤ破壊電圧の特性
図
図
【図３】 従来の半導体素子のＥＳＤ保護回路のレイア
ウト図
ウト図
【図４】 図３のIV−IV線に沿った従来のＥＳＤ保護回
路の断面図
路の断面図
【図５】 本発明のよる、半導体集積回路と連結される
ＥＳＤ保護回路のレイアウト図
ＥＳＤ保護回路のレイアウト図
【図６】 本発明の第１実施形態によるＥＳＤ保護回路
の構成図
の構成図
【図７】 本発明の第１実施形態によるＥＳＤ保護回路
のレイアウト図
のレイアウト図
【図８】 図７のVIII−VIII線に沿ったＥＳＤ御補回路
の断面図
の断面図
【図９】 本発明の第１実施形態によるＥＳＤ保護回路
の製造工程図
の製造工程図
【図１０】 本発明の第２実施形態によるＥＳＤ保護回
路の構成図
路の構成図
【図１１】 本発明の第２実施形態によるＥＳＤ保護回
路のレイアウト図
路のレイアウト図
【図１２】 本発明の第２実施形態によるＥＳＤ保護回
路の断面図
路の断面図
３００： 信号の入力パッド、 ４００： ＥＳＤ保護
回路、 ４０１、４０３： 抵抗、 ４０２： フィー
ルドトランジスタ、 ４０４： 能動素子、４０５：
Ｐ形の半導体基板、 ４０６： フィールド領域、 ４
１１、４１２，４１３： 第１不純物領域、 ４１４，
４１５： 第２不純物領域、 ４１９，５０９，５１
９： ゲートの絶縁膜、 ４２０，５１０，５２０：
ゲート電極、 ５００： 内部回路、 ５０７，５０
８： 第３不純物領域、 ５１１： Ｎ形ウエル、 ５
１７，５１８： 第４不純物領域。
回路、 ４０１、４０３： 抵抗、 ４０２： フィー
ルドトランジスタ、 ４０４： 能動素子、４０５：
Ｐ形の半導体基板、 ４０６： フィールド領域、 ４
１１、４１２，４１３： 第１不純物領域、 ４１４，
４１５： 第２不純物領域、 ４１９，５０９，５１
９： ゲートの絶縁膜、 ４２０，５１０，５２０：
ゲート電極、 ５００： 内部回路、 ５０７，５０
８： 第３不純物領域、 ５１１： Ｎ形ウエル、 ５
１７，５１８： 第４不純物領域。
Claims (2)
- 【請求項１】 パッドを通じて内部回路側に印加される
過剰電圧から能動素子を保護する構造において、 過剰電圧を遮断するＥＳＤ保護回路から約１０００μｍ
半径以内に形成されるＥＳＤ保護回路および内部回路の
各能動素子のゲート絶縁膜の厚さを上記約１０００μｍ
半径の外に形成される能動素子のゲート絶縁膜より厚く
形成したことを特徴とするＥＳＤ保護回路の構造。 - 【請求項２】 パッドを通じて内部回路側に印加される
過剰電圧から能動素子を保護する構造を形成する方法に
おいて、 半導体基板上に、フィールド領域と活性領域とを形成
し、 過剰電圧を遮断するＥＳＤ保護回路部と内部回路部を区
画し、 そのＥＳＤ保護回路から約１０００μｍ半径以内の半導
体基板上の活性領域に、この領域内に形成される能動素
子のゲート絶縁膜を、上記約１０００μｍ半径の外に形
成される能動素子のゲート絶縁膜より厚く形成すること
を特徴とする能動素子を保護する構造を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960010068A KR100223833B1 (ko) | 1996-04-03 | 1996-04-03 | 이에스디 보호회로의 구조 및 제조방법 |
| KR10068/1996 | 1996-04-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09270493A true JPH09270493A (ja) | 1997-10-14 |
Family
ID=19454990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8289015A Pending JPH09270493A (ja) | 1996-04-03 | 1996-10-14 | 能動素子保護構造およびその構造の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5818087A (ja) |
| JP (1) | JPH09270493A (ja) |
| KR (1) | KR100223833B1 (ja) |
| TW (1) | TW368743B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426673B2 (en) | 1997-07-30 | 2002-07-30 | Programmable Silicon Solutions | High performance integrated radio frequency circuit devices |
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