JPH05121684A - 保護ダイオードを備えたｃｍｏｓ半導体装置 - Google Patents
保護ダイオードを備えたｃｍｏｓ半導体装置Info
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- JPH05121684A JPH05121684A JP3305691A JP30569191A JPH05121684A JP H05121684 A JPH05121684 A JP H05121684A JP 3305691 A JP3305691 A JP 3305691A JP 30569191 A JP30569191 A JP 30569191A JP H05121684 A JPH05121684 A JP H05121684A
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- Japan
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- protection diode
- diffusion layer
- concentration
- type diffusion
- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＬＤＤ構造のＣＭＯＳ半導体装置において静
電耐圧を向上させた保護ダイオードを設ける。 【構成】 半導体基板１に形成された保護ダイオードを
有するＬＤＤ構造のＣＭＯＳ半導体装置において、Ｐウ
ェル２内に形成されるＮチャネルＭＯＳＦＥＴのソース
・ドレイン領域は高濃度ｎ型拡散層４が低濃度ｎ型拡散
層３に完全に覆われる構造を有し、Ｐウェル２内に形成
されるＮ型保護ダイオードの活性領域には低濃度ｎ型拡
散層３を設けずに、ＰＮ接合面をＰウェル２と高濃度ｎ
型拡散層４の接合部で構成する。
電耐圧を向上させた保護ダイオードを設ける。 【構成】 半導体基板１に形成された保護ダイオードを
有するＬＤＤ構造のＣＭＯＳ半導体装置において、Ｐウ
ェル２内に形成されるＮチャネルＭＯＳＦＥＴのソース
・ドレイン領域は高濃度ｎ型拡散層４が低濃度ｎ型拡散
層３に完全に覆われる構造を有し、Ｐウェル２内に形成
されるＮ型保護ダイオードの活性領域には低濃度ｎ型拡
散層３を設けずに、ＰＮ接合面をＰウェル２と高濃度ｎ
型拡散層４の接合部で構成する。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ半導体装置
に関し、特に入力及び出力回路の静電破壊に対する保護
ダイオードを備えたＬＤＤ構造のＣＭＯＳ半導体装置に
関する。
に関し、特に入力及び出力回路の静電破壊に対する保護
ダイオードを備えたＬＤＤ構造のＣＭＯＳ半導体装置に
関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ半導体装置の入力回路に
は、内部の素子を保護するために抵抗やＰＮ接合ダイオ
ードからなる保護回路が設けられている。かかる保護回
路の構成例として、例えば「ＣＭＯＳＶＬＳＩ設計の原
理」（富沢孝，松山泰男監訳，丸善発行，第196 頁）
に、図６に示すような標準的な入力保護回路が開示され
ている。図において、101 は入力パッド、102はＰチャ
ネルＭＯＳＦＥＴ、103 はＮチャネルＭＯＳＦＥＴ、Ｒ
は保護抵抗、Ｄ1 ，Ｄ2 は保護ダイオード、Ｃは入力容
量である。
は、内部の素子を保護するために抵抗やＰＮ接合ダイオ
ードからなる保護回路が設けられている。かかる保護回
路の構成例として、例えば「ＣＭＯＳＶＬＳＩ設計の原
理」（富沢孝，松山泰男監訳，丸善発行，第196 頁）
に、図６に示すような標準的な入力保護回路が開示され
ている。図において、101 は入力パッド、102はＰチャ
ネルＭＯＳＦＥＴ、103 はＮチャネルＭＯＳＦＥＴ、Ｒ
は保護抵抗、Ｄ1 ，Ｄ2 は保護ダイオード、Ｃは入力容
量である。
【０００３】一方、近年ＣＭＯＳデバイスの微細化に伴
い、ＭＯＳＦＥＴのチャネル長が短くなり短チャネル効
果とホットキャリア効果が問題になってきており、これ
らの問題に対応するため、各種のＬＤＤ構造のＣＭＯＳ
デバイスが提案されている。例えば、本件出願人は特開
平３−１８４３７２号において、ＮチャネルＭＯＳＦＥ
Ｔの低濃度ソース・ドレイン領域の形成後、Ｐチャネル
ＭＯＳＦＥＴの低濃度ソース・ドレイン領域の形成前
に、熱処理を加えることにより、ＮチャネルＭＯＳＦＥ
Ｔの低濃度ソース・ドレイン領域とゲート電極のオーバ
ーラップを増やして、ドレイン・ウェル間の空乏層がゲ
ートの側壁まで到達しないようにし、ゲートの側壁での
ホットエレクトロンの注入を防止するようにしたＣＭＯ
Ｓ半導体装置の製造方法を提案している。
い、ＭＯＳＦＥＴのチャネル長が短くなり短チャネル効
果とホットキャリア効果が問題になってきており、これ
らの問題に対応するため、各種のＬＤＤ構造のＣＭＯＳ
デバイスが提案されている。例えば、本件出願人は特開
平３−１８４３７２号において、ＮチャネルＭＯＳＦＥ
Ｔの低濃度ソース・ドレイン領域の形成後、Ｐチャネル
ＭＯＳＦＥＴの低濃度ソース・ドレイン領域の形成前
に、熱処理を加えることにより、ＮチャネルＭＯＳＦＥ
Ｔの低濃度ソース・ドレイン領域とゲート電極のオーバ
ーラップを増やして、ドレイン・ウェル間の空乏層がゲ
ートの側壁まで到達しないようにし、ゲートの側壁での
ホットエレクトロンの注入を防止するようにしたＣＭＯ
Ｓ半導体装置の製造方法を提案している。
【０００４】
【発明が解決しようとする課題】ところで、ＣＭＯＳ半
導体装置の入力及び出力回路の静電破壊に対する保護ダ
イオードのＰＮ接合部の構造は、一般的にＭＯＳＦＥＴ
のソース・ドレイン領域のＰＮ接合の構造と同じに形成
されている。そのため、前記従来提案のＣＭＯＳ半導体
装置の製造方法を用いて保護ダイオードを形成する場
合、図７に示すように、Ｎ型保護ダイオードのＰＮ接合
部は、Ｐウェル102 と低濃度ｎ型拡散層103の接合面で
構成される。なお図７において、101 はＰ型基板、104
は高濃度ｎ型拡散層、105 はフィールド酸化膜、106 は
ゲート電極である。
導体装置の入力及び出力回路の静電破壊に対する保護ダ
イオードのＰＮ接合部の構造は、一般的にＭＯＳＦＥＴ
のソース・ドレイン領域のＰＮ接合の構造と同じに形成
されている。そのため、前記従来提案のＣＭＯＳ半導体
装置の製造方法を用いて保護ダイオードを形成する場
合、図７に示すように、Ｎ型保護ダイオードのＰＮ接合
部は、Ｐウェル102 と低濃度ｎ型拡散層103の接合面で
構成される。なお図７において、101 はＰ型基板、104
は高濃度ｎ型拡散層、105 はフィールド酸化膜、106 は
ゲート電極である。
【０００５】この結果、Ｎ型保護ダイオードのＰＮ接合
のブレークダウン電圧は、通常のＰウェルと高濃度ｎ型
拡散領域の接合部におけるブレークダウン電圧よりも上
昇してしまい、静電破壊に対する保護機能が低下してし
まう。
のブレークダウン電圧は、通常のＰウェルと高濃度ｎ型
拡散領域の接合部におけるブレークダウン電圧よりも上
昇してしまい、静電破壊に対する保護機能が低下してし
まう。
【０００６】本発明は、ホットキャリア効果に対する信
頼性の高いＬＤＤ構造のＣＭＯＳ半導体装置に保護ダイ
オードを設けた場合における上記問題点を解消させるた
めなされたもので、製造工程を複雑化させることなく静
電耐圧を向上させた保護ダイオードを備えたＣＭＯＳ半
導体装置を提供することを目的とする。
頼性の高いＬＤＤ構造のＣＭＯＳ半導体装置に保護ダイ
オードを設けた場合における上記問題点を解消させるた
めなされたもので、製造工程を複雑化させることなく静
電耐圧を向上させた保護ダイオードを備えたＣＭＯＳ半
導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、半
導体基板１に形成された入力及び出力保護ダイオードを
備えたＬＤＤ構造のＣＭＯＳ半導体装置において、Ｐウ
ェル２内に形成されているＮチャネルＭＯＳＦＥＴのソ
ース・ドレイン領域は高濃度ｎ型拡散層４が低濃度ｎ型
拡散層３に完全に覆われている構造を有しており、前記
入力及び出力保護ダイオードの中のＰウェル２内に形成
されているＮ型保護ダイオードの活性領域には、前記Ｎ
チャネルＭＯＳＦＥＴのソース・ドレイン領域を構成し
ている低濃度ｎ型拡散層３を設けずに、Ｎ型保護ダイオ
ードのＰＮ接合面をＰウェル２と高濃度ｎ型拡散層４の
接合部で構成するものである。
決するため、本発明は、図１の概念図に示すように、半
導体基板１に形成された入力及び出力保護ダイオードを
備えたＬＤＤ構造のＣＭＯＳ半導体装置において、Ｐウ
ェル２内に形成されているＮチャネルＭＯＳＦＥＴのソ
ース・ドレイン領域は高濃度ｎ型拡散層４が低濃度ｎ型
拡散層３に完全に覆われている構造を有しており、前記
入力及び出力保護ダイオードの中のＰウェル２内に形成
されているＮ型保護ダイオードの活性領域には、前記Ｎ
チャネルＭＯＳＦＥＴのソース・ドレイン領域を構成し
ている低濃度ｎ型拡散層３を設けずに、Ｎ型保護ダイオ
ードのＰＮ接合面をＰウェル２と高濃度ｎ型拡散層４の
接合部で構成するものである。
【０００８】このように構成したＣＭＯＳ半導体装置に
おいては、Ｐウェル２内に構成するＮ型保護ダイオード
がＰウェル２と高濃度ｎ型拡散領域４の接合面で形成し
ているので、低濃度ｎ型拡散領域を形成する場合より
も、ＰＮ接合のブレークダウン電圧は低く設定され、Ｃ
ＭＯＳＦＥＴの静電耐圧を向上させることができる。ま
た製造工程時には、保護ダイオード部を低濃度ｎ型拡散
領域形成時にレジストパターンでマスクすればよいの
で、使用マスクを変更するだけでよく、製造工程を増加
させることなく容易に形成することができる。
おいては、Ｐウェル２内に構成するＮ型保護ダイオード
がＰウェル２と高濃度ｎ型拡散領域４の接合面で形成し
ているので、低濃度ｎ型拡散領域を形成する場合より
も、ＰＮ接合のブレークダウン電圧は低く設定され、Ｃ
ＭＯＳＦＥＴの静電耐圧を向上させることができる。ま
た製造工程時には、保護ダイオード部を低濃度ｎ型拡散
領域形成時にレジストパターンでマスクすればよいの
で、使用マスクを変更するだけでよく、製造工程を増加
させることなく容易に形成することができる。
【０００９】
【実施例】次に実施例について説明する。図２は、本発
明に係る保護ダイオードを備えたＣＭＯＳ半導体装置の
第１実施例を示す断面構成図である。図２において、11
はＰ型基板、12はＮウェル、13はＰウェル、14は低濃度
ｎ型拡散層、15は低濃度ｐ型拡散層、16は高濃度ｎ型拡
散層、17は高濃度ｐ型拡散層、18はフィールド酸化膜、
19はゲート電極、20は絶縁膜、21はメタル層である。ま
たこの構成のＣＭＯＳ半導体装置の等価回路を図３に示
す。図３において、31はＮ型保護ダイオード、32はＰ型
保護ダイオード、33はＰチャネルＭＯＳＦＥＴ、34はＮ
チャネルＭＯＳＦＥＴ、35は入力端子である。
明に係る保護ダイオードを備えたＣＭＯＳ半導体装置の
第１実施例を示す断面構成図である。図２において、11
はＰ型基板、12はＮウェル、13はＰウェル、14は低濃度
ｎ型拡散層、15は低濃度ｐ型拡散層、16は高濃度ｎ型拡
散層、17は高濃度ｐ型拡散層、18はフィールド酸化膜、
19はゲート電極、20は絶縁膜、21はメタル層である。ま
たこの構成のＣＭＯＳ半導体装置の等価回路を図３に示
す。図３において、31はＮ型保護ダイオード、32はＰ型
保護ダイオード、33はＰチャネルＭＯＳＦＥＴ、34はＮ
チャネルＭＯＳＦＥＴ、35は入力端子である。
【００１０】通常、ＭＯＳＦＥＴのゲート酸化膜の静電
耐圧は数十Ｖ程度しかないため、図３の等価回路に示す
ように、入力端子35と接地ＶSS間にＮ型保護ダイオード
31を、入力端子35と電源ＶDD間にＰ型保護ダイオード32
を接続し、印加静電電圧による電荷を吸収する役目を行
わせている。これらの保護ダイオードのブレークダウン
電圧を低下させ、ゲート酸化膜の保護機能を向上させる
ためには、ウェルと接合している拡散層の濃度を上げれ
ばよい。前記従来提案の製造方法を、そのまま適用した
場合、Ｎ型保護ダイオードの活性領域がＮチャネルＭＯ
ＳＦＥＴのソース・ドレイン領域と同じ構造になるの
で、活性領域内の高濃度ｎ型拡散層は低濃度ｎ型拡散層
に完全に覆われてしまうことになる。その結果、Ｎ型保
護ダイオードはＰウェルと低濃度ｎ型拡散層によるＰＮ
接合となり、ブレークダウン電圧が高濃度ｎ型拡散層に
よる接合よりも高くなり、保護機能が低下してしまう。
耐圧は数十Ｖ程度しかないため、図３の等価回路に示す
ように、入力端子35と接地ＶSS間にＮ型保護ダイオード
31を、入力端子35と電源ＶDD間にＰ型保護ダイオード32
を接続し、印加静電電圧による電荷を吸収する役目を行
わせている。これらの保護ダイオードのブレークダウン
電圧を低下させ、ゲート酸化膜の保護機能を向上させる
ためには、ウェルと接合している拡散層の濃度を上げれ
ばよい。前記従来提案の製造方法を、そのまま適用した
場合、Ｎ型保護ダイオードの活性領域がＮチャネルＭＯ
ＳＦＥＴのソース・ドレイン領域と同じ構造になるの
で、活性領域内の高濃度ｎ型拡散層は低濃度ｎ型拡散層
に完全に覆われてしまうことになる。その結果、Ｎ型保
護ダイオードはＰウェルと低濃度ｎ型拡散層によるＰＮ
接合となり、ブレークダウン電圧が高濃度ｎ型拡散層に
よる接合よりも高くなり、保護機能が低下してしまう。
【００１１】しかし本発明においては、上記実施例で示
すように、Ｎ型保護ダイオード31のＰＮ接合面が、低濃
度ｎ型拡散層４を設けずに、Ｐウェル13と高濃度ｎ型拡
散層16とで形成されるようにしているので、従来の提案
のＣＭＯＳ半導体装置の製造方法をそのまま用いて保護
ダイオードを形成した場合よりも、ブレークダウン電圧
を低下させることができる。そしてこのように低濃度ｎ
型拡散層を設けずに、高濃度ｎ型拡散層16を設ける場合
には、このＣＭＯＳ半導体装置の低濃度ｎ型拡散層形成
時に使用するレジストパターンと高濃度ｎ型拡散層形成
時に使用するレジストパターンを変えて、Ｎ型保護ダイ
オードの領域には低濃度ｎ型拡散層４が形成されず、高
濃度ｎ型拡散層16のみ形成されるようにすればよい。
すように、Ｎ型保護ダイオード31のＰＮ接合面が、低濃
度ｎ型拡散層４を設けずに、Ｐウェル13と高濃度ｎ型拡
散層16とで形成されるようにしているので、従来の提案
のＣＭＯＳ半導体装置の製造方法をそのまま用いて保護
ダイオードを形成した場合よりも、ブレークダウン電圧
を低下させることができる。そしてこのように低濃度ｎ
型拡散層を設けずに、高濃度ｎ型拡散層16を設ける場合
には、このＣＭＯＳ半導体装置の低濃度ｎ型拡散層形成
時に使用するレジストパターンと高濃度ｎ型拡散層形成
時に使用するレジストパターンを変えて、Ｎ型保護ダイ
オードの領域には低濃度ｎ型拡散層４が形成されず、高
濃度ｎ型拡散層16のみ形成されるようにすればよい。
【００１２】次に図４に基づいて本発明の第２実施例を
説明する。図４は保護ダイオードを備えたＣＭＯＳ半導
体装置の出力回路を示す断面構成図で、図２に示した第
１実施例と同一又は対応する部分には同一符号を付して
示している。この実施例は、Ｎ型保護ダイオードを構成
する高濃度ｎ型拡散層16を拡散抵抗として用い、これを
保護抵抗としての機能をもたせるようにしたもので、そ
の等価回路を図５に示す。この実施例では、Ｎ型保護ダ
イオード31を構成する高濃度ｎ型拡散層16を拡散抵抗36
として用いるようにしたものを示したが、Ｐ型保護ダイ
オード32を構成する高濃度ｐ型拡散層17を拡散抵抗とし
て使用するようにしても何ら差し支えない。なお図５に
おいて、37は出力端子である。
説明する。図４は保護ダイオードを備えたＣＭＯＳ半導
体装置の出力回路を示す断面構成図で、図２に示した第
１実施例と同一又は対応する部分には同一符号を付して
示している。この実施例は、Ｎ型保護ダイオードを構成
する高濃度ｎ型拡散層16を拡散抵抗として用い、これを
保護抵抗としての機能をもたせるようにしたもので、そ
の等価回路を図５に示す。この実施例では、Ｎ型保護ダ
イオード31を構成する高濃度ｎ型拡散層16を拡散抵抗36
として用いるようにしたものを示したが、Ｐ型保護ダイ
オード32を構成する高濃度ｐ型拡散層17を拡散抵抗とし
て使用するようにしても何ら差し支えない。なお図５に
おいて、37は出力端子である。
【００１３】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、ホットキャリア効果に対する信頼性の
高いＬＤＤ構造のＣＭＯＳ半導体装置において、Ｐウェ
ル内のＮ型保護ダイオードのＰＮ接合を、低濃度ｎ型拡
散層を設けずにＰウェルと高濃度ｎ型拡散層の接合部で
構成したので、製造工程を複雑化させることなく、静電
耐圧を向上させた保護ダイオードを備えたＣＭＯＳ半導
体装置を実現することができる。
本発明によれば、ホットキャリア効果に対する信頼性の
高いＬＤＤ構造のＣＭＯＳ半導体装置において、Ｐウェ
ル内のＮ型保護ダイオードのＰＮ接合を、低濃度ｎ型拡
散層を設けずにＰウェルと高濃度ｎ型拡散層の接合部で
構成したので、製造工程を複雑化させることなく、静電
耐圧を向上させた保護ダイオードを備えたＣＭＯＳ半導
体装置を実現することができる。
【図１】本発明に係る保護ダイオードを備えたＣＭＯＳ
半導体装置を説明するための概念図である。
半導体装置を説明するための概念図である。
【図２】本発明の第１実施例を示す断面構成図である。
【図３】第１実施例の等価回路図である。
【図４】本発明の第２実施例を示す断面構成図である。
【図５】第２実施例の等価回路図である。
【図６】一般的なＣＭＯＳ半導体装置の入力保護回路を
示す回路構成図である。
示す回路構成図である。
【図７】従来提案のＬＤＤ構造のＣＭＯＳ半導体装置の
製造方法を用いて形成した保護ダイオードを備えたＣＭ
ＯＳ半導体装置の断面構成図である。
製造方法を用いて形成した保護ダイオードを備えたＣＭ
ＯＳ半導体装置の断面構成図である。
１ Ｐ型基板 ２ Ｐウェル ３ 低濃度ｎ型拡散層 ４ 高濃度ｎ型拡散層 ５ フィールド酸化膜 ６ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 7342−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｈ 8225−4Ｍ 29/78 ３０１ Ｐ
Claims (2)
- 【請求項１】 半導体基板に形成された入力及び出力保
護ダイオードを備えたＬＤＤ構造のＣＭＯＳ半導体装置
において、Ｐウェル内に形成されているＮチャネルＭＯ
ＳＦＥＴのソース・ドレイン領域は高濃度ｎ型拡散層が
低濃度ｎ型拡散層に完全に覆われている構造を有してお
り、前記入力及び出力保護ダイオードの中のＰウェル内
に形成されているＮ型保護ダイオードの活性領域には、
前記ＮチャネルＭＯＳＦＥＴのソース・ドレイン領域を
構成している低濃度ｎ型拡散層を設けずに、Ｎ型保護ダ
イオードのＰＮ接合面がＰウェルと高濃度ｎ型拡散層の
接合部で構成されていることを特徴とする保護ダイオー
ドを備えたＣＭＯＳ半導体装置。 - 【請求項２】 前記Ｎ型保護ダイオードを形成する高濃
度ｎ型拡散層を拡散抵抗として用いることを特徴とする
請求項１記載の保護ダイオードを備えたＣＭＯＳ半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305691A JPH05121684A (ja) | 1991-10-25 | 1991-10-25 | 保護ダイオードを備えたｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305691A JPH05121684A (ja) | 1991-10-25 | 1991-10-25 | 保護ダイオードを備えたｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121684A true JPH05121684A (ja) | 1993-05-18 |
Family
ID=17948203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3305691A Pending JPH05121684A (ja) | 1991-10-25 | 1991-10-25 | 保護ダイオードを備えたｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121684A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996021247A1 (en) * | 1994-12-29 | 1996-07-11 | Philip Shiota | Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures |
| EP0834928A1 (en) * | 1996-10-04 | 1998-04-08 | Xerox Corporation | Integrated circuit diode with a charge injecting node |
| EP0845829A3 (en) * | 1996-11-12 | 1999-05-06 | Xerox Corporation | RF switching cells |
| JP2006286800A (ja) * | 2005-03-31 | 2006-10-19 | Ricoh Co Ltd | 半導体装置 |
| JP2007139664A (ja) * | 2005-11-21 | 2007-06-07 | Nec Electronics Corp | 電池電圧監視装置 |
| JP2017098336A (ja) * | 2015-11-19 | 2017-06-01 | 株式会社東海理化電機製作所 | 半導体集積回路及びその製造方法 |
| JP2024125484A (ja) * | 2023-03-06 | 2024-09-19 | 合肥晶合集成電路股▲ふん▼有限公司 | 半導体デバイス |
-
1991
- 1991-10-25 JP JP3305691A patent/JPH05121684A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010321 |