JPH0927200A - Ｒｏｍテスト用回路及びｒｏｍ回路 - Google Patents
Ｒｏｍテスト用回路及びｒｏｍ回路Info
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- JPH0927200A JPH0927200A JP17217595A JP17217595A JPH0927200A JP H0927200 A JPH0927200 A JP H0927200A JP 17217595 A JP17217595 A JP 17217595A JP 17217595 A JP17217595 A JP 17217595A JP H0927200 A JPH0927200 A JP H0927200A
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Abstract
(57)【要約】
【課題】 ＲＯＭテストのテスト時間が短縮し、且デー
タ保護と共に不具合ＲＯＭセルの場所の特定することが
できるＲＯＭテスト用回路を提供することである。 【解決手段】 マトリクス状に配置されたＲＯＭセルの
うち行方向のＲＯＭセルを選択する行デコード部によ
り、該行方向のＲＯＭセルと共に選択される行方向のパ
リティビットを各行毎に有し、その選択された行方向の
ＲＯＭセルのデータと前記パリティビットとによりパリ
ティ計算を行う第１の演算部と、前記行デコード部に選
択されたＲＯＭセルの列方向のパリティビットを有し、
その列上のＲＯＭセルのデータと前記列方向のパリティ
ビットとによりパリティ計算を行う第２の演算部とを備
えたものである。
タ保護と共に不具合ＲＯＭセルの場所の特定することが
できるＲＯＭテスト用回路を提供することである。 【解決手段】 マトリクス状に配置されたＲＯＭセルの
うち行方向のＲＯＭセルを選択する行デコード部によ
り、該行方向のＲＯＭセルと共に選択される行方向のパ
リティビットを各行毎に有し、その選択された行方向の
ＲＯＭセルのデータと前記パリティビットとによりパリ
ティ計算を行う第１の演算部と、前記行デコード部に選
択されたＲＯＭセルの列方向のパリティビットを有し、
その列上のＲＯＭセルのデータと前記列方向のパリティ
ビットとによりパリティ計算を行う第２の演算部とを備
えたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＯＭのテスト読
出しに使用されるＲＯＭテスト用回路、及びテスト読出
しに好適なＲＯＭ回路に関する。
出しに使用されるＲＯＭテスト用回路、及びテスト読出
しに好適なＲＯＭ回路に関する。
【０００２】
【従来の技術】従来、この種の分野の技術としては、例
えば図３に示すようなものがあった。図３は、従来のＲ
ＯＭ回路の一構成例を示すブロック図である。
えば図３に示すようなものがあった。図３は、従来のＲ
ＯＭ回路の一構成例を示すブロック図である。
【０００３】このＲＯＭ回路は、ＲＯＭ部１０１と、こ
のＲＯＭ部１０１に接続されアドレスＡＤを入力する行
デコーダ１０２及び列デコーダ１０３とを備えている。
ＲＯＭ部１０１は、カラムライン１０４とビットライン
１０５がマトリクス状に配置され、これら各々の交差箇
所には、それぞれＲＯＭセル１０６が接続されている。
のＲＯＭ部１０１に接続されアドレスＡＤを入力する行
デコーダ１０２及び列デコーダ１０３とを備えている。
ＲＯＭ部１０１は、カラムライン１０４とビットライン
１０５がマトリクス状に配置され、これら各々の交差箇
所には、それぞれＲＯＭセル１０６が接続されている。
【０００４】各カラムライン１０４は、行デコーダ２に
接続され、ビットライン１０５はＲＯＭ部１０１内に設
けられたセレクタ１０７に接続されている。セレクタ１
０７の制御側には列デコーダ１０３が接続され、そのセ
レクタ１０７の出力側にはデータバス１０８が接続され
ている。
接続され、ビットライン１０５はＲＯＭ部１０１内に設
けられたセレクタ１０７に接続されている。セレクタ１
０７の制御側には列デコーダ１０３が接続され、そのセ
レクタ１０７の出力側にはデータバス１０８が接続され
ている。
【０００５】このＲＯＭ回路のテスト読出しは、まず、
行デコーダ１０２の出力により読み出す行方向の全ての
ＲＯＭセル１０６を選択し、列デコーダ１０３の出力を
受けたセレクタ１０７によりＮ本（図３では４本）のビ
ットライン１０５より１本を選択し、そのＲＯＭセルデ
ータをデータバス１０８へ乗せ、期待値と比較する。
行デコーダ１０２の出力により読み出す行方向の全ての
ＲＯＭセル１０６を選択し、列デコーダ１０３の出力を
受けたセレクタ１０７によりＮ本（図３では４本）のビ
ットライン１０５より１本を選択し、そのＲＯＭセルデ
ータをデータバス１０８へ乗せ、期待値と比較する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記Ｒ
ＯＭ回路では、次のような問題点があった。
ＯＭ回路では、次のような問題点があった。
【０００７】（１）ＲＯＭテストを実行するときに、１
つのアドレスに付き１バイト（またはワード）単位でデ
ータバス１０８に乗せて、期待値と比較するため、ＲＯ
Ｍ容量の増加によりテスト時間が増す。
つのアドレスに付き１バイト（またはワード）単位でデ
ータバス１０８に乗せて、期待値と比較するため、ＲＯ
Ｍ容量の増加によりテスト時間が増す。
【０００８】（２）データを直接期待値と比較するた
め、チップの外部にＲＯＭデータを出力する必要があ
る。このため、チップ内部のＲＯＭデータを簡単に読み
出すことができ、ユーザの作成したプログラムが第三者
によって容易に解析されてしまう。これを解決するもの
としては、セキュリティ（データ保護機能）付きＲＯＭ
で、ＲＯＭセルのデータを直接比較しない例えばジグネ
チャコード方式のようなテスト方法があるが、この場合
では、良否の結果のみしか出力されず、不具合ＲＯＭセ
ルの場所の特定が困難であった。
め、チップの外部にＲＯＭデータを出力する必要があ
る。このため、チップ内部のＲＯＭデータを簡単に読み
出すことができ、ユーザの作成したプログラムが第三者
によって容易に解析されてしまう。これを解決するもの
としては、セキュリティ（データ保護機能）付きＲＯＭ
で、ＲＯＭセルのデータを直接比較しない例えばジグネ
チャコード方式のようなテスト方法があるが、この場合
では、良否の結果のみしか出力されず、不具合ＲＯＭセ
ルの場所の特定が困難であった。
【０００９】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、テスト時間の
短縮を可能とするＲＯＭテスト用回路及びＲＯＭ回路を
提供することである。またその他の目的は、データ保護
と共に不具合ＲＯＭセルの場所の特定を可能にするＲＯ
Ｍテスト用回路及びＲＯＭ回路を提供することである。
するためになされたもので、その目的は、テスト時間の
短縮を可能とするＲＯＭテスト用回路及びＲＯＭ回路を
提供することである。またその他の目的は、データ保護
と共に不具合ＲＯＭセルの場所の特定を可能にするＲＯ
Ｍテスト用回路及びＲＯＭ回路を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明であるＲＯＭテスト用回路の特徴は、マ
トリクス状に配置されたＲＯＭセルのうち行方向のＲＯ
Ｍセルを選択する行デコード部により、該行方向のＲＯ
Ｍセルと共に選択される行方向のパリティビットを各行
毎に有し、その選択された行方向のＲＯＭセルのデータ
と前記パリティビットとによりパリティ計算を行う第１
の演算部と、前記行デコード部に選択されたＲＯＭセル
の列方向のパリティビットを有し、その列上のＲＯＭセ
ルのデータと前記列方向のパリティビットとによりパリ
ティ計算を行う第２の演算部とを備えたことにある。
に、第１の発明であるＲＯＭテスト用回路の特徴は、マ
トリクス状に配置されたＲＯＭセルのうち行方向のＲＯ
Ｍセルを選択する行デコード部により、該行方向のＲＯ
Ｍセルと共に選択される行方向のパリティビットを各行
毎に有し、その選択された行方向のＲＯＭセルのデータ
と前記パリティビットとによりパリティ計算を行う第１
の演算部と、前記行デコード部に選択されたＲＯＭセル
の列方向のパリティビットを有し、その列上のＲＯＭセ
ルのデータと前記列方向のパリティビットとによりパリ
ティ計算を行う第２の演算部とを備えたことにある。
【００１１】上述の如き構成の第１の発明であるＲＯＭ
テスト用回路によれば、第１の演算部は、行デコード部
によって選択された行方向のＲＯＭセルのデータとパリ
ティビットとによりパリティ計算を行い、第２の演算部
は、行デコード部に選択されたＲＯＭセルのデータと列
方向のパリティビットとによりパリティ計算を行う。こ
れにより、ＲＯＭテスト時には前記第１及び第２の演算
結果を取り出すことで、ＲＯＭデータを直接読み出さず
に、行方向と列方向のテスト結果が行デコード部の出力
数のみのテスト時間で得られる。
テスト用回路によれば、第１の演算部は、行デコード部
によって選択された行方向のＲＯＭセルのデータとパリ
ティビットとによりパリティ計算を行い、第２の演算部
は、行デコード部に選択されたＲＯＭセルのデータと列
方向のパリティビットとによりパリティ計算を行う。こ
れにより、ＲＯＭテスト時には前記第１及び第２の演算
結果を取り出すことで、ＲＯＭデータを直接読み出さず
に、行方向と列方向のテスト結果が行デコード部の出力
数のみのテスト時間で得られる。
【００１２】第２の発明であるＲＯＭ回路の特徴は、マ
トリクス状に配置されたビットラインとカラムラインと
の各交差箇所にそれぞれＲＯＭセルが接続されたＲＯＭ
セル部と、行アドレスをデコードし、そのデコード結果
に対応した前記カラムラインを活性化して行方向のＲＯ
Ｍセルを選択する行デコード部と、列アドレスをデコー
ドし、そのデコード結果に対応した列方向のＲＯＭセル
を選択する列デコード部とを備えたＲＯＭ回路におい
て、前記行デコード部により行方向のＲＯＭセルと共に
選択されるパリティビットを各行毎に格納する行パリテ
ィビット格納部と、ＲＯＭセルの列方向のパリティビッ
トを格納する列パリティビット格納部と、前記行デコー
ド部によって選択されたＲＯＭセルのデータの行方向の
パリティ計算を行う行演算部と、前記行演算部のパリテ
ィ計算結果と前記行パリティビット格納部内のパリティ
ビットとを比較する比較部と、前記行デコード部に選択
されたＲＯＭセルのデータと前記列パリティビット格納
部内のパリティビットとにより列方向のパリティ計算を
行う列演算部とを設けたことにある。
トリクス状に配置されたビットラインとカラムラインと
の各交差箇所にそれぞれＲＯＭセルが接続されたＲＯＭ
セル部と、行アドレスをデコードし、そのデコード結果
に対応した前記カラムラインを活性化して行方向のＲＯ
Ｍセルを選択する行デコード部と、列アドレスをデコー
ドし、そのデコード結果に対応した列方向のＲＯＭセル
を選択する列デコード部とを備えたＲＯＭ回路におい
て、前記行デコード部により行方向のＲＯＭセルと共に
選択されるパリティビットを各行毎に格納する行パリテ
ィビット格納部と、ＲＯＭセルの列方向のパリティビッ
トを格納する列パリティビット格納部と、前記行デコー
ド部によって選択されたＲＯＭセルのデータの行方向の
パリティ計算を行う行演算部と、前記行演算部のパリテ
ィ計算結果と前記行パリティビット格納部内のパリティ
ビットとを比較する比較部と、前記行デコード部に選択
されたＲＯＭセルのデータと前記列パリティビット格納
部内のパリティビットとにより列方向のパリティ計算を
行う列演算部とを設けたことにある。
【００１３】第２の発明であるＲＯＭ回路によれば、行
演算部は、行デコード部によって選択されたＲＯＭセル
データの行方向のパリティ計算を行い、比較部は前記行
演算部のパリティ計算結果と行パリティビット格納部内
のパリティビットとを比較する。同時に、列演算部で
は、行デコード部に選択されたＲＯＭセルのデータと列
パリティビット格納部内のパリティビットとにより列方
向のパリティ計算を行う。これにより、ＲＯＭテスト時
には比較部及び列演算部の演算結果を取り出すことで、
ＲＯＭデータを直接読み出さずに、行方向と列方向のテ
スト結果が行デコード部の出力数のみのテスト時間で得
られる。
演算部は、行デコード部によって選択されたＲＯＭセル
データの行方向のパリティ計算を行い、比較部は前記行
演算部のパリティ計算結果と行パリティビット格納部内
のパリティビットとを比較する。同時に、列演算部で
は、行デコード部に選択されたＲＯＭセルのデータと列
パリティビット格納部内のパリティビットとにより列方
向のパリティ計算を行う。これにより、ＲＯＭテスト時
には比較部及び列演算部の演算結果を取り出すことで、
ＲＯＭデータを直接読み出さずに、行方向と列方向のテ
スト結果が行デコード部の出力数のみのテスト時間で得
られる。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
るＲＯＭテスト用回路を含むＲＯＭ回路のブロック図で
ある。
基づいて説明する。図１は、本発明の第１実施形態に係
るＲＯＭテスト用回路を含むＲＯＭ回路のブロック図で
ある。
【００１５】このＲＯＭ回路は、カラムライン１ａとビ
ットライン１ｂとがマトリクス状に配置されＲＯＭデー
タが格納されたＲＯＭ部１を有し、このＲＯＭ部１に
は、アドレスＡＤのうち行アドレスをデコードする行デ
コーダ２と列アドレスをデコードする列デコーダ３とが
接続されている。
ットライン１ｂとがマトリクス状に配置されＲＯＭデー
タが格納されたＲＯＭ部１を有し、このＲＯＭ部１に
は、アドレスＡＤのうち行アドレスをデコードする行デ
コーダ２と列アドレスをデコードする列デコーダ３とが
接続されている。
【００１６】ＲＯＭ部１は、ＲＯＭセル部４、列パリテ
ィビット格納部５、行演算器６、列演算器７、及びセレ
クタ８を備えている。ＲＯＭセル部４には、カラムライ
ン１ａとビットライン１ｂとの各交差箇所に、“１”ま
たは“０”のデータを格納したＲＯＭセル９がそれぞれ
接続されている。なお、図中の二重丸で示すＲＯＭセル
９には例えば“０”データが格納されているものとす
る。
ィビット格納部５、行演算器６、列演算器７、及びセレ
クタ８を備えている。ＲＯＭセル部４には、カラムライ
ン１ａとビットライン１ｂとの各交差箇所に、“１”ま
たは“０”のデータを格納したＲＯＭセル９がそれぞれ
接続されている。なお、図中の二重丸で示すＲＯＭセル
９には例えば“０”データが格納されているものとす
る。
【００１７】列パリティビット格納部５は、各ＲＯＭセ
ル９の列方向のパリティビットを格納するもので、行デ
コーダ２に接続されたライン５ａと前記ビットライン１
ｂとの交差箇所には、“１”または“０”のパリティビ
ットが格納された列パリティビット用セル５ｂが接続さ
れている。また、行演算器６は、行デコーダ２によって
選択されたＲＯＭセル９のデータの行方向のパリティ計
算を行うもので、各ビットライン１ｂ毎に設けられた排
他的論理和回路（ＥｘＯＲ）６ａを備え、その前段のＥ
ｘＯＲ６ａの出力側と各々のビットライン１ｂとを各Ｅ
ｘＯＲ６ａの入力とした構成となっている。
ル９の列方向のパリティビットを格納するもので、行デ
コーダ２に接続されたライン５ａと前記ビットライン１
ｂとの交差箇所には、“１”または“０”のパリティビ
ットが格納された列パリティビット用セル５ｂが接続さ
れている。また、行演算器６は、行デコーダ２によって
選択されたＲＯＭセル９のデータの行方向のパリティ計
算を行うもので、各ビットライン１ｂ毎に設けられた排
他的論理和回路（ＥｘＯＲ）６ａを備え、その前段のＥ
ｘＯＲ６ａの出力側と各々のビットライン１ｂとを各Ｅ
ｘＯＲ６ａの入力とした構成となっている。
【００１８】列演算器７は、行デコーダ２に選択された
ＲＯＭセル９のデータと列パリティビット格納部５内の
パリティビットとにより列方向のパリティ計算を行うも
ので、ラッチ７ａ、ＥｘＯＲ７ｂ及びＤフリップフロッ
プ（以下、ＤＦＦという）７ｃからなる列演算用の単位
演算器が各ビットライン１ｂ毎にそれぞれ設けられて構
成されている。この単位演算器は、ＥｘＯＲ７ｂの一方
端がビットライン１ｂにラッチ７ａを介して接続され、
その他方入力端が直接ビットライン１ｂに接続され、Ｅ
ｘＯＲ７ｂの出力端がＤＦＦ７ｃを介してＲＯＭ部１外
に引き出されている。
ＲＯＭセル９のデータと列パリティビット格納部５内の
パリティビットとにより列方向のパリティ計算を行うも
ので、ラッチ７ａ、ＥｘＯＲ７ｂ及びＤフリップフロッ
プ（以下、ＤＦＦという）７ｃからなる列演算用の単位
演算器が各ビットライン１ｂ毎にそれぞれ設けられて構
成されている。この単位演算器は、ＥｘＯＲ７ｂの一方
端がビットライン１ｂにラッチ７ａを介して接続され、
その他方入力端が直接ビットライン１ｂに接続され、Ｅ
ｘＯＲ７ｂの出力端がＤＦＦ７ｃを介してＲＯＭ部１外
に引き出されている。
【００１９】そして、セレクタ８は、列デコーダ３のデ
コード結果に対応したビットライン１ｂを選択する機能
を有し、その出力側がＲＯＭ部１外のデータバス１０に
接続されている。
コード結果に対応したビットライン１ｂを選択する機能
を有し、その出力側がＲＯＭ部１外のデータバス１０に
接続されている。
【００２０】さらに、ＲＯＭ部１には、行パリティビッ
ト格納部１１と比較器１２が接続されている。行パリテ
ィビット格納部１１は、行デコーダ２によりＲＯＭセル
９と共に選択されるパリティビットを各行毎に格納する
もので、電源ＶＤＤに抵抗１３を介して接続されたライ
ン１４と前記各カラムライン１ａとの交差箇所には、
“１”または“０”のパリティビットが格納された行パ
リティビット用セル１１ａが接続されている。また、比
較器１２は、行演算部６のパリティ計算結果と行パリテ
ィビット格納部１１内のパリティビットとを比較するも
ので、行演算器６における最終段のＥｘＯＲ６ａの出力
と前記ライン１４上のデータとを入力とするＥｘＯＲで
構成され、そのＥｘＯＲの出力端はＲＯＭ回路外へ引き
出されている。
ト格納部１１と比較器１２が接続されている。行パリテ
ィビット格納部１１は、行デコーダ２によりＲＯＭセル
９と共に選択されるパリティビットを各行毎に格納する
もので、電源ＶＤＤに抵抗１３を介して接続されたライ
ン１４と前記各カラムライン１ａとの交差箇所には、
“１”または“０”のパリティビットが格納された行パ
リティビット用セル１１ａが接続されている。また、比
較器１２は、行演算部６のパリティ計算結果と行パリテ
ィビット格納部１１内のパリティビットとを比較するも
ので、行演算器６における最終段のＥｘＯＲ６ａの出力
と前記ライン１４上のデータとを入力とするＥｘＯＲで
構成され、そのＥｘＯＲの出力端はＲＯＭ回路外へ引き
出されている。
【００２１】上述したＲＯＭ回路において、ＲＯＭテス
ト用回路は、列パリティビット格納部５、行演算器６、
列演算器７、行パリティビット格納部１１及び比較器１
２で構成されている。
ト用回路は、列パリティビット格納部５、行演算器６、
列演算器７、行パリティビット格納部１１及び比較器１
２で構成されている。
【００２２】次に、このＲＯＭテスト用回路を用いて行
われる本実施形態のＲＯＭ回路のテスト動作を説明す
る。
われる本実施形態のＲＯＭ回路のテスト動作を説明す
る。
【００２３】まず、アドレスＡＤのうち行アドレスを行
デコーダ２に入力し行方向のＲＯＭセル９を選択する。
その結果、選択された行の全てのＲＯＭセル９のセルデ
ータはそれぞれ各ビットライン１ｂに伝達される。行演
算器６は、各ＥｘＯＲ６ａで、その前段の出力と各ビッ
トライン１ｂ上のデータとの排他的論理和を行って行方
向のパリティ計算を行う。
デコーダ２に入力し行方向のＲＯＭセル９を選択する。
その結果、選択された行の全てのＲＯＭセル９のセルデ
ータはそれぞれ各ビットライン１ｂに伝達される。行演
算器６は、各ＥｘＯＲ６ａで、その前段の出力と各ビッ
トライン１ｂ上のデータとの排他的論理和を行って行方
向のパリティ計算を行う。
【００２４】一方、前述の行デコーダ２による行方向の
ＲＯＭセル９の選択と同時に、その選択された行の、行
パリティビット格納部１１内のセル１１ａも選択され、
該セル１１ａ中のパリティビットがライン１４に伝達さ
れる。そして、ライン１４上のパリティビットと行演算
器６の最終段のＥｘＯＲ６ａの出力データとが比較器１
２で比較され、その比較結果により、当該ＲＯＭ回路の
行方向の良否判断が行われる。
ＲＯＭセル９の選択と同時に、その選択された行の、行
パリティビット格納部１１内のセル１１ａも選択され、
該セル１１ａ中のパリティビットがライン１４に伝達さ
れる。そして、ライン１４上のパリティビットと行演算
器６の最終段のＥｘＯＲ６ａの出力データとが比較器１
２で比較され、その比較結果により、当該ＲＯＭ回路の
行方向の良否判断が行われる。
【００２５】このような行方向のテスト動作と同時に列
方向のテスト動作も行われる。まず、行デコーダ２によ
りライン５ａを活性化して、列パリティビット格納部５
内の列方向のパリティビットを各ビットライン１ｂ上に
ロードする。そのパリティビットを列演算器７における
各単位演算器内のラッチ７ａにそれぞれラッチしてお
く。
方向のテスト動作も行われる。まず、行デコーダ２によ
りライン５ａを活性化して、列パリティビット格納部５
内の列方向のパリティビットを各ビットライン１ｂ上に
ロードする。そのパリティビットを列演算器７における
各単位演算器内のラッチ７ａにそれぞれラッチしてお
く。
【００２６】続いて、行アドレスを変更することで、行
デコーダ２の出力を変化させ、各カラムライン１ａに連
なるＲＯＭセル９を順次選択し、選択されたＲＯＭセル
９のデータを各ビットライン１ｂ上にロードする。この
時、各ラッチ７ａは閉じるようになっているので、各々
のＥｘＯＲ７ｂでは、それぞれ各ビットライン１ｂ上の
セルデータとラッチ７ａ中のパリティビットとの排他的
論理和がとられ、その結果がＤＦＦ７ｃに保持される。
デコーダ２の出力を変化させ、各カラムライン１ａに連
なるＲＯＭセル９を順次選択し、選択されたＲＯＭセル
９のデータを各ビットライン１ｂ上にロードする。この
時、各ラッチ７ａは閉じるようになっているので、各々
のＥｘＯＲ７ｂでは、それぞれ各ビットライン１ｂ上の
セルデータとラッチ７ａ中のパリティビットとの排他的
論理和がとられ、その結果がＤＦＦ７ｃに保持される。
【００２７】こうして、全てのビットライン１ｂに連な
るＲＯＭセルデータの列方向のパリティ計算を行う。そ
して、所定のタイミングでＤＦＦ７ｃ中のデータがＲＯ
Ｍ部１外へ取り出される。
るＲＯＭセルデータの列方向のパリティ計算を行う。そ
して、所定のタイミングでＤＦＦ７ｃ中のデータがＲＯ
Ｍ部１外へ取り出される。
【００２８】列方向のパリティ計算は、行方向の全良否
判断を実行し終えると同時に完了するため、全ＲＯＭセ
ル９のテストは、行デコーダ２の出力の本数Ｎ、すなわ
ちＮ回のアドレス入力を実行することにより、テストが
完了することになる。
判断を実行し終えると同時に完了するため、全ＲＯＭセ
ル９のテストは、行デコーダ２の出力の本数Ｎ、すなわ
ちＮ回のアドレス入力を実行することにより、テストが
完了することになる。
【００２９】このように、本実施形態では、カラムライ
ン１ａ及びビットライン１ｂの各１本につきそれぞれ１
つのパリティビットと演算器を設けるようにしたので、
ＲＯＭデータを直接外部へ読み出すことがなくデータ保
護が可能となる。さらに行デコーダ２の出力数のみのテ
スト時間で済むためテスト時間を削減でき、しかも行方
向と列方向のテスト結果が得られるため、不具合セルの
物理的な位置が容易に特定できる。
ン１ａ及びビットライン１ｂの各１本につきそれぞれ１
つのパリティビットと演算器を設けるようにしたので、
ＲＯＭデータを直接外部へ読み出すことがなくデータ保
護が可能となる。さらに行デコーダ２の出力数のみのテ
スト時間で済むためテスト時間を削減でき、しかも行方
向と列方向のテスト結果が得られるため、不具合セルの
物理的な位置が容易に特定できる。
【００３０】図２は、本発明の第２実施形態に係るＲＯ
Ｍテスト用回路を含むＲＯＭ回路の要部ブロック図であ
り、図１と共通の要素には同一の符号が付されている。
Ｍテスト用回路を含むＲＯＭ回路の要部ブロック図であ
り、図１と共通の要素には同一の符号が付されている。
【００３１】本実施形態は、上記第１実施形態におい
て、ビットライン１ｂを一列おきに排他的論理和しパリ
ティ計算を行う行演算器６Ａを行演算器６に代えて設
け、これに対応して構成を変えた行パリティビット格納
部１１Ａ及び比較器１２Ａを設けたものである。
て、ビットライン１ｂを一列おきに排他的論理和しパリ
ティ計算を行う行演算器６Ａを行演算器６に代えて設
け、これに対応して構成を変えた行パリティビット格納
部１１Ａ及び比較器１２Ａを設けたものである。
【００３２】具体的には、行演算器６Ａは、図２に示す
ように、各ビットライン１ｂの１列おき毎に設けられた
複数段のＥｘＯＲ６ｂ，６ｃをそれぞれ備え、その前段
の出力と各々のビットライン１ｂとを各ＥｘＯＲ６ｂ，
６ｃの入力とする構成となっている。さらに、行パリテ
ィビット格納部１１Ａは、第１実施形態のライン１４に
相当するラインを２本、つまり電源ＶＤＤから抵抗１３
Ａ，１３Ｂを介してそれぞれ接続されたライン１４Ａと
１４Ｂを設け、これらライン１４Ａ，１４Ｂと上記各カ
ラムライン１ａとの交差箇所には、行パリティビット用
セル１１ｂが設けられている。また、比較器１２Ａは、
行演算器６Ａにおける最終段のＥｘＯＲ６ｂの出力とラ
イン１４Ａのデータを入力とするＥｘＯＲ１２ａと、行
演算器６Ａにおける最終段のＥｘＯＲ６ｃの出力とライ
ン１４Ｂのデータを入力とするＥｘＯＲ１２ｂとで構成
されている。
ように、各ビットライン１ｂの１列おき毎に設けられた
複数段のＥｘＯＲ６ｂ，６ｃをそれぞれ備え、その前段
の出力と各々のビットライン１ｂとを各ＥｘＯＲ６ｂ，
６ｃの入力とする構成となっている。さらに、行パリテ
ィビット格納部１１Ａは、第１実施形態のライン１４に
相当するラインを２本、つまり電源ＶＤＤから抵抗１３
Ａ，１３Ｂを介してそれぞれ接続されたライン１４Ａと
１４Ｂを設け、これらライン１４Ａ，１４Ｂと上記各カ
ラムライン１ａとの交差箇所には、行パリティビット用
セル１１ｂが設けられている。また、比較器１２Ａは、
行演算器６Ａにおける最終段のＥｘＯＲ６ｂの出力とラ
イン１４Ａのデータを入力とするＥｘＯＲ１２ａと、行
演算器６Ａにおける最終段のＥｘＯＲ６ｃの出力とライ
ン１４Ｂのデータを入力とするＥｘＯＲ１２ｂとで構成
されている。
【００３３】なお、行演算器６Ａは、ビットライン１ｂ
を複数列おきに排他的論理和しパリティ計算を行うよう
に構成してもよい。
を複数列おきに排他的論理和しパリティ計算を行うよう
に構成してもよい。
【００３４】本実施形態では、１列または複数列おきに
排他的論理和しパリティ計算を行うようにしたので、例
えば、隣り合ったＲＯＭセル上にごみ付着等の原因で、
２つＲＯＭセルのデータが反転しビットライン上にデー
タが乗った場合などの不良が的確に検出でき、より一層
不具合セルの検出率が向上する。
排他的論理和しパリティ計算を行うようにしたので、例
えば、隣り合ったＲＯＭセル上にごみ付着等の原因で、
２つＲＯＭセルのデータが反転しビットライン上にデー
タが乗った場合などの不良が的確に検出でき、より一層
不具合セルの検出率が向上する。
【００３５】
【発明の効果】以上詳細に説明したように、第１の発明
であるＲＯＭテスト用回路によれば、第１の演算部及び
第２の演算部を備えたので、行デコード部の出力数のみ
のテスト時間で済みテスト時間を削減できる。さらにＲ
ＯＭデータを直接読み出すことなくテストを行うことが
できるためデータ保護が向上し、しかも行方向と列方向
のテスト結果が得られるため不具合セルの物理的な位置
が容易に特定することも可能となる。
であるＲＯＭテスト用回路によれば、第１の演算部及び
第２の演算部を備えたので、行デコード部の出力数のみ
のテスト時間で済みテスト時間を削減できる。さらにＲ
ＯＭデータを直接読み出すことなくテストを行うことが
できるためデータ保護が向上し、しかも行方向と列方向
のテスト結果が得られるため不具合セルの物理的な位置
が容易に特定することも可能となる。
【００３６】第２の発明であるＲＯＭ回路によれば、行
パリティビット格納部、列パリティビット格納部、行演
算部、比較部、及び列演算部を設けたので、上記第１の
発明と同様の効果が得られる。
パリティビット格納部、列パリティビット格納部、行演
算部、比較部、及び列演算部を設けたので、上記第１の
発明と同様の効果が得られる。
【００３７】上述の第２の発明のＲＯＭ回路において、
前記行演算部は、前記各ビットライン毎に設けられた複
数段の排他的論理和回路を備え、その前段の排他的論理
和回路の出力側と各々のビットラインとをそれぞれ前記
各排他的論理和回路の入力とすることにより、不具合セ
ルの検出を的確に行うことができる。
前記行演算部は、前記各ビットライン毎に設けられた複
数段の排他的論理和回路を備え、その前段の排他的論理
和回路の出力側と各々のビットラインとをそれぞれ前記
各排他的論理和回路の入力とすることにより、不具合セ
ルの検出を的確に行うことができる。
【００３８】上述の第２の発明のＲＯＭ回路において、
前記行演算部は、前記各ビットラインのＮ（１以上の整
数）列おき毎に設けられた複数段の排他的論理和回路を
備え、その前段の排他的論理和回路の出力側と各々のビ
ットラインとをそれぞれ前記各排他的論理和回路の入力
とすることにより、より一層不具合セルの検出率が向上
する。
前記行演算部は、前記各ビットラインのＮ（１以上の整
数）列おき毎に設けられた複数段の排他的論理和回路を
備え、その前段の排他的論理和回路の出力側と各々のビ
ットラインとをそれぞれ前記各排他的論理和回路の入力
とすることにより、より一層不具合セルの検出率が向上
する。
【図１】本発明の第１実施形態に係るＲＯＭテスト用回
路を含むＲＯＭ回路のブロック図である。
路を含むＲＯＭ回路のブロック図である。
【図２】本発明の第２実施形態に係るＲＯＭテスト用回
路を含むＲＯＭ回路の要部ブロック図である。
路を含むＲＯＭ回路の要部ブロック図である。
【図３】従来のＲＯＭ回路の一構成例を示すブロック図
である。
である。
【符号の説明】 １ ＲＯＭ部 １ａ カラムライン １ｂ ビットライン ２ 行デコーダ ３ 列デコーダ ４ ＲＯＭセル部 ５ 列パリティビット格納部 ６，６Ａ 行演算器 ７ 列演算器 ８ セレクタ ９ ＲＯＭセル １０ データバス １１，１１Ａ 行パリティビット格納部 １１ａ 行パリティビット用セル １２，１２Ａ 比較器 ＡＤ アドレス
Claims (2)
- 【請求項１】 マトリクス状に配置されたＲＯＭセルの
うち行方向のＲＯＭセルを選択する行デコード部によ
り、該行方向のＲＯＭセルと共に選択される行方向のパ
リティビットを各行毎に有し、その選択された行方向の
ＲＯＭセルのデータと前記パリティビットとによりパリ
ティ計算を行う第１の演算部と、 前記行デコード部に選択されたＲＯＭセルの列方向のパ
リティビットを有し、その列上のＲＯＭセルのデータと
前記列方向のパリティビットとによりパリティ計算を行
う第２の演算部とを備えたことを特徴とするＲＯＭテス
ト用回路。 - 【請求項２】 マトリクス状に配置されたビットライン
とカラムラインとの各交差箇所にそれぞれＲＯＭセルが
接続されたＲＯＭセル部と、行アドレスをデコードし、
そのデコード結果に対応した前記カラムラインを活性化
して行方向のＲＯＭセルを選択する行デコード部と、列
アドレスをデコードし、そのデコード結果に対応した列
方向のＲＯＭセルを選択する列デコード部とを備えたＲ
ＯＭ回路において、 前記行デコード部により行方向のＲＯＭセルと共に選択
されるパリティビットを各行毎に格納する行パリティビ
ット格納部と、 ＲＯＭセルの列方向のパリティビットを格納する列パリ
ティビット格納部と、 前記行デコード部によって選択されたＲＯＭセルのデー
タの行方向のパリティ計算を行う行演算部と、 前記行演算部のパリティ計算結果と前記行パリティビッ
ト格納部内のパリティビットとを比較する比較部と、 前記行デコード部に選択されたＲＯＭセルのデータと前
記列パリティビット格納部内のパリティビットとにより
列方向のパリティ計算を行う列演算部とを設けたことを
特徴とするＲＯＭ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17217595A JPH0927200A (ja) | 1995-07-07 | 1995-07-07 | Ｒｏｍテスト用回路及びｒｏｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17217595A JPH0927200A (ja) | 1995-07-07 | 1995-07-07 | Ｒｏｍテスト用回路及びｒｏｍ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927200A true JPH0927200A (ja) | 1997-01-28 |
Family
ID=15936972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17217595A Withdrawn JPH0927200A (ja) | 1995-07-07 | 1995-07-07 | Ｒｏｍテスト用回路及びｒｏｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0927200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9312885B2 (en) | 2012-08-15 | 2016-04-12 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory system error correction capability of which is improved |
-
1995
- 1995-07-07 JP JP17217595A patent/JPH0927200A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9312885B2 (en) | 2012-08-15 | 2016-04-12 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory system error correction capability of which is improved |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |