JPH09275154A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09275154A JPH09275154A JP8081144A JP8114496A JPH09275154A JP H09275154 A JPH09275154 A JP H09275154A JP 8081144 A JP8081144 A JP 8081144A JP 8114496 A JP8114496 A JP 8114496A JP H09275154 A JPH09275154 A JP H09275154A
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Abstract
(57)【要約】
【課題】バイポーラトランジスタを含む半導体装置にお
いて、電流利得を高く維持し、集積化を図ることができ
る半導体装置及びその製造方法を提供すること。 【解決手段】横型ＰＮＰトランジスタのＰ+型エミッタ
１１内に、エミッタ１１よりも不純物濃度の高いＰ++型
エミッタ１３を形成する。また、Ｐ+型エミッタ１１の
周りにＮー型ベース３よりも不純物濃度の高いＮ+型ベー
ス１２を形成する。また、Ｐ++型エミッタ１３は、Ｐ+
型エミッタ１１上の絶縁酸化膜１４を開口し、この開口
部に残留させる程度に不純物を添加したポリサイド２０
を形成して、熱処理を行い、Ｐ+型エミッタ１１内に固
相拡散して形成してもよい。
いて、電流利得を高く維持し、集積化を図ることができ
る半導体装置及びその製造方法を提供すること。 【解決手段】横型ＰＮＰトランジスタのＰ+型エミッタ
１１内に、エミッタ１１よりも不純物濃度の高いＰ++型
エミッタ１３を形成する。また、Ｐ+型エミッタ１１の
周りにＮー型ベース３よりも不純物濃度の高いＮ+型ベー
ス１２を形成する。また、Ｐ++型エミッタ１３は、Ｐ+
型エミッタ１１上の絶縁酸化膜１４を開口し、この開口
部に残留させる程度に不純物を添加したポリサイド２０
を形成して、熱処理を行い、Ｐ+型エミッタ１１内に固
相拡散して形成してもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のう
ち、特にバイポーラトランジスタを含む半導体装置及び
その製造方法に関する。
ち、特にバイポーラトランジスタを含む半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】従来のバイポーラトランジスタ及びその
製造方法について、図５を参照して説明する。図５
（ａ）乃至（ｃ）は従来の横型ＰＮＰトランジスタ（以
下Ｌ−ＰＮＰと称する。）の製造工程図である。
製造方法について、図５を参照して説明する。図５
（ａ）乃至（ｃ）は従来の横型ＰＮＰトランジスタ（以
下Ｌ−ＰＮＰと称する。）の製造工程図である。
【０００３】図５（ａ）に示すように、Ｐ型基板１０１
上に不純物濃度１×１０21ａｔｏｍｓ／ｃｍ3のＮ+型埋
め込み層１０２及び不純物濃度１×１０16ａｔｏｍｓ／
ｃｍ3のＮ-型ベース１０３となるＮ-型エピタキシャル
層を形成する。次に、トレンチ１０４を形成し、その底
部にＰ+型チャネルカットインプラ層１０６を形成す
る。次に、トレンチ１０４の側壁に酸化膜を形成した
後、ポリシリコン１０５を埋め込み、素子分離をおこな
う。次に、選択酸化膜１０７を形成し、ベース形成領域
とエミッタ及びコレクタ形成領域を分離する。次に、ベ
ース１０３の引き出しとなる不純物濃度１×１０21ａｔ
ｏｍｓ／ｃｍ3のディープＮ+層１０８を形成する。
上に不純物濃度１×１０21ａｔｏｍｓ／ｃｍ3のＮ+型埋
め込み層１０２及び不純物濃度１×１０16ａｔｏｍｓ／
ｃｍ3のＮ-型ベース１０３となるＮ-型エピタキシャル
層を形成する。次に、トレンチ１０４を形成し、その底
部にＰ+型チャネルカットインプラ層１０６を形成す
る。次に、トレンチ１０４の側壁に酸化膜を形成した
後、ポリシリコン１０５を埋め込み、素子分離をおこな
う。次に、選択酸化膜１０７を形成し、ベース形成領域
とエミッタ及びコレクタ形成領域を分離する。次に、ベ
ース１０３の引き出しとなる不純物濃度１×１０21ａｔ
ｏｍｓ／ｃｍ3のディープＮ+層１０８を形成する。
【０００４】次に、図５（ｂ）に示すように、ポリシリ
コン１０９、選択酸化膜１０７及び図示せぬレジストパ
ターンをマスクにして、ボロンをドーズ量５×１０15ａ
ｔｏｍｓ／ｃｍ2の条件下でイオン注入し、続けて熱拡
散を行うことにより、Ｐ+型コレクタ１１０及びＰ+型エ
ミッタ１１１を形成する。
コン１０９、選択酸化膜１０７及び図示せぬレジストパ
ターンをマスクにして、ボロンをドーズ量５×１０15ａ
ｔｏｍｓ／ｃｍ2の条件下でイオン注入し、続けて熱拡
散を行うことにより、Ｐ+型コレクタ１１０及びＰ+型エ
ミッタ１１１を形成する。
【０００５】次に、図５（ｃ）に示すように、層間絶縁
膜となる酸化膜１１２を半導体基板全面に気相成長法に
より形成する。次に、この層間絶縁膜１１２にディープ
Ｎ+層１０８、Ｐ+型コレクタ１１０及びＰ+型エミッタ
１１１へのコンタクトホール１１３，１１４，１１５を
それぞれ開口する。表面全体にＡｌを形成し、最後に、
Ａｌのパターニングを行うことにより、各不純物領域に
接続されるＡｌ電極１１６を形成する。以上の工程によ
り、半導体基板にＬ−ＰＮＰトランジスタが形成され
る。
膜となる酸化膜１１２を半導体基板全面に気相成長法に
より形成する。次に、この層間絶縁膜１１２にディープ
Ｎ+層１０８、Ｐ+型コレクタ１１０及びＰ+型エミッタ
１１１へのコンタクトホール１１３，１１４，１１５を
それぞれ開口する。表面全体にＡｌを形成し、最後に、
Ａｌのパターニングを行うことにより、各不純物領域に
接続されるＡｌ電極１１６を形成する。以上の工程によ
り、半導体基板にＬ−ＰＮＰトランジスタが形成され
る。
【０００６】
【発明が解決しようとする課題】通常、Ｌ−ＰＮＰトラ
ンジスタは、実際の集積回路では、その用途から、ＰＭ
ＯＳトランジスタ及びＮＭＯＳトランジスタからなるＣ
ＭＯＳトランジスタや、ＮＰＮトランジスタとともに用
いられる場合が多く、その製造工程においては、これら
他のトランジスタと工程を極力共有して形成される。従
って、従来のＢｉＣＭＯＳ型半導体装置では、製造工程
の増加を防ぐために、イオン注入工程は、各トランジス
タで共通に行われている場合が多い。従来技術で示し
た、Ｌ−ＰＮＰトランジスタの製造工程においても、Ｐ
+型コレクタ１１０及びＰ+型エミッタ１１１と図示せぬ
ＣＭＯＳトランジスタのＰＭＯＳ部のソース及びドレイ
ンとを同一工程で形成する場合が多いため、注入される
イオンの不純物濃度をＰＭＯＳトランジスタのソース及
びドレインに合わせて形成すると、Ｌ−ＰＮＰトランジ
スタのＰ+型コレクタ１１０及びＰ+型エミッタ１１１の
不純物濃度が１×１０17〜１×１０20ａｔｏｍｓ／ｃｍ
3程度となり、所望の値より低下する。このため、エミ
ッタ注入効率が低くなり、電流利得が低くなるという問
題があった。
ンジスタは、実際の集積回路では、その用途から、ＰＭ
ＯＳトランジスタ及びＮＭＯＳトランジスタからなるＣ
ＭＯＳトランジスタや、ＮＰＮトランジスタとともに用
いられる場合が多く、その製造工程においては、これら
他のトランジスタと工程を極力共有して形成される。従
って、従来のＢｉＣＭＯＳ型半導体装置では、製造工程
の増加を防ぐために、イオン注入工程は、各トランジス
タで共通に行われている場合が多い。従来技術で示し
た、Ｌ−ＰＮＰトランジスタの製造工程においても、Ｐ
+型コレクタ１１０及びＰ+型エミッタ１１１と図示せぬ
ＣＭＯＳトランジスタのＰＭＯＳ部のソース及びドレイ
ンとを同一工程で形成する場合が多いため、注入される
イオンの不純物濃度をＰＭＯＳトランジスタのソース及
びドレインに合わせて形成すると、Ｌ−ＰＮＰトランジ
スタのＰ+型コレクタ１１０及びＰ+型エミッタ１１１の
不純物濃度が１×１０17〜１×１０20ａｔｏｍｓ／ｃｍ
3程度となり、所望の値より低下する。このため、エミ
ッタ注入効率が低くなり、電流利得が低くなるという問
題があった。
【０００７】また、Ｌ−ＰＮＰトランジスタのＮ-型ベ
ース１０３についてもＮＰＮトランジスタのコレクタと
同一工程で形成する場合が多い。一般的に、コレクタは
濃度勾配の低いＮ型エピタキシャルを用いるため、不純
物濃度は１×１０16ａｔｏｍｓ／ｃｍ3程度と低く、エ
ミッタ１１１からキャリアが高濃度に注入されると、ベ
ース１０３中の多数キャリア濃度がベース電荷の中性状
態を保つために増加する。従って、注入されたキャリア
はＮ-型ベース１０３中で再結合しライフタイムが低下
するので、ベース輸送効率が低くなり、また、Ｎ-型ベ
ース１０３中の多数キャリアの増加はベース不純物濃度
を増加させる。つまり、コレクタ電流が増加し例えば１
０μＡ以上になると、図２のコレクタ電流に対する電流
利得値の特性図における従来（ｂ）に示されているよう
に、電流利得が急激に低下するという問題があった。
ース１０３についてもＮＰＮトランジスタのコレクタと
同一工程で形成する場合が多い。一般的に、コレクタは
濃度勾配の低いＮ型エピタキシャルを用いるため、不純
物濃度は１×１０16ａｔｏｍｓ／ｃｍ3程度と低く、エ
ミッタ１１１からキャリアが高濃度に注入されると、ベ
ース１０３中の多数キャリア濃度がベース電荷の中性状
態を保つために増加する。従って、注入されたキャリア
はＮ-型ベース１０３中で再結合しライフタイムが低下
するので、ベース輸送効率が低くなり、また、Ｎ-型ベ
ース１０３中の多数キャリアの増加はベース不純物濃度
を増加させる。つまり、コレクタ電流が増加し例えば１
０μＡ以上になると、図２のコレクタ電流に対する電流
利得値の特性図における従来（ｂ）に示されているよう
に、電流利得が急激に低下するという問題があった。
【０００８】トランジスタ単体の電流利得が低いと、高
い値のコレクタ電流を流すためには、トランジスタを複
数個並列に並べなければならず、レイアウト上大きな面
積が必要となるという問題があった。
い値のコレクタ電流を流すためには、トランジスタを複
数個並列に並べなければならず、レイアウト上大きな面
積が必要となるという問題があった。
【０００９】本発明は上記のような事情を考慮し、バイ
ポーラ型トランジスタを含む半導体装置において、わず
かな工程を追加するのみで、コレクタ電流が増加しても
電流利得が高く、集積化を図ることができる半導体装置
及びその製造方法を提供することを目的としている。
ポーラ型トランジスタを含む半導体装置において、わず
かな工程を追加するのみで、コレクタ電流が増加しても
電流利得が高く、集積化を図ることができる半導体装置
及びその製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、第１導電型の半導体基板内の
第１導電型の第１ベース領域と、前記半導体基板内に形
成された第２導電型のコレクタ領域と、このコレクタ領
域と離間して前記半導体基板内に形成された第２導電型
の第１エミッタ領域とを有する半導体装置において、前
記第１エミッタ領域内に形成され、前記第１エミッタ領
域より高不純物濃度の第２導電型の第２エミッタ領域を
有することを特徴とするものである。
に本発明の半導体装置は、第１導電型の半導体基板内の
第１導電型の第１ベース領域と、前記半導体基板内に形
成された第２導電型のコレクタ領域と、このコレクタ領
域と離間して前記半導体基板内に形成された第２導電型
の第１エミッタ領域とを有する半導体装置において、前
記第１エミッタ領域内に形成され、前記第１エミッタ領
域より高不純物濃度の第２導電型の第２エミッタ領域を
有することを特徴とするものである。
【００１１】更に、前記第１エミッタ領域を囲んで形成
された前記第１ベース領域より高不純物濃度の第１導電
型の第２ベース領域を有することが好ましい。また、第
１導電型の第１ベース領域を含む横型バイポーラトラン
ジスタ形成領域を有する半導体基板を用意する工程と、
前記第１ベース領域内に、第２導電型の第１エミッタ領
域及びコレクタ領域を形成する工程と、前記第１エミッ
タ領域内に第２導電型不純物を導入し、前記第１エミッ
タ領域より高不純物濃度の第２エミッタ領域を形成する
工程とを具備したことを特徴とする半導体装置の製造方
法がある。
された前記第１ベース領域より高不純物濃度の第１導電
型の第２ベース領域を有することが好ましい。また、第
１導電型の第１ベース領域を含む横型バイポーラトラン
ジスタ形成領域を有する半導体基板を用意する工程と、
前記第１ベース領域内に、第２導電型の第１エミッタ領
域及びコレクタ領域を形成する工程と、前記第１エミッ
タ領域内に第２導電型不純物を導入し、前記第１エミッ
タ領域より高不純物濃度の第２エミッタ領域を形成する
工程とを具備したことを特徴とする半導体装置の製造方
法がある。
【００１２】また、第１導電型の第１ベース領域を含む
横型バイポーラトランジスタ形成領域を有する半導体基
板を用意する工程と、前記第１ベース領域内に、第２導
電型の第１エミッタ領域及びコレクタ領域を形成する工
程と、前記半導体基板上に絶縁膜を形成する工程と、前
記第１エミッタ領域の一部があらわれるように前記絶縁
膜にコンタクトホールを開口する工程と、前記コンタク
トホールに、第２導電型不純物が添加された導電膜を形
成する工程と、前記導電膜から前記第２導電型不純物を
拡散させ、前記第１エミッタ領域内に前記第１エミッタ
領域より高不純物濃度の第２エミッタ領域を形成する工
程とを具備したことを特徴とする半導体装置の製造方法
がある。
横型バイポーラトランジスタ形成領域を有する半導体基
板を用意する工程と、前記第１ベース領域内に、第２導
電型の第１エミッタ領域及びコレクタ領域を形成する工
程と、前記半導体基板上に絶縁膜を形成する工程と、前
記第１エミッタ領域の一部があらわれるように前記絶縁
膜にコンタクトホールを開口する工程と、前記コンタク
トホールに、第２導電型不純物が添加された導電膜を形
成する工程と、前記導電膜から前記第２導電型不純物を
拡散させ、前記第１エミッタ領域内に前記第１エミッタ
領域より高不純物濃度の第２エミッタ領域を形成する工
程とを具備したことを特徴とする半導体装置の製造方法
がある。
【００１３】更に、前記半導体基板は、前記横型バイポ
ーラトランジスタ形成領域と絶縁分離された縦型バイポ
ーラトランジスタ形成領域を更に有し、前記導電膜を形
成する際に同時に前記縦型バイポーラトランジスタ形成
領域上に前記縦型バイポーラトランジスタのベース電極
を形成することが望ましい。更に、前記第１エミッタ形
成領域の周りに、第１導電型の第１ベース領域よりも不
純物濃度の高い第２ベース領域を形成することが望まし
い。
ーラトランジスタ形成領域と絶縁分離された縦型バイポ
ーラトランジスタ形成領域を更に有し、前記導電膜を形
成する際に同時に前記縦型バイポーラトランジスタ形成
領域上に前記縦型バイポーラトランジスタのベース電極
を形成することが望ましい。更に、前記第１エミッタ形
成領域の周りに、第１導電型の第１ベース領域よりも不
純物濃度の高い第２ベース領域を形成することが望まし
い。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態にかかる半導体装置及びその製造方法を説明す
る。はじめに、本発明の第１の実施の形態にかかる半導
体装置について、後述する製造方法における工程図であ
る図１（ｃ）を参照して説明する。
施の形態にかかる半導体装置及びその製造方法を説明す
る。はじめに、本発明の第１の実施の形態にかかる半導
体装置について、後述する製造方法における工程図であ
る図１（ｃ）を参照して説明する。
【００１５】本発明の第１の実施の形態にかかるＬ−Ｐ
ＮＰトランジスタは、トレンチ４によって絶縁分離され
たＮ-型ベース３となるＮ-型エピタキシャル層の素子領
域内に、Ｎ-型ベース３の引き出しとなるディープＮ+層
８と、選択酸化膜７によってディープＮ+層８と分離さ
れたＰ+型コレクタ１０と、このＰ+型コレクタ１０と離
間して形成されたＰ+型エミッタ１１と、このＰ+型エミ
ッタ１１を囲んでいるＮ+型ベース１２と、Ｐ+型エミッ
タ１１内に形成されたＰ+型エミッタ１１よりも不純物
濃度の高いＰ++型エミッタ１３から構成されている。
ＮＰトランジスタは、トレンチ４によって絶縁分離され
たＮ-型ベース３となるＮ-型エピタキシャル層の素子領
域内に、Ｎ-型ベース３の引き出しとなるディープＮ+層
８と、選択酸化膜７によってディープＮ+層８と分離さ
れたＰ+型コレクタ１０と、このＰ+型コレクタ１０と離
間して形成されたＰ+型エミッタ１１と、このＰ+型エミ
ッタ１１を囲んでいるＮ+型ベース１２と、Ｐ+型エミッ
タ１１内に形成されたＰ+型エミッタ１１よりも不純物
濃度の高いＰ++型エミッタ１３から構成されている。
【００１６】本発明では、Ｐ+型エミッタ１１内に、更
に不純物濃度の高いＰ++型エミッタ１３を形成すること
によって、エミッタ注入効率を向上させることができ、
図２に示すコレクタ−エミッタ間電圧が５Ｖ一定である
ときのコレクタ電流に対する電流利得値の特性図のよう
に、従来ｂでは４０程度であった電流利得が、本発明ａ
では電流利得値は倍の８０程度まで向上させることがで
きる。
に不純物濃度の高いＰ++型エミッタ１３を形成すること
によって、エミッタ注入効率を向上させることができ、
図２に示すコレクタ−エミッタ間電圧が５Ｖ一定である
ときのコレクタ電流に対する電流利得値の特性図のよう
に、従来ｂでは４０程度であった電流利得が、本発明ａ
では電流利得値は倍の８０程度まで向上させることがで
きる。
【００１７】また、Ｐ+型エミッタ１１を囲むようにベ
ース３よりも不純物濃度の高いＮ+型ベース１２を形成
することによって、エミッタの高注入効果によるベース
輸送効率の低下を防止することができ、コレクタ電流の
増加による電流利得の低下を防止することができる。従
って、図２に示されているように、従来ｂはコレクタ電
流が１０μＡ程度までしか高電流利得値を維持すること
ができなかったが、本発明ａでは、高電流利得値をコレ
クタ電流が１００μＡ程度となるまで維持することがで
きる。従って、コレクタ電流の値が増加しても、安定し
た動作を行わせることができる。
ース３よりも不純物濃度の高いＮ+型ベース１２を形成
することによって、エミッタの高注入効果によるベース
輸送効率の低下を防止することができ、コレクタ電流の
増加による電流利得の低下を防止することができる。従
って、図２に示されているように、従来ｂはコレクタ電
流が１０μＡ程度までしか高電流利得値を維持すること
ができなかったが、本発明ａでは、高電流利得値をコレ
クタ電流が１００μＡ程度となるまで維持することがで
きる。従って、コレクタ電流の値が増加しても、安定し
た動作を行わせることができる。
【００１８】次に、本発明の第１の実施の形態に係る半
導体装置の製造方法について、図１（ａ）乃至（ｃ）を
参照して説明する。まず、図１（ａ）に示すように、Ｐ
型基板１上に不純物濃度１×１０21ａｔｏｍｓ／ｃｍ3
程度のＮ+型埋め込み層２及び不純物濃度１×１０16ａ
ｔｏｍｓ／ｃｍ3程度のＮ-型ベース３となるＮ-型エピ
タキシャル層を形成する。次に、トレンチ４を形成し、
その底部にＰ+型チャネルカットインプラ層６を形成す
る。次に、トレンチ４の側壁に酸化膜を形成した後、ポ
リシリコン５を埋め込んで素子分離を行う。その後、ベ
ース形成領域とエミッタ及びコレクタ形成領域を選択酸
化膜７で分離する。その後、Ｎ-型ベース３の引き出し
となる不純物濃度１×１０21ａｔｏｍｓ／ｃｍ3程度の
ディープＮ+層８を形成する。
導体装置の製造方法について、図１（ａ）乃至（ｃ）を
参照して説明する。まず、図１（ａ）に示すように、Ｐ
型基板１上に不純物濃度１×１０21ａｔｏｍｓ／ｃｍ3
程度のＮ+型埋め込み層２及び不純物濃度１×１０16ａ
ｔｏｍｓ／ｃｍ3程度のＮ-型ベース３となるＮ-型エピ
タキシャル層を形成する。次に、トレンチ４を形成し、
その底部にＰ+型チャネルカットインプラ層６を形成す
る。次に、トレンチ４の側壁に酸化膜を形成した後、ポ
リシリコン５を埋め込んで素子分離を行う。その後、ベ
ース形成領域とエミッタ及びコレクタ形成領域を選択酸
化膜７で分離する。その後、Ｎ-型ベース３の引き出し
となる不純物濃度１×１０21ａｔｏｍｓ／ｃｍ3程度の
ディープＮ+層８を形成する。
【００１９】次に、図１（ｂ）に示すように、コレクタ
及びエミッタ形成領域上を開口したポリシリコン９を形
成する。このポリシリコン９、選択酸化膜７及び図示せ
ぬレジストパターンをマスクにして、コレクタ及びエミ
ッタ形成領域にボロンをドーズ量５×１０15ａｔｏｍｓ
／ｃｍ2程度の条件下でイオン注入を行い、その後熱拡
散してコレクタ及びエミッタ形成領域にＰ+型コレクタ
１０及びＰ+型エミッタ１１を形成する。次に、Ｐ+型エ
ミッタ１１上のみを開口したマスク（図示せず）を用い
て、エミッタ形成領域にドーズ量２×１０13ａｔｏｍｓ
／ｃｍ2程度のヒ素を高エネルギーでイオン注入する。
次に、熱拡散して、Ｎ-型ベース３よりも不純物濃度の
高いＮ+型ベース１２を形成する。
及びエミッタ形成領域上を開口したポリシリコン９を形
成する。このポリシリコン９、選択酸化膜７及び図示せ
ぬレジストパターンをマスクにして、コレクタ及びエミ
ッタ形成領域にボロンをドーズ量５×１０15ａｔｏｍｓ
／ｃｍ2程度の条件下でイオン注入を行い、その後熱拡
散してコレクタ及びエミッタ形成領域にＰ+型コレクタ
１０及びＰ+型エミッタ１１を形成する。次に、Ｐ+型エ
ミッタ１１上のみを開口したマスク（図示せず）を用い
て、エミッタ形成領域にドーズ量２×１０13ａｔｏｍｓ
／ｃｍ2程度のヒ素を高エネルギーでイオン注入する。
次に、熱拡散して、Ｎ-型ベース３よりも不純物濃度の
高いＮ+型ベース１２を形成する。
【００２０】次に、図１（ｃ）に示すように、Ｎ+型ベ
ース１２を形成したときと同じマスク（図示せず）を用
いてドーズ量１×１０15ａｔｏｍｓ／ｃｍ2程度のボロ
ンをイオン注入する。このマスクを除去した後、熱拡散
してＰ+型エミッタ１１よりも不純物濃度の高いＰ++型
エミッタ１３を形成する。その後、層間絶縁膜となる酸
化膜１４を気相成長法により形成する。次に、ディープ
Ｎ+層８、Ｐ+型コレクタ１０及びＰ++型エミッタ１３へ
のコンタクトホール１５，１６，１７をそれぞれ開口
し、表面全体にＡｌを形成し、最後に、Ａｌのパターニ
ングを行うことにより、各不純物領域に接続されるＡｌ
電極１８を形成する。以上により、本発明の第１の実施
の形態による製造工程が終了する。
ース１２を形成したときと同じマスク（図示せず）を用
いてドーズ量１×１０15ａｔｏｍｓ／ｃｍ2程度のボロ
ンをイオン注入する。このマスクを除去した後、熱拡散
してＰ+型エミッタ１１よりも不純物濃度の高いＰ++型
エミッタ１３を形成する。その後、層間絶縁膜となる酸
化膜１４を気相成長法により形成する。次に、ディープ
Ｎ+層８、Ｐ+型コレクタ１０及びＰ++型エミッタ１３へ
のコンタクトホール１５，１６，１７をそれぞれ開口
し、表面全体にＡｌを形成し、最後に、Ａｌのパターニ
ングを行うことにより、各不純物領域に接続されるＡｌ
電極１８を形成する。以上により、本発明の第１の実施
の形態による製造工程が終了する。
【００２１】本発明の第１の実施の形態にかかるＬ−Ｐ
ＮＰトランジスタを図３に示されるようなＢｉＣＭＯＳ
型半導体装置の一部として形成する場合、従来と同様
に、Ｌ−ＰＮＰトランジスタ形成領域３６内のポリシリ
コン９を形成するのと同一工程で、ＮＰＮトランジスタ
形成領域４０内のエミッタ電極３４を形成することがで
きる。
ＮＰトランジスタを図３に示されるようなＢｉＣＭＯＳ
型半導体装置の一部として形成する場合、従来と同様
に、Ｌ−ＰＮＰトランジスタ形成領域３６内のポリシリ
コン９を形成するのと同一工程で、ＮＰＮトランジスタ
形成領域４０内のエミッタ電極３４を形成することがで
きる。
【００２２】また、同様に、Ｌ−ＰＮＰトランジスタ形
成領域３６内のポリシリコン９を形成するのと同一工程
で、ＣＭＯＳトランジスタ形成領域３７内のＰＭＯＳト
ランジスタ形成領域３８及びＮＭＯＳトランジスタ形成
領域３９のゲート電極３１を形成することができる。
成領域３６内のポリシリコン９を形成するのと同一工程
で、ＣＭＯＳトランジスタ形成領域３７内のＰＭＯＳト
ランジスタ形成領域３８及びＮＭＯＳトランジスタ形成
領域３９のゲート電極３１を形成することができる。
【００２３】また、同様に、Ｌ−ＰＮＰトランジスタ形
成領域３６内のＰ+型コレクタ１０及びＰ+型エミッタ１
１を形成するのと同一工程で、ＰＭＯＳトランジスタ形
成領域３８のＰ+型ソース３２及びＰ+型ドレイン３３を
形成することができる。
成領域３６内のＰ+型コレクタ１０及びＰ+型エミッタ１
１を形成するのと同一工程で、ＰＭＯＳトランジスタ形
成領域３８のＰ+型ソース３２及びＰ+型ドレイン３３を
形成することができる。
【００２４】すなわち、本発明の第１の実施の形態にか
かる半導体装置は、Ｎ+型ベース１２及びＰ++型エミッ
タ１３の形成に係るＰＥＰ（Photo Engraving Process
）工程及びイオン注入工程の増加のみで製造すること
ができる。
かる半導体装置は、Ｎ+型ベース１２及びＰ++型エミッ
タ１３の形成に係るＰＥＰ（Photo Engraving Process
）工程及びイオン注入工程の増加のみで製造すること
ができる。
【００２５】次に、図４を参照して本発明の第２の実施
の形態に係る半導体装置及びその製造方法について説明
する。図４（ａ）乃至（ｄ）は、本発明の第２の実施の
形態に係る半導体装置の製造工程図である。
の形態に係る半導体装置及びその製造方法について説明
する。図４（ａ）乃至（ｄ）は、本発明の第２の実施の
形態に係る半導体装置の製造工程図である。
【００２６】以下、第１の実施の形態と同様に、Ｌ−Ｐ
ＮＰ型トランジスタの製造方法について説明する。ディ
ープＮ+層８を形成する工程までは、第１の実施の形態
の図１（ａ）と同様であり、説明を省略する。尚、同一
の構成については同一の符号を記すものとする。
ＮＰ型トランジスタの製造方法について説明する。ディ
ープＮ+層８を形成する工程までは、第１の実施の形態
の図１（ａ）と同様であり、説明を省略する。尚、同一
の構成については同一の符号を記すものとする。
【００２７】次に、図４（ａ）に示すように、エミッタ
及びコレクタ形成領域上を開口したポリサイド１９を形
成する。次に、このポリサイド１９、選択酸化膜７及び
図示せぬレジストパターンをマスクにして、ボロンをド
ーズ量５×１０15ａｔｏｍｓ／ｃｍ2程度の条件下でイ
オン注入を行い、その後熱拡散して、コレクタ及びエミ
ッタ形成領域にＰ+型コレクタ１０及びを形成する。次
に、Ｐ+型エミッタ１１上のみを開口したレジストパタ
ーンをマスク（図示せず）として、エミッタ形成領域に
ドーズ量２×１０13ａｔｏｍｓ／ｃｍ2程度のヒ素をイ
オン注入する。このマスクを除去した後熱拡散して、Ｎ
-型ベース３よりも不純物濃度の高いＮ+型ベース１２を
形成する。
及びコレクタ形成領域上を開口したポリサイド１９を形
成する。次に、このポリサイド１９、選択酸化膜７及び
図示せぬレジストパターンをマスクにして、ボロンをド
ーズ量５×１０15ａｔｏｍｓ／ｃｍ2程度の条件下でイ
オン注入を行い、その後熱拡散して、コレクタ及びエミ
ッタ形成領域にＰ+型コレクタ１０及びを形成する。次
に、Ｐ+型エミッタ１１上のみを開口したレジストパタ
ーンをマスク（図示せず）として、エミッタ形成領域に
ドーズ量２×１０13ａｔｏｍｓ／ｃｍ2程度のヒ素をイ
オン注入する。このマスクを除去した後熱拡散して、Ｎ
-型ベース３よりも不純物濃度の高いＮ+型ベース１２を
形成する。
【００２８】次に、図４（ｂ）に示すように、層間絶縁
膜１４を形成してＰ+型エミッタ１１上を１．３μｍ角
程度開口し、ボロンをドーズ量１×１０15ａｔｏｍｓ／
ｃｍ2程度の条件で添加したポリサイド２０を形成し、
これを該開口部に残留させる程度にパターニングする。
その後、熱処理を行い、Ｐ+型エミッタ１１内に固相拡
散してＰ+型エミッタ１１内にＰ+型エミッタ１１よりも
不純物濃度の高いＰ++型エミッタ１３を形成する。
膜１４を形成してＰ+型エミッタ１１上を１．３μｍ角
程度開口し、ボロンをドーズ量１×１０15ａｔｏｍｓ／
ｃｍ2程度の条件で添加したポリサイド２０を形成し、
これを該開口部に残留させる程度にパターニングする。
その後、熱処理を行い、Ｐ+型エミッタ１１内に固相拡
散してＰ+型エミッタ１１内にＰ+型エミッタ１１よりも
不純物濃度の高いＰ++型エミッタ１３を形成する。
【００２９】次に、図４（ｃ）に示されるように、層間
絶縁膜２１を形成し、ディープＮ+層８、Ｐ+型コレクタ
１０及びＰ++型エミッタ１３へのコンタクトホール１
５，１６，１７をそれぞれ開口する。次に、表面全体に
Ａｌを形成し、最後に、Ａｌのパターニングを行うこと
により、各不純物領域に接続されるＡｌ電極１８を形成
する。以上の工程により、本発明の第２の実施の形態に
かかる半導体装置の製造工程が終了する。
絶縁膜２１を形成し、ディープＮ+層８、Ｐ+型コレクタ
１０及びＰ++型エミッタ１３へのコンタクトホール１
５，１６，１７をそれぞれ開口する。次に、表面全体に
Ａｌを形成し、最後に、Ａｌのパターニングを行うこと
により、各不純物領域に接続されるＡｌ電極１８を形成
する。以上の工程により、本発明の第２の実施の形態に
かかる半導体装置の製造工程が終了する。
【００３０】第１の実施の形態と同様に、第２の実施の
形態におけるＬ−ＰＮＰトランジスタを図３に示される
ＢｉＣＭＯＳ型半導体装置の一部として形成する場合、
従来と同様に、Ｌ−ＰＮＰトランジスタ形成領域３６内
にポリサイド１９を形成するのと同一工程で、ＣＭＯＳ
トランジスタ形成領域３７内のＰＭＯＳトランジスタ３
８及びＮＭＯＳトランジスタ３９のゲート電極３１を形
成することができる。ゲート電極３１としてポリシリコ
ン５を用いた場合、そのシート抵抗は約４０Ω／□であ
るが、ポリサイド１９を用いると、シート抵抗は４〜６
Ω／□に低下する。従って、ＣＭＯＳトランジスタ３７
全体の抵抗が下がり、より高速な動作が可能になる。
形態におけるＬ−ＰＮＰトランジスタを図３に示される
ＢｉＣＭＯＳ型半導体装置の一部として形成する場合、
従来と同様に、Ｌ−ＰＮＰトランジスタ形成領域３６内
にポリサイド１９を形成するのと同一工程で、ＣＭＯＳ
トランジスタ形成領域３７内のＰＭＯＳトランジスタ３
８及びＮＭＯＳトランジスタ３９のゲート電極３１を形
成することができる。ゲート電極３１としてポリシリコ
ン５を用いた場合、そのシート抵抗は約４０Ω／□であ
るが、ポリサイド１９を用いると、シート抵抗は４〜６
Ω／□に低下する。従って、ＣＭＯＳトランジスタ３７
全体の抵抗が下がり、より高速な動作が可能になる。
【００３１】また、同様に、Ｌ−ＰＮＰトランジスタ形
成領域３６内のポリサイド１９を形成するのと同一工程
で、ＮＰＮトランジスタ形成領域４０内のエミッタ電極
３４を形成することができる。
成領域３６内のポリサイド１９を形成するのと同一工程
で、ＮＰＮトランジスタ形成領域４０内のエミッタ電極
３４を形成することができる。
【００３２】また、Ｌ−ＰＮＰトランジスタ形成領域３
６内に固相拡散によって不純物濃度の高いＰ++型エミッ
タ１３を形成するためのポリサイド２０を形成するのと
同一工程で、ＮＰＮトランジスタ形成領域４０のベース
電極３５を形成することができるため、製造工程を増加
させずに不純物濃度の高いＰ++型エミッタ１３を形成す
ることが可能である。尚、本発明の半導体装置は上記実
施の形態に限定されず、ＢｉＣＭＯＳ型半導体装置以外
の半導体装置を製造する際にも適用することが可能であ
る。
６内に固相拡散によって不純物濃度の高いＰ++型エミッ
タ１３を形成するためのポリサイド２０を形成するのと
同一工程で、ＮＰＮトランジスタ形成領域４０のベース
電極３５を形成することができるため、製造工程を増加
させずに不純物濃度の高いＰ++型エミッタ１３を形成す
ることが可能である。尚、本発明の半導体装置は上記実
施の形態に限定されず、ＢｉＣＭＯＳ型半導体装置以外
の半導体装置を製造する際にも適用することが可能であ
る。
【００３３】
【発明の効果】本発明によれば、わずかな製造工程を追
加するのみで、不純物濃度の高いエミッタ領域を形成す
ることでき、これによって電流利得を高く維持し、集積
化を図ることができる半導体装置を提供することができ
る。
加するのみで、不純物濃度の高いエミッタ領域を形成す
ることでき、これによって電流利得を高く維持し、集積
化を図ることができる半導体装置を提供することができ
る。
【図１】本発明の第１の実施の形態の半導体装置の製造
工程図。
工程図。
【図２】コレクタ電流に対する電流利得値の特性図。
【図３】本発明の半導体装置が含まれるＢｉＣＭＯＳ型
半導体装置の断面図。
半導体装置の断面図。
【図４】本発明の第２の実施の形態の半導体装置の製造
工程図。
工程図。
【図５】従来の半導体装置の製造工程図。
１，１０１…Ｐ型基板、 ２，１０２…Ｎ+型埋め込み層、 ３，１０３…Ｎ-型ベース、 ４，１０４…トレンチ、 ５，９，１０５，１０９…ポリシリコン、 ６，１０６…Ｐ+型チャネルカットインプラ層、 ７，１０７…選択酸化膜、 ８，１０８…ディープＮ+層、 １０，１１０…Ｐ+型コレクタ、 １１，１１１…Ｐ+型エミッタ、 １２…Ｎ+型ベース、 １３…Ｐ++型エミッタ、 １４，２１，１１２…層間絶縁膜、 １５，１６，１７，１１３，１１４，１１５…コンタク
トホール、 １８，１１６…Ａｌ電極、 １９，２０…ポリサイド、 ３１…ゲート電極、 ３２…ソース、 ３３…ドレイン、 ３４…エミッタ電極、 ３５…ベース電極、 ３６…Ｌ−ＰＮＰトランジスタ形成領域、 ３７…ＣＭＯＳトランジスタ形成領域、 ３８…ＰＭＯＳトランジスタ形成領域、 ３９…ＮＭＯＳトランジスタ形成領域、 ４０…ＮＰＮトランジスタ形成領域
トホール、 １８，１１６…Ａｌ電極、 １９，２０…ポリサイド、 ３１…ゲート電極、 ３２…ソース、 ３３…ドレイン、 ３４…エミッタ電極、 ３５…ベース電極、 ３６…Ｌ−ＰＮＰトランジスタ形成領域、 ３７…ＣＭＯＳトランジスタ形成領域、 ３８…ＰＭＯＳトランジスタ形成領域、 ３９…ＮＭＯＳトランジスタ形成領域、 ４０…ＮＰＮトランジスタ形成領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/72 21/331 29/73
Claims (6)
- 【請求項１】 第１導電型の半導体基板内の第１導電型
の第１ベース領域と、前記半導体基板内に形成された第
２導電型のコレクタ領域と、このコレクタ領域と離間し
て前記半導体基板内に形成された第２導電型の第１エミ
ッタ領域とを有する半導体装置において、 前記第１エミッタ領域内に形成され、前記第１エミッタ
領域より高不純物濃度の第２導電型の第２エミッタ領域
を有することを特徴とする半導体装置。 - 【請求項２】 前記第１エミッタ領域を囲んで形成され
た前記第１ベース領域より高不純物濃度の第１導電型の
第２ベース領域を有することを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 第１導電型の第１ベース領域を含む横型
バイポーラトランジスタ形成領域を有する半導体基板を
用意する工程と、 前記第１ベース領域内に第２導電型の第１エミッタ領域
及びコレクタ領域を形成する工程と、 前記第１エミッタ領域内に第２導電型不純物を導入し、
前記第１エミッタ領域より高不純物濃度の第２エミッタ
領域を形成する工程とを具備したことを特徴とする半導
体装置の製造方法。 - 【請求項４】 第１導電型の第１ベース領域を含む横型
バイポーラトランジスタ形成領域を有する半導体基板を
用意する工程と、 前記第１ベース領域内に、第２導電型の第１エミッタ領
域及びコレクタ領域を形成する工程と、 前記半導体基板上に絶縁膜を形成する工程と、 前記第１エミッタ領域の一部があらわれるように前記絶
縁膜にコンタクトホールを開口する工程と、 前記コンタクトホールに、第２導電型不純物が添加され
た導電膜を形成する工程と、 前記導電膜から前記第２導電型不純物を拡散させ、前記
第１エミッタ領域内に前記第１エミッタ領域より高不純
物濃度の第２エミッタ領域を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 前記半導体基板は、前記横型バイポーラ
トランジスタ形成領域と絶縁分離された縦型バイポーラ
トランジスタ形成領域を更に有し、前記導電膜を形成す
る際に同時に前記縦型バイポーラトランジスタ形成領域
上に前記縦型バイポーラトランジスタのベース電極を形
成することを特徴とする請求項４記載の半導体装置の製
造方法。 - 【請求項６】 前記第１エミッタ形成領域の周りに、第
１導電型の第１ベース領域よりも不純物濃度の高い第２
ベース領域を形成することを特徴とする請求項３または
請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8081144A JPH09275154A (ja) | 1996-04-03 | 1996-04-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8081144A JPH09275154A (ja) | 1996-04-03 | 1996-04-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275154A true JPH09275154A (ja) | 1997-10-21 |
Family
ID=13738231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8081144A Pending JPH09275154A (ja) | 1996-04-03 | 1996-04-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275154A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135364B2 (en) | 2001-04-25 | 2006-11-14 | Sanken Electric Co., Ltd. | Method of fabricating semiconductor integrated circuit |
| JP2007534173A (ja) * | 2004-04-22 | 2007-11-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造（調整可能半導体デバイス） |
-
1996
- 1996-04-03 JP JP8081144A patent/JPH09275154A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7135364B2 (en) | 2001-04-25 | 2006-11-14 | Sanken Electric Co., Ltd. | Method of fabricating semiconductor integrated circuit |
| JP2007534173A (ja) * | 2004-04-22 | 2007-11-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造（調整可能半導体デバイス） |
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