JPH09275206A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPH09275206A JPH09275206A JP8080040A JP8004096A JPH09275206A JP H09275206 A JPH09275206 A JP H09275206A JP 8080040 A JP8080040 A JP 8080040A JP 8004096 A JP8004096 A JP 8004096A JP H09275206 A JPH09275206 A JP H09275206A
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Abstract
(57)【要約】
【課題】 ２相駆動ＣＣＤを垂直転送部に用いたインタ
ーライン型ＣＣＤにおいてフィールド蓄積モードが可能
な固体撮像素子をうる。 【解決手段】 本発明の固体撮像素子はＰＮ接合ダイオ
ードからなる感光部１の列と電荷結合素子からなる垂直
転送部の列と水平転送部によって構成され、外部の光情
報に対応して前記感光部において発生する信号を垂直転
送部に転送し、さらに、水平転送部へ転送する固体撮像
素子であって、前記感光部１と対応する垂直転送部のチ
ャネル領域２とのあいだに２個のトランスファゲート領
域３を設けたことを特徴とする。
ーライン型ＣＣＤにおいてフィールド蓄積モードが可能
な固体撮像素子をうる。 【解決手段】 本発明の固体撮像素子はＰＮ接合ダイオ
ードからなる感光部１の列と電荷結合素子からなる垂直
転送部の列と水平転送部によって構成され、外部の光情
報に対応して前記感光部において発生する信号を垂直転
送部に転送し、さらに、水平転送部へ転送する固体撮像
素子であって、前記感光部１と対応する垂直転送部のチ
ャネル領域２とのあいだに２個のトランスファゲート領
域３を設けたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は信号電荷の読み出し
回路に電荷結合素子（charge coupled device、以下、
単にＣＣＤという）を用いた固体撮像素子に関する。
回路に電荷結合素子（charge coupled device、以下、
単にＣＣＤという）を用いた固体撮像素子に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】近
年、家庭用ビデオカメラは一家に一台と言われるまで急
速に普及しているが、このような普及は何といってもビ
デオカメラの心臓部である固体撮像素子に関するメーカ
ー各社の研究開発・努力による高性能化・低価格化によ
るところが大きい。
年、家庭用ビデオカメラは一家に一台と言われるまで急
速に普及しているが、このような普及は何といってもビ
デオカメラの心臓部である固体撮像素子に関するメーカ
ー各社の研究開発・努力による高性能化・低価格化によ
るところが大きい。
【０００３】図７は従来のインタライン転送型４相駆動
ＣＣＤの固体撮像素子の構成を示す概略平面説明図であ
る。図７において、２１は感光部、２２１および２２２
は垂直転送部のチャネル領域、２３は水平転送部、２４
は出力端子である。また、図７に示す記号ａ１やｂ１な
どは各感光部の位置を画素ごとに座標の如く示してい
る。また、本明細書において垂直転送部の列に沿う方向
を垂直方向、水平転送部の列に沿う方向を水平方向とい
うものとし、さらに電荷を転送することおよび信号を転
送することを、いずれも信号を読み出すともいう。なお
図７では感光部ｂ１〜ｂ４の列にかかわる垂直転送部の
列についての駆動用配線（以下、単に、配線ともいう）
が省略されている。
ＣＣＤの固体撮像素子の構成を示す概略平面説明図であ
る。図７において、２１は感光部、２２１および２２２
は垂直転送部のチャネル領域、２３は水平転送部、２４
は出力端子である。また、図７に示す記号ａ１やｂ１な
どは各感光部の位置を画素ごとに座標の如く示してい
る。また、本明細書において垂直転送部の列に沿う方向
を垂直方向、水平転送部の列に沿う方向を水平方向とい
うものとし、さらに電荷を転送することおよび信号を転
送することを、いずれも信号を読み出すともいう。なお
図７では感光部ｂ１〜ｂ４の列にかかわる垂直転送部の
列についての駆動用配線（以下、単に、配線ともいう）
が省略されている。
【０００４】ここでさらに各部分について詳しく説明す
る。感光部２１はＰＮ接合ダイオード、フォトダイオー
ドまたはＭＯＳトランジスタなどで作られ、入射光強度
に比例した電荷を発生するものであり、複数個の感光部
が列をなし、当該列が複数本形成されている。
る。感光部２１はＰＮ接合ダイオード、フォトダイオー
ドまたはＭＯＳトランジスタなどで作られ、入射光強度
に比例した電荷を発生するものであり、複数個の感光部
が列をなし、当該列が複数本形成されている。
【０００５】垂直転送部のチャネル領域（以下、単に垂
直ＣＣＤともいう）２２１および２２２は４相駆動ＣＣ
Ｄからなり光強度に比例した信号に変換された、感光部
で発生した電荷を垂直方向に転送するものであり、前記
感光部の１個に対応して２個の垂直転送部が直列に接続
されて列をなし、当該列が複数本、感光部の列のあいだ
に１本ずつ形成されている。
直ＣＣＤともいう）２２１および２２２は４相駆動ＣＣ
Ｄからなり光強度に比例した信号に変換された、感光部
で発生した電荷を垂直方向に転送するものであり、前記
感光部の１個に対応して２個の垂直転送部が直列に接続
されて列をなし、当該列が複数本、感光部の列のあいだ
に１本ずつ形成されている。
【０００６】ここで、１個の前記感光部および該感光部
に対応する２個の前記垂直転送部が１個の画素領域（以
下、単に画素ともいう）をなすものとする。
に対応する２個の前記垂直転送部が１個の画素領域（以
下、単に画素ともいう）をなすものとする。
【０００７】水平転送部（以下、単に水平ＣＣＤともい
う）２３は２相駆動ＣＣＤからなり、垂直転送部に転送
されている信号が順次読み出されるものであり、前記感
光部の列１本と前記垂直転送部の列１本との組１組に１
個の水平転送部が対応するようにして直列に接続されて
列をなして形成されている。２４は水平転送部に読み出
されている信号を外部に読み出すための出力端子であ
る。
う）２３は２相駆動ＣＣＤからなり、垂直転送部に転送
されている信号が順次読み出されるものであり、前記感
光部の列１本と前記垂直転送部の列１本との組１組に１
個の水平転送部が対応するようにして直列に接続されて
列をなして形成されている。２４は水平転送部に読み出
されている信号を外部に読み出すための出力端子であ
る。
【０００８】なお、前記インタライン転送型とは感光部
と垂直転送部を隣りあうように配置し、電荷が感光部か
ら一度に垂直転送部へ転送されて信号とされたのち、垂
直転送部の列ごとに順次、信号が水平転送部へ転送され
てから出力端子から読み出される転送方式にかかるもの
である。
と垂直転送部を隣りあうように配置し、電荷が感光部か
ら一度に垂直転送部へ転送されて信号とされたのち、垂
直転送部の列ごとに順次、信号が水平転送部へ転送され
てから出力端子から読み出される転送方式にかかるもの
である。
【０００９】また、前記４相駆動ＣＣＤとはπ／２ずつ
位相の異なる４相の方形波を駆動パルスとして用いる駆
動方法であるので前述のように１個の感光部に対応して
垂直ＣＣＤは少なくとも２個設けられることになる。
位相の異なる４相の方形波を駆動パルスとして用いる駆
動方法であるので前述のように１個の感光部に対応して
垂直ＣＣＤは少なくとも２個設けられることになる。
【００１０】つぎに、かかる固体撮像素子における電荷
の転送すなわち信号の読み出しについて説明する。
の転送すなわち信号の読み出しについて説明する。
【００１１】固体撮像素子に限らず一般に撮像デバイス
においては画像再生時のチラツキを抑制するために１枚
の画像を粗い走査の複数枚の画像に分解し、見かけ上の
像数を増やす、いわゆるインタレース走査が行われる。
かかるインタレース走査に対して、インタライン転送型
４相駆動ＣＣＤにおいては、電子シャッタ動作の可能な
フレーム蓄積モードと、取扱電荷量が大きくとれて、か
つ、Ｓ／Ｎ比の良い画像がえられるフィールド蓄積モー
ドの２つのモードを外部からの駆動方法で制御すること
ができる。図８はフレーム蓄積モードの原理を、図９は
フィールド蓄積モードの原理をそれぞれ示す説明図であ
り、動作原理にかかわる部分のみを示している。図８お
よび図９において図７と同じ部分には同一の符号を付し
て示した。また、図８および図９において、信号読み出
しの工程順に（ａ）を第１フィールド、（ｂ）を第２フ
ィールドというように段階的に示した。なお、Ｋを１以
上の整数として画素の位置および当該画素についての感
光部の位置を水平ＣＣＤからみて水平転送部に近い側か
らＫ番目というものとする。
においては画像再生時のチラツキを抑制するために１枚
の画像を粗い走査の複数枚の画像に分解し、見かけ上の
像数を増やす、いわゆるインタレース走査が行われる。
かかるインタレース走査に対して、インタライン転送型
４相駆動ＣＣＤにおいては、電子シャッタ動作の可能な
フレーム蓄積モードと、取扱電荷量が大きくとれて、か
つ、Ｓ／Ｎ比の良い画像がえられるフィールド蓄積モー
ドの２つのモードを外部からの駆動方法で制御すること
ができる。図８はフレーム蓄積モードの原理を、図９は
フィールド蓄積モードの原理をそれぞれ示す説明図であ
り、動作原理にかかわる部分のみを示している。図８お
よび図９において図７と同じ部分には同一の符号を付し
て示した。また、図８および図９において、信号読み出
しの工程順に（ａ）を第１フィールド、（ｂ）を第２フ
ィールドというように段階的に示した。なお、Ｋを１以
上の整数として画素の位置および当該画素についての感
光部の位置を水平ＣＣＤからみて水平転送部に近い側か
らＫ番目というものとする。
【００１２】まず、フレーム蓄積モードについて説明す
る。図８（ａ）に示すように信号読み出しの第１フィー
ルドでは、ある感光部の列について、垂直方向に１つお
きの奇数（１、３、５、・・・）番目の画素についての
信号が垂直ＣＣＤへ読み出される。つぎに当該垂直ＣＣ
Ｄと、当該垂直ＣＣＤを含む垂直ＣＣＤの列と水平ＣＣ
Ｄとを駆動し奇数番目の画素についての信号が順次、出
力端子に読み出される。すべての奇数番目の画素につい
ての信号を読み出し終わると、図８（ｂ）に示す第２フ
ィールドに移行することとなり、同様にして偶数（２、
４、６、・・・）番目の画素についての信号が垂直ＣＣ
Ｄへ読み出される。以下、第１フィールドと同様に偶数
番目の画素についての信号が水平ＣＣＤをへて、順次、
出力端子に読み出される。
る。図８（ａ）に示すように信号読み出しの第１フィー
ルドでは、ある感光部の列について、垂直方向に１つお
きの奇数（１、３、５、・・・）番目の画素についての
信号が垂直ＣＣＤへ読み出される。つぎに当該垂直ＣＣ
Ｄと、当該垂直ＣＣＤを含む垂直ＣＣＤの列と水平ＣＣ
Ｄとを駆動し奇数番目の画素についての信号が順次、出
力端子に読み出される。すべての奇数番目の画素につい
ての信号を読み出し終わると、図８（ｂ）に示す第２フ
ィールドに移行することとなり、同様にして偶数（２、
４、６、・・・）番目の画素についての信号が垂直ＣＣ
Ｄへ読み出される。以下、第１フィールドと同様に偶数
番目の画素についての信号が水平ＣＣＤをへて、順次、
出力端子に読み出される。
【００１３】つぎに、フィールド蓄積モードについて説
明する。図９（ａ）に示した第１フィールドでは水平Ｃ
ＣＤに近い画素からみて、順に奇数（Ｋ、ただしＫはフ
ィールド蓄積モードでは１以上の奇数とする）番目と偶
数（Ｋ＋１）番目の画素についての信号が垂直ＣＣＤに
同時に読み出され、２画素（Ｋ番目およびＫ＋１番目）
分の信号が混合される。ついで、つぎの奇数（Ｋ＋２）
番目と偶数（Ｋ＋３）番目の画素についての信号が垂直
ＣＣＤに読み出され、２画素（Ｋ＋２番目およびＫ＋３
番目）分の信号が混合され、以下当該垂直ＣＣＤの列に
ついて同様に信号の読みだしと混合がおこなわれる。そ
ののち、当該垂直ＣＣＤと、当該垂直ＣＣＤを含む垂直
ＣＣＤの列と水平ＣＣＤとを駆動して混合された信号が
順次、出力端子より読み出される。つぎに第２フィール
ドでは図９（ｂ）に示すように信号の混合の組合せを変
え、水平ＣＣＤからみて偶数番目の画素とそのつぎの奇
数番目の画素についての信号を垂直ＣＣＤで混合して読
み出すものである。
明する。図９（ａ）に示した第１フィールドでは水平Ｃ
ＣＤに近い画素からみて、順に奇数（Ｋ、ただしＫはフ
ィールド蓄積モードでは１以上の奇数とする）番目と偶
数（Ｋ＋１）番目の画素についての信号が垂直ＣＣＤに
同時に読み出され、２画素（Ｋ番目およびＫ＋１番目）
分の信号が混合される。ついで、つぎの奇数（Ｋ＋２）
番目と偶数（Ｋ＋３）番目の画素についての信号が垂直
ＣＣＤに読み出され、２画素（Ｋ＋２番目およびＫ＋３
番目）分の信号が混合され、以下当該垂直ＣＣＤの列に
ついて同様に信号の読みだしと混合がおこなわれる。そ
ののち、当該垂直ＣＣＤと、当該垂直ＣＣＤを含む垂直
ＣＣＤの列と水平ＣＣＤとを駆動して混合された信号が
順次、出力端子より読み出される。つぎに第２フィール
ドでは図９（ｂ）に示すように信号の混合の組合せを変
え、水平ＣＣＤからみて偶数番目の画素とそのつぎの奇
数番目の画素についての信号を垂直ＣＣＤで混合して読
み出すものである。
【００１４】図７〜９では、垂直転送部に４相駆動ＣＣ
Ｄを用いて示したが、３相駆動ＣＣＤでも同様にフレー
ム蓄積モードおよびフィールド蓄積モードが実現でき
る。しかしながら、２相駆動ＣＣＤを垂直転送部に用い
たインタライン型ＣＣＤでは、フレーム蓄積モードのみ
が可能であり、フィールド蓄積モードは不可能である。
図１０は２相駆動ＣＣＤの電極構造の２つの例のそれぞ
れの断面説明図と代表的なポテンシャルプロファイルを
示したグラフである。図１０において２５はシリコン基
板、２６はＳｉＯ2絶縁膜、２７はゲート電極、２８は
電位障壁領域をそれぞれ示す。２相駆動ＣＣＤにおいて
は電荷転送の方向性をもたせる必要があるため、当該２
相駆動ＣＣＤにはあらかじめ電位勾配がつけられてい
る。図１０（ａ）はゲート電極２７の下層に位置するＳ
ｉＯ2絶縁層２６の厚さを変えて電位勾配をつけた例を
示すものである。また図１０（ｂ）はイオン注入により
電位障壁領域２８を形成して電位勾配をつけた例を示す
ものである。図１０（ｃ）は前述の２つの例によってえ
られるポテンシャルプロファイルが電極構造に対応させ
て示したグラフである。したがって電位勾配が不可欠な
２相駆動ＣＣＤでは垂直方向に隣接する画素についての
信号を完全に混合することができないため、フィールド
蓄積モードによる制御は不可能であった。
Ｄを用いて示したが、３相駆動ＣＣＤでも同様にフレー
ム蓄積モードおよびフィールド蓄積モードが実現でき
る。しかしながら、２相駆動ＣＣＤを垂直転送部に用い
たインタライン型ＣＣＤでは、フレーム蓄積モードのみ
が可能であり、フィールド蓄積モードは不可能である。
図１０は２相駆動ＣＣＤの電極構造の２つの例のそれぞ
れの断面説明図と代表的なポテンシャルプロファイルを
示したグラフである。図１０において２５はシリコン基
板、２６はＳｉＯ2絶縁膜、２７はゲート電極、２８は
電位障壁領域をそれぞれ示す。２相駆動ＣＣＤにおいて
は電荷転送の方向性をもたせる必要があるため、当該２
相駆動ＣＣＤにはあらかじめ電位勾配がつけられてい
る。図１０（ａ）はゲート電極２７の下層に位置するＳ
ｉＯ2絶縁層２６の厚さを変えて電位勾配をつけた例を
示すものである。また図１０（ｂ）はイオン注入により
電位障壁領域２８を形成して電位勾配をつけた例を示す
ものである。図１０（ｃ）は前述の２つの例によってえ
られるポテンシャルプロファイルが電極構造に対応させ
て示したグラフである。したがって電位勾配が不可欠な
２相駆動ＣＣＤでは垂直方向に隣接する画素についての
信号を完全に混合することができないため、フィールド
蓄積モードによる制御は不可能であった。
【００１５】本発明は前述のような問題点を解決するた
めになされたものであり、２相駆動ＣＣＤを垂直転送部
に用いたインタライン型ＣＣＤにおいてフィールド蓄積
モードが可能な固体撮像素子をうることを目的としてい
る。
めになされたものであり、２相駆動ＣＣＤを垂直転送部
に用いたインタライン型ＣＣＤにおいてフィールド蓄積
モードが可能な固体撮像素子をうることを目的としてい
る。
【００１６】
【課題を解決するための手段】本発明による固体撮像素
子は感光部から垂直転送部への読み出し口（トランスフ
ァゲート領域、以下、単にＴＧ部という）を１画素当り
同方向に２箇所設けたものである。
子は感光部から垂直転送部への読み出し口（トランスフ
ァゲート領域、以下、単にＴＧ部という）を１画素当り
同方向に２箇所設けたものである。
【００１７】本発明にかかわる固体撮像素子は、複数個
の画素領域と水平転送部とを有し、前記画素領域は感光
部および垂直転送部からなり、（ａ）複数個の前記画素
領域がアレイ状に配列されており、該配列において、前
記感光部は所定個数ずつ配列された感光部の列をなし、
当該列は一定間隔を保って複数本並列に配列され、前記
垂直転送部は互いに直列接続されて所定個数ずつ配列さ
れた垂直転送部の列をなし、１個の前記垂直転送部が前
記感光部の１個に対応するように前記垂直転送部の列が
前記感光部の列のあいだに配列され、かつ、前記水平転
送部は前記感光部の列と前記垂直転送部の列との共通の
端部側にあって１本の前記感光部の列と１本の前記垂直
転送部の列との組に対して１個の水平転送部が対応する
ように１本の列状に直列接続され、（ｂ）前記感光部は
入射光強度に比例して電荷を発生し、（ｃ）前記垂直転
送部は２相駆動電荷結合素子からなるチャネル領域から
なり、当該垂直転送部に対応する前記感光部において発
生した電荷が当該垂直転送部に転送されて前記入射光強
度に比例した信号とされ、（ｄ）前記水平転送部は電荷
結合素子からなり、前記信号が所定の制御にしたがって
当該水平転送部に順次転送される固体撮像素子であっ
て、前記感光部と、該感光部に対応する前記チャネル領
域とのあいだに２個のトランスファゲート領域を設けた
ことを特徴とする。
の画素領域と水平転送部とを有し、前記画素領域は感光
部および垂直転送部からなり、（ａ）複数個の前記画素
領域がアレイ状に配列されており、該配列において、前
記感光部は所定個数ずつ配列された感光部の列をなし、
当該列は一定間隔を保って複数本並列に配列され、前記
垂直転送部は互いに直列接続されて所定個数ずつ配列さ
れた垂直転送部の列をなし、１個の前記垂直転送部が前
記感光部の１個に対応するように前記垂直転送部の列が
前記感光部の列のあいだに配列され、かつ、前記水平転
送部は前記感光部の列と前記垂直転送部の列との共通の
端部側にあって１本の前記感光部の列と１本の前記垂直
転送部の列との組に対して１個の水平転送部が対応する
ように１本の列状に直列接続され、（ｂ）前記感光部は
入射光強度に比例して電荷を発生し、（ｃ）前記垂直転
送部は２相駆動電荷結合素子からなるチャネル領域から
なり、当該垂直転送部に対応する前記感光部において発
生した電荷が当該垂直転送部に転送されて前記入射光強
度に比例した信号とされ、（ｄ）前記水平転送部は電荷
結合素子からなり、前記信号が所定の制御にしたがって
当該水平転送部に順次転送される固体撮像素子であっ
て、前記感光部と、該感光部に対応する前記チャネル領
域とのあいだに２個のトランスファゲート領域を設けた
ことを特徴とする。
【００１８】また、前記チャネル領域についての画素内
の２個の前記トランスファゲート領域のあいだの領域に
２相駆動用電位障壁領域を形成し、さらに、前記２個の
トランスファゲート領域のうち前記水平転送部に近い側
の１個を第１のトランスファゲート領域といい、残りの
１個を第２のトランスファゲート領域というとき、Ｋを
１以上の整数として前記水平転送部に近い側からＫ番目
の画素領域についての第２のトランスファゲート領域お
よびチャネル領域ならびに隣接するＫ＋１番目の画素領
域についてのチャネル領域、第１のトランスファゲート
領域および２相駆動用電位障壁領域を覆って、かつ、該
２相駆動用電位障壁領域を後尾としてゲート電極が形成
されてなることがフィールド蓄積モード時の隣接画素の
信号を完全混合できる点で好ましい。
の２個の前記トランスファゲート領域のあいだの領域に
２相駆動用電位障壁領域を形成し、さらに、前記２個の
トランスファゲート領域のうち前記水平転送部に近い側
の１個を第１のトランスファゲート領域といい、残りの
１個を第２のトランスファゲート領域というとき、Ｋを
１以上の整数として前記水平転送部に近い側からＫ番目
の画素領域についての第２のトランスファゲート領域お
よびチャネル領域ならびに隣接するＫ＋１番目の画素領
域についてのチャネル領域、第１のトランスファゲート
領域および２相駆動用電位障壁領域を覆って、かつ、該
２相駆動用電位障壁領域を後尾としてゲート電極が形成
されてなることがフィールド蓄積モード時の隣接画素の
信号を完全混合できる点で好ましい。
【００１９】また、前記ゲート電極が２以上の整数個に
分割された分割ゲート電極の組であることが電位障壁領
域をセルフアラインで形成できたりフリッカをなくすこ
とができる点で好ましい。
分割された分割ゲート電極の組であることが電位障壁領
域をセルフアラインで形成できたりフリッカをなくすこ
とができる点で好ましい。
【００２０】また、前記分割ゲート電極のうち、少なく
とも１個は前記２相駆動用電位障壁領域上のみに形成さ
れてなることがシリコンウエハプロセス上、２相駆動用
電位障壁領域をセルフアラインで形成できる点で好まし
い。
とも１個は前記２相駆動用電位障壁領域上のみに形成さ
れてなることがシリコンウエハプロセス上、２相駆動用
電位障壁領域をセルフアラインで形成できる点で好まし
い。
【００２１】また、前記分割ゲート電極のうち、前記第
１のトランスファゲート領域上に形成される第１のトラ
ンスファゲート電極と前記第２のトランスファゲート領
域上に形成される第２のトランスファゲート電極とが同
一工程条件の膜で形成されてなることが、トランスファ
ゲート領域に形成されるトランスファゲートトランジス
タのしきい値電圧を一致させることができ、フリッカを
なくすことができる点で好ましい。
１のトランスファゲート領域上に形成される第１のトラ
ンスファゲート電極と前記第２のトランスファゲート領
域上に形成される第２のトランスファゲート電極とが同
一工程条件の膜で形成されてなることが、トランスファ
ゲート領域に形成されるトランスファゲートトランジス
タのしきい値電圧を一致させることができ、フリッカを
なくすことができる点で好ましい。
【００２２】また、前記チャネル領域についての隣接画
素の２個のトランスファゲート領域のあいだの領域に２
相駆動用電位障壁領域を形成し、さらに、前記２個のト
ランスファゲート領域のうち、前記水平転送部に近い側
の１個を第１のトランスファゲート領域といい、残りの
１個を第２のトランスファゲート領域というとき、１個
のチャネル領域についての第１および第２のトランスフ
ァゲート領域と、前記チャネル領域と前記２相駆動用電
位障壁領域とを覆って、かつ、該２相駆動用電位障壁領
域を後尾としてゲート電極が形成されてなることがフレ
ーム蓄積モード時に１画素の信号を完全に前記チャネル
領域内に読み出せる点で好ましい。
素の２個のトランスファゲート領域のあいだの領域に２
相駆動用電位障壁領域を形成し、さらに、前記２個のト
ランスファゲート領域のうち、前記水平転送部に近い側
の１個を第１のトランスファゲート領域といい、残りの
１個を第２のトランスファゲート領域というとき、１個
のチャネル領域についての第１および第２のトランスフ
ァゲート領域と、前記チャネル領域と前記２相駆動用電
位障壁領域とを覆って、かつ、該２相駆動用電位障壁領
域を後尾としてゲート電極が形成されてなることがフレ
ーム蓄積モード時に１画素の信号を完全に前記チャネル
領域内に読み出せる点で好ましい。
【００２３】また、前記ゲート電極が２以上の整数個に
分割された分割ゲート電極の組であることが電位障壁領
域をセルフアラインで形成できたり、フリッカをなくす
ことができる点で好ましい。
分割された分割ゲート電極の組であることが電位障壁領
域をセルフアラインで形成できたり、フリッカをなくす
ことができる点で好ましい。
【００２４】また、前記分割ゲート電極のうち少なくと
も１個は前記電位障壁領域上のみに形成されてなること
がシリコンプロセス上、２相駆動用電位障壁領域をセル
フアラインで形成できる点で好ましい。
も１個は前記電位障壁領域上のみに形成されてなること
がシリコンプロセス上、２相駆動用電位障壁領域をセル
フアラインで形成できる点で好ましい。
【００２５】さらに、前記分割ゲート電極のうち、前記
第１のトランスファゲート領域上に形成される第１のト
ランスファゲート電極と前記第２のトランスファゲート
領域上に形成される第２のトランスファゲート電極とが
同一工程条件の膜で形成されてなることがトランスファ
ゲート領域に形成されるトランスファゲートトランジス
タのしきい値を一致させることができ、フリッカをなく
すことができる点で好ましい。
第１のトランスファゲート領域上に形成される第１のト
ランスファゲート電極と前記第２のトランスファゲート
領域上に形成される第２のトランスファゲート電極とが
同一工程条件の膜で形成されてなることがトランスファ
ゲート領域に形成されるトランスファゲートトランジス
タのしきい値を一致させることができ、フリッカをなく
すことができる点で好ましい。
【００２６】
実施の形態１ 図１は本発明の実施の形態１にかかわる固体撮像素子の
構成を示す概略平面説明図である。図１において１は感
光部、２は２相駆動ＣＣＤからなる垂直転送部のチャネ
ル領域すなわち垂直ＣＣＤ、１３は水平転送部すなわち
水平ＣＣＤ、１４は出力端子である。また、記号ａ１や
ｂ１などは各感光部の位置を画素領域ごとに座標の如く
示している。なお、図１では感光部ｂ１〜ｂ４の列にか
かわる垂直転送部の列についての駆動用配線が省略され
ている。
構成を示す概略平面説明図である。図１において１は感
光部、２は２相駆動ＣＣＤからなる垂直転送部のチャネ
ル領域すなわち垂直ＣＣＤ、１３は水平転送部すなわち
水平ＣＣＤ、１４は出力端子である。また、記号ａ１や
ｂ１などは各感光部の位置を画素領域ごとに座標の如く
示している。なお、図１では感光部ｂ１〜ｂ４の列にか
かわる垂直転送部の列についての駆動用配線が省略され
ている。
【００２７】本発明にかかわる固体撮像素子は２相駆動
ＣＣＤを垂直転送部に用いるので、感光部と、該感光部
１個に対応する１個の垂直転送部とによって１個の画素
領域が構成される。シリコンなどの基板上において複数
個の画素領域がアレイ状に２次元的に配列されて形成さ
れ、感光部の列と垂直転送部の列との共通の端部側に水
平転送部が形成されている。
ＣＣＤを垂直転送部に用いるので、感光部と、該感光部
１個に対応する１個の垂直転送部とによって１個の画素
領域が構成される。シリコンなどの基板上において複数
個の画素領域がアレイ状に２次元的に配列されて形成さ
れ、感光部の列と垂直転送部の列との共通の端部側に水
平転送部が形成されている。
【００２８】感光部１はＰＮ接合ダイオードからなり、
約２５６個の所定個数ずつ配列されて感光部の列をなし
ており、当該列が一定間隔を保って約２５６本並列に配
列されている。
約２５６個の所定個数ずつ配列されて感光部の列をなし
ており、当該列が一定間隔を保って約２５６本並列に配
列されている。
【００２９】垂直転送部のチャネル領域２すなわち垂直
ＣＣＤは、１個の垂直ＣＣＤが前記感光部の１個に対応
するようにして複数個の垂直ＣＣＤが直列接続されて配
列されて垂直ＣＣＤの列をなしており、当該列が前記感
光部の列のあいだに、やはり一定間隔を保って感光部の
列と同じ本数が並列に配列されている。
ＣＣＤは、１個の垂直ＣＣＤが前記感光部の１個に対応
するようにして複数個の垂直ＣＣＤが直列接続されて配
列されて垂直ＣＣＤの列をなしており、当該列が前記感
光部の列のあいだに、やはり一定間隔を保って感光部の
列と同じ本数が並列に配列されている。
【００３０】水平転送部すなわち水平ＣＣＤ１３は感光
部の列および垂直転送部の列の共通の端部側にあって感
光部の列１本と垂直転送部の列１本との１組に１個の水
平転送部が対応するようにして感光部の列数分の個数の
水平転送部が直列接続されて列状に配列されている。
部の列および垂直転送部の列の共通の端部側にあって感
光部の列１本と垂直転送部の列１本との１組に１個の水
平転送部が対応するようにして感光部の列数分の個数の
水平転送部が直列接続されて列状に配列されている。
【００３１】これらの感光部、垂直転送部および水平転
送部は、列上のそれぞれの感光部において入射光強度に
比例して発生する電荷が当該感光部の対応する垂直転送
部に順に信号として転送されて一連の信号の組とされ、
かつ、当該一連の信号の組が水平転送部に転送されうる
ように制御できるように結線されている。かかるアレイ
状の配列における画素の数や列の間隔などは前記結線の
方法や固体撮像素子の使用目的などにしたがって設計し
うる。また、本発明において用いられるＰＮ接合ダイオ
ードや電荷結合素子も従来のＰＮ接合ダイオードや電荷
結合素子と同様のものを用いうる。
送部は、列上のそれぞれの感光部において入射光強度に
比例して発生する電荷が当該感光部の対応する垂直転送
部に順に信号として転送されて一連の信号の組とされ、
かつ、当該一連の信号の組が水平転送部に転送されうる
ように制御できるように結線されている。かかるアレイ
状の配列における画素の数や列の間隔などは前記結線の
方法や固体撮像素子の使用目的などにしたがって設計し
うる。また、本発明において用いられるＰＮ接合ダイオ
ードや電荷結合素子も従来のＰＮ接合ダイオードや電荷
結合素子と同様のものを用いうる。
【００３２】つぎに、本発明の実施の形態１にかかわる
２相駆動用電位障壁領域（以下、単に電位障壁領域とも
いう）について説明する。図２は本発明の実施の形態１
にかかわる固体撮像素子の垂直方向５画素分の構成を横
置きにして示した平面説明図である。かかる構成におい
て図中に示す記号ａ１、ａ２などは図７〜９と同様、画
素または当該画素についての感光部の位置を水平ＣＣＤ
からみて水平ＣＣＤに近い側から順に座標の如く示して
いる。Ｋ（Ｋは１以上の整数）番目の画素というときも
同様である。図２において、１はＰＮ接合ダイオードか
らなる感光部、２は垂直転送部である垂直ＣＣＤのチャ
ネル領域、３は感光部１から垂直ＣＣＤ２への信号読み
出し口であるトランスファゲート領域すなわちＴＧ部で
あり、ＴＧ部は図２に示すように１感光部当り同方向に
２箇所設けられている。ここで、水平転送部に近いＴＧ
部を第１のＴＧ部といい、残りの１個のＴＧ部を第２の
ＴＧ部と呼ぶことにする。４は垂直ＣＣＤ２についての
１画素内の２個のＴＧ部のあいだに形成された電位障壁
領域である。かかる電位障壁領域は従来技術で説明した
方法を用いて形成することができる。５は垂直ＣＣＤの
ゲート電極およびＴＧ部のゲート電極を兼ねており、水
平転送部側からＫ番目の画素においては第２のＴＧ部
と、隣接するＫ＋１番目の画素においては第１のＴＧ部
と、電位障壁領域４を覆うように隣接画素にまたがって
形成されている。ここで各垂直ゲート電極５は電位障壁
領域４が終端（後尾）となっている。またゲート電極５
は１つおきに配線φ１または配線φ２に結線されていて
結線されたゲート電極には結線ごとに同じクロックパル
スが供給される。図３は２相駆動用クロックパルスを示
すグラフと各時間におけるポテンシャルプロファイルを
示すグラフである。図３において（ａ）および（ｂ）は
２相駆動時にゲート電極に印加される２相駆動用クロッ
クパルスを示している。今、図３（ａ）に示すクロック
パルスをクロックパルスＡ、図３（ｂ）に示すクロック
パルスをクロックパルスＢという。クロックパルスＡお
よびＢは各配線φ１およびφ２に印加され、πだけ位相
がずれた方形波である。また、図３において（ｃ）、
（ｄ）および（ｅ）はクロックパルスが発生させられる
ｔ1、ｔ2およびｔ3の各時間における垂直ＣＣＤチャネ
ル領域下に形成されるポテンシャルプロファイルを示し
ている。時間ｔ1→ｔ2→ｔ3にしたがい、ポテンシャル
パケット（一番ポテンシャルが深いところ）が右方向に
進んでおり、信号が右方向に転送可能である。
２相駆動用電位障壁領域（以下、単に電位障壁領域とも
いう）について説明する。図２は本発明の実施の形態１
にかかわる固体撮像素子の垂直方向５画素分の構成を横
置きにして示した平面説明図である。かかる構成におい
て図中に示す記号ａ１、ａ２などは図７〜９と同様、画
素または当該画素についての感光部の位置を水平ＣＣＤ
からみて水平ＣＣＤに近い側から順に座標の如く示して
いる。Ｋ（Ｋは１以上の整数）番目の画素というときも
同様である。図２において、１はＰＮ接合ダイオードか
らなる感光部、２は垂直転送部である垂直ＣＣＤのチャ
ネル領域、３は感光部１から垂直ＣＣＤ２への信号読み
出し口であるトランスファゲート領域すなわちＴＧ部で
あり、ＴＧ部は図２に示すように１感光部当り同方向に
２箇所設けられている。ここで、水平転送部に近いＴＧ
部を第１のＴＧ部といい、残りの１個のＴＧ部を第２の
ＴＧ部と呼ぶことにする。４は垂直ＣＣＤ２についての
１画素内の２個のＴＧ部のあいだに形成された電位障壁
領域である。かかる電位障壁領域は従来技術で説明した
方法を用いて形成することができる。５は垂直ＣＣＤの
ゲート電極およびＴＧ部のゲート電極を兼ねており、水
平転送部側からＫ番目の画素においては第２のＴＧ部
と、隣接するＫ＋１番目の画素においては第１のＴＧ部
と、電位障壁領域４を覆うように隣接画素にまたがって
形成されている。ここで各垂直ゲート電極５は電位障壁
領域４が終端（後尾）となっている。またゲート電極５
は１つおきに配線φ１または配線φ２に結線されていて
結線されたゲート電極には結線ごとに同じクロックパル
スが供給される。図３は２相駆動用クロックパルスを示
すグラフと各時間におけるポテンシャルプロファイルを
示すグラフである。図３において（ａ）および（ｂ）は
２相駆動時にゲート電極に印加される２相駆動用クロッ
クパルスを示している。今、図３（ａ）に示すクロック
パルスをクロックパルスＡ、図３（ｂ）に示すクロック
パルスをクロックパルスＢという。クロックパルスＡお
よびＢは各配線φ１およびφ２に印加され、πだけ位相
がずれた方形波である。また、図３において（ｃ）、
（ｄ）および（ｅ）はクロックパルスが発生させられる
ｔ1、ｔ2およびｔ3の各時間における垂直ＣＣＤチャネ
ル領域下に形成されるポテンシャルプロファイルを示し
ている。時間ｔ1→ｔ2→ｔ3にしたがい、ポテンシャル
パケット（一番ポテンシャルが深いところ）が右方向に
進んでおり、信号が右方向に転送可能である。
【００３３】つぎに図２に示した本発明にかかわる固体
撮像素子の動作を図３を用いて説明する。まず、信号読
み出しの第１フィールドでは配線φ２に結線されたゲー
ト電極５のみにＴＧ部３をＯＮにする電位を供給する。
これにより感光部１から垂直ＣＣＤ２へ電荷が転送され
入射光強度に比例した信号とされる。この電荷の転送の
際、ゲート電極５の列状の配列を反映して、垂直ＣＣＤ
２内ではまず感光部ａ１とａ２についての信号Ｓ12が混
合され、つぎに感光部ａ３とａ４についての信号Ｓ34が
混合され、さらに、感光部ａ５とａ６についての信号Ｓ
56が、というように、それぞれ完全に混合されている。
つぎにゲート電極５にＴＧ部をＯＦＦする電位を供給し
たのち、配線φ１とφ２にクロックパルスＡおよびＢを
印加して２相駆動によって制御してＳ12、Ｓ34、Ｓ56、
・・・と順に垂直転送を行う。そののち図示しない水平
ＣＣＤを動作させ、図示しない出力端子より順次、信号
Ｓ12、Ｓ34、Ｓ56・・・を読み出す。第１フィールドの
信号がすべて読み出されると、つぎに第２フィールドに
移る。第２フィールドでは、配線φ１に結線されたゲー
ト電極５のみにＴＧ部３をＯＮにする電位を供給し、感
光部１から垂直ＣＣＤ２へ電荷を転送して入射光強度に
比例した信号とする。この電荷の転送の際、ゲート電極
５の形状を反映して垂直ＣＣＤ２内では感光部ａ１につ
いての信号はそのままＳ1とされるが、つぎに感光部ａ
２とａ３についての信号Ｓ23は混合され、さらに、感光
部ａ４とａ５についての信号Ｓ45も、というように、そ
れぞれ完全に混合されている。以下、第１フィールド時
と同様に垂直ＣＣＤを２相駆動で動作させ、水平ＣＣＤ
も動作させることにより、出力端子より順次、信号
Ｓ1、Ｓ23、Ｓ45・・・が読み出される。したがって第
１フィールドと第２フィールドでは画素の組合せが異な
るうえに、隣接画素の信号が完全に混合して読み出され
ており、１フィールドごとに感光部の全画素が読み出さ
れるフィールド蓄積モードが２相駆動ＣＣＤでも正常に
実現される。
撮像素子の動作を図３を用いて説明する。まず、信号読
み出しの第１フィールドでは配線φ２に結線されたゲー
ト電極５のみにＴＧ部３をＯＮにする電位を供給する。
これにより感光部１から垂直ＣＣＤ２へ電荷が転送され
入射光強度に比例した信号とされる。この電荷の転送の
際、ゲート電極５の列状の配列を反映して、垂直ＣＣＤ
２内ではまず感光部ａ１とａ２についての信号Ｓ12が混
合され、つぎに感光部ａ３とａ４についての信号Ｓ34が
混合され、さらに、感光部ａ５とａ６についての信号Ｓ
56が、というように、それぞれ完全に混合されている。
つぎにゲート電極５にＴＧ部をＯＦＦする電位を供給し
たのち、配線φ１とφ２にクロックパルスＡおよびＢを
印加して２相駆動によって制御してＳ12、Ｓ34、Ｓ56、
・・・と順に垂直転送を行う。そののち図示しない水平
ＣＣＤを動作させ、図示しない出力端子より順次、信号
Ｓ12、Ｓ34、Ｓ56・・・を読み出す。第１フィールドの
信号がすべて読み出されると、つぎに第２フィールドに
移る。第２フィールドでは、配線φ１に結線されたゲー
ト電極５のみにＴＧ部３をＯＮにする電位を供給し、感
光部１から垂直ＣＣＤ２へ電荷を転送して入射光強度に
比例した信号とする。この電荷の転送の際、ゲート電極
５の形状を反映して垂直ＣＣＤ２内では感光部ａ１につ
いての信号はそのままＳ1とされるが、つぎに感光部ａ
２とａ３についての信号Ｓ23は混合され、さらに、感光
部ａ４とａ５についての信号Ｓ45も、というように、そ
れぞれ完全に混合されている。以下、第１フィールド時
と同様に垂直ＣＣＤを２相駆動で動作させ、水平ＣＣＤ
も動作させることにより、出力端子より順次、信号
Ｓ1、Ｓ23、Ｓ45・・・が読み出される。したがって第
１フィールドと第２フィールドでは画素の組合せが異な
るうえに、隣接画素の信号が完全に混合して読み出され
ており、１フィールドごとに感光部の全画素が読み出さ
れるフィールド蓄積モードが２相駆動ＣＣＤでも正常に
実現される。
【００３４】以上のように、本発明にかかわる固体撮像
素子では、ＴＧ部３が１画素当り同方向に２箇所設けら
れており、その中間に電位障壁領域４が形成され、ゲー
ト電極５が電位障壁領域４を後尾にして前述のように隣
接画素にまたがって形成されているので、２相駆動ＣＣ
Ｄによってもフィールド蓄積モードによる制御が可能で
ある。これにより、本発明にかかわる固体撮像素子は、
従来、垂直ＣＣＤに４相駆動ＣＣＤや３相駆動ＣＣＤで
実現できているフィールド蓄積モードが、２相駆動ＣＣ
Ｄで実現できるようになるため、素子内のピン数削減の
効果を奏する。さらにはピン数削減により外部熱流入が
低減される効果をも奏する。
素子では、ＴＧ部３が１画素当り同方向に２箇所設けら
れており、その中間に電位障壁領域４が形成され、ゲー
ト電極５が電位障壁領域４を後尾にして前述のように隣
接画素にまたがって形成されているので、２相駆動ＣＣ
Ｄによってもフィールド蓄積モードによる制御が可能で
ある。これにより、本発明にかかわる固体撮像素子は、
従来、垂直ＣＣＤに４相駆動ＣＣＤや３相駆動ＣＣＤで
実現できているフィールド蓄積モードが、２相駆動ＣＣ
Ｄで実現できるようになるため、素子内のピン数削減の
効果を奏する。さらにはピン数削減により外部熱流入が
低減される効果をも奏する。
【００３５】実施の形態２ つぎに、本発明にかかわる実施の形態２について説明す
る。図４は本発明にかかわる実施の形態２の固体撮像素
子の垂直方向５画素分の構成を横置きにして示した平面
説明図である。図４では図２と同一部分には同一の符号
を用いて示した。また、図２におけるゲート電極５を１
画素当り４分割された分割ゲート電極の組として示して
おり、符号６〜９で示した。画素内の２個のＴＧ部３の
あいだのゲート電極７の下層には２相駆動用電位障壁領
域４が形成されている。また垂直ＣＣＤの転送方向に対
して、本実施例においては、Ｋ番目の画素についての分
割ゲート電極８および９ならびに隣接するＫ＋１番目の
画素についての分割電位６および７の順に１セットとな
るように配線φ１または配線φ２に交互に結線した上
で、同じクロックパルスが供給されるようになってい
る。その他の構成は実施の形態１と同じである。この実
施の形態２でも、２相駆動によるフィールド蓄積モード
が実現でき、実施の形態１と同様の効果がえられる。さ
らに本実施の形態２のばあいにはゲート電極を４分割し
ているので、たとえば分割ゲート電極６と８とを第１の
ポリシリコンで形成し、分割ゲート電極６と８とをマス
クとして利用してイオン注入することにより電位障壁領
域４を形成したのち、分割ゲート電極７と９とを前記第
１とは異なる第２のポリシリコンとなるように形成しう
る。これにより、分割ゲート電極７と９との形成前に、
ゲート電極７の下層にのみ電位障壁領域４を自己整合
（セルフアライン）的に設けることができる利点も有す
る。
る。図４は本発明にかかわる実施の形態２の固体撮像素
子の垂直方向５画素分の構成を横置きにして示した平面
説明図である。図４では図２と同一部分には同一の符号
を用いて示した。また、図２におけるゲート電極５を１
画素当り４分割された分割ゲート電極の組として示して
おり、符号６〜９で示した。画素内の２個のＴＧ部３の
あいだのゲート電極７の下層には２相駆動用電位障壁領
域４が形成されている。また垂直ＣＣＤの転送方向に対
して、本実施例においては、Ｋ番目の画素についての分
割ゲート電極８および９ならびに隣接するＫ＋１番目の
画素についての分割電位６および７の順に１セットとな
るように配線φ１または配線φ２に交互に結線した上
で、同じクロックパルスが供給されるようになってい
る。その他の構成は実施の形態１と同じである。この実
施の形態２でも、２相駆動によるフィールド蓄積モード
が実現でき、実施の形態１と同様の効果がえられる。さ
らに本実施の形態２のばあいにはゲート電極を４分割し
ているので、たとえば分割ゲート電極６と８とを第１の
ポリシリコンで形成し、分割ゲート電極６と８とをマス
クとして利用してイオン注入することにより電位障壁領
域４を形成したのち、分割ゲート電極７と９とを前記第
１とは異なる第２のポリシリコンとなるように形成しう
る。これにより、分割ゲート電極７と９との形成前に、
ゲート電極７の下層にのみ電位障壁領域４を自己整合
（セルフアライン）的に設けることができる利点も有す
る。
【００３６】前記実施の形態２においては、ゲート電極
を１画素当り４分割したものを示したが、同一画素内２
つのＴＧ部間で電位障壁領域上のゲート電極を独立させ
た上で、ゲート電極が１画素当り２分割以上であって
も、電位障壁領域上のゲート電極が後尾となるようにさ
え結線すれば、実施の形態２と全く同様の効果がえられ
る。
を１画素当り４分割したものを示したが、同一画素内２
つのＴＧ部間で電位障壁領域上のゲート電極を独立させ
た上で、ゲート電極が１画素当り２分割以上であって
も、電位障壁領域上のゲート電極が後尾となるようにさ
え結線すれば、実施の形態２と全く同様の効果がえられ
る。
【００３７】実施の形態３ つぎに、本発明にかかわる実施の形態３について説明す
る。図５は本発明にかかわる実施の形態３の固体撮像素
子の垂直方向５画素分の構成を横置きにして示した平面
説明図である。図５においても図２および図４と同一部
分には同一の符号を用いて示した。１０は本実施の形態
３にかかわる２相駆動用電位障壁領域である。また図５
では、図４と同様に図２におけるゲート電極５を１画素
当り４分割された分割ゲート電極の組として示してお
り、それぞれ符号６〜９で示している。ただし、２相駆
動用電位障壁領域１０は隣接画素間の２つのＴＧ部３の
あいだのゲート電極９の下層に形成されている。また垂
直ＣＣＤの転送方向に対して分割ゲート電極６、７、８
および９の順に１セットとなるように配線φ１または配
線φ２に交互に結線し、結線されたゲート電極には結線
ごとに同じクロックパルスが供給されるようになってい
る。その他の構成は実施の形態２と同じである。
る。図５は本発明にかかわる実施の形態３の固体撮像素
子の垂直方向５画素分の構成を横置きにして示した平面
説明図である。図５においても図２および図４と同一部
分には同一の符号を用いて示した。１０は本実施の形態
３にかかわる２相駆動用電位障壁領域である。また図５
では、図４と同様に図２におけるゲート電極５を１画素
当り４分割された分割ゲート電極の組として示してお
り、それぞれ符号６〜９で示している。ただし、２相駆
動用電位障壁領域１０は隣接画素間の２つのＴＧ部３の
あいだのゲート電極９の下層に形成されている。また垂
直ＣＣＤの転送方向に対して分割ゲート電極６、７、８
および９の順に１セットとなるように配線φ１または配
線φ２に交互に結線し、結線されたゲート電極には結線
ごとに同じクロックパルスが供給されるようになってい
る。その他の構成は実施の形態２と同じである。
【００３８】図６は２相駆動用クロックパルスを示すグ
ラフと各時間におけるポテンシャルプロファイルを示す
グラフである。図６において（ａ）および（ｂ）は実施
の形態３に用いる２相駆動時にゲート電極に印加する２
相駆動用クロックパルスを示している。また、図６にお
いて（ｃ）、（ｄ）および（ｅ）は実施の形態３におい
て用いられるクロックパルスの各時間における垂直ＣＣ
Ｄチャネル領域下に形成されるポテンシャルプロファイ
ルを示している。図６に示したクロックパルスの印加方
法は、実施の形態１において図３について説明した方法
と同じである。また図６に示したポテンシャルプロファ
イルについても実施の形態１で説明したように同様に形
成される。
ラフと各時間におけるポテンシャルプロファイルを示す
グラフである。図６において（ａ）および（ｂ）は実施
の形態３に用いる２相駆動時にゲート電極に印加する２
相駆動用クロックパルスを示している。また、図６にお
いて（ｃ）、（ｄ）および（ｅ）は実施の形態３におい
て用いられるクロックパルスの各時間における垂直ＣＣ
Ｄチャネル領域下に形成されるポテンシャルプロファイ
ルを示している。図６に示したクロックパルスの印加方
法は、実施の形態１において図３について説明した方法
と同じである。また図６に示したポテンシャルプロファ
イルについても実施の形態１で説明したように同様に形
成される。
【００３９】つぎに図５に示した本発明にかかわる固体
撮像素子の動作を図６を用いて説明する。まず、信号読
み出しの第１フィールドでは配線φ２に結線された分割
ゲート電極６〜９のみにＴＧ部３をＯＮする電位を供給
し、感光部１から垂直ＣＣＤ２へ電荷を転送して該電荷
を入射光強度に比例した信号とする。この電荷の転送の
際、分割ゲート電極６〜９のセットを反映して、１つお
きの奇数（１、３、５、・・・）番目の画素についての
信号のみが垂直ＣＣＤ２へ読み出される。つぎに図６に
示したクロックパルスを分割ゲート電極６〜９に印加し
て２相駆動による垂直転送を行う。そののち図示しない
水平ＣＣＤを動作させ、図示しない出力端子より順次、
信号を読み出す。第１フィールドの信号がすべて読み出
されると、つぎに第２フィールドに移る。第２フィール
ドでは配線φ１に結線されたゲート電極６〜９のみにＴ
Ｇ部３をＯＮにする電位を供給する。この時、垂直ＣＣ
Ｄ２内には、偶数（２、４、６、・・・）番目の画素に
ついての信号のみが読み出される。以下、第１フィール
ド時と同様に垂直ＣＣＤを２相駆動で動作させ、水平Ｃ
ＣＤも動作させることにより、出力端子より順次、信号
が読み出される。したがって、第１フィールドでは奇数
番目の全画素についての信号が、第２フィールドでは偶
数番目の全画素についての信号が読み出されており、本
構成によってフレーム蓄積モードが実現できる。
撮像素子の動作を図６を用いて説明する。まず、信号読
み出しの第１フィールドでは配線φ２に結線された分割
ゲート電極６〜９のみにＴＧ部３をＯＮする電位を供給
し、感光部１から垂直ＣＣＤ２へ電荷を転送して該電荷
を入射光強度に比例した信号とする。この電荷の転送の
際、分割ゲート電極６〜９のセットを反映して、１つお
きの奇数（１、３、５、・・・）番目の画素についての
信号のみが垂直ＣＣＤ２へ読み出される。つぎに図６に
示したクロックパルスを分割ゲート電極６〜９に印加し
て２相駆動による垂直転送を行う。そののち図示しない
水平ＣＣＤを動作させ、図示しない出力端子より順次、
信号を読み出す。第１フィールドの信号がすべて読み出
されると、つぎに第２フィールドに移る。第２フィール
ドでは配線φ１に結線されたゲート電極６〜９のみにＴ
Ｇ部３をＯＮにする電位を供給する。この時、垂直ＣＣ
Ｄ２内には、偶数（２、４、６、・・・）番目の画素に
ついての信号のみが読み出される。以下、第１フィール
ド時と同様に垂直ＣＣＤを２相駆動で動作させ、水平Ｃ
ＣＤも動作させることにより、出力端子より順次、信号
が読み出される。したがって、第１フィールドでは奇数
番目の全画素についての信号が、第２フィールドでは偶
数番目の全画素についての信号が読み出されており、本
構成によってフレーム蓄積モードが実現できる。
【００４０】また本実施の形態３においてはゲート電極
を４分割しているので、たとえば分割ゲート電極６と８
とを前記第１のポリシリコンで形成し、分割ゲート電極
７と９とを前記第２のポリシリコンで形成しうる。これ
により、分割ゲート電極７と９との形成前に、分割ゲー
ト電極６と８とをマスクとして用いてイオン注入するこ
とにより、分割ゲート電極９の下層にのみ電位障壁領域
１０を自己整合（セルフアライン）的に設けることがで
きる利点を有する。
を４分割しているので、たとえば分割ゲート電極６と８
とを前記第１のポリシリコンで形成し、分割ゲート電極
７と９とを前記第２のポリシリコンで形成しうる。これ
により、分割ゲート電極７と９との形成前に、分割ゲー
ト電極６と８とをマスクとして用いてイオン注入するこ
とにより、分割ゲート電極９の下層にのみ電位障壁領域
１０を自己整合（セルフアライン）的に設けることがで
きる利点を有する。
【００４１】前記実施の形態３においては、ゲート電極
を１画素当り４分割したものを示したが、隣接する画素
のＴＧ部間で電位障壁領域上のゲート電極を独立させた
上で、ゲート電極が１画素当り２分割以上であっても、
電位障壁領域上のゲート電極が後尾となるようにさえ結
線すれば、実施の形態３と全く同様の効果がえられる。
を１画素当り４分割したものを示したが、隣接する画素
のＴＧ部間で電位障壁領域上のゲート電極を独立させた
上で、ゲート電極が１画素当り２分割以上であっても、
電位障壁領域上のゲート電極が後尾となるようにさえ結
線すれば、実施の形態３と全く同様の効果がえられる。
【００４２】本発明におけるもっとも好ましい実施の形
態は実施の形態２に基づいた構成にさらに以下に示す内
容を付加したものである。
態は実施の形態２に基づいた構成にさらに以下に示す内
容を付加したものである。
【００４３】まず、Ｐ型シリコンからなる基板上に白金
シリサイドショットキバリアダイオードからなる感光
部、ｎ型埋込みチャネルＣＣＤからなる垂直転送部およ
びｎ型埋込チャネルＣＣＤからなる水平転送部を厚さが
それぞれ５ｎｍ、３００ｎｍおよび３００ｎｍとなるよ
う蒸着法およびイオン注入法によって形成する。また、
各部の大きさはそれぞれ１８μｍ角、２μｍ×２０μｍ
および６．５μｍ×４０μｍである。つぎにトランスフ
ァゲート領域をリンドープシリコンを用いて厚さ３００
ｎｍ、２．５μｍ幅、反応性イオンエッチング法によっ
て２個形成した。
シリサイドショットキバリアダイオードからなる感光
部、ｎ型埋込みチャネルＣＣＤからなる垂直転送部およ
びｎ型埋込チャネルＣＣＤからなる水平転送部を厚さが
それぞれ５ｎｍ、３００ｎｍおよび３００ｎｍとなるよ
う蒸着法およびイオン注入法によって形成する。また、
各部の大きさはそれぞれ１８μｍ角、２μｍ×２０μｍ
および６．５μｍ×４０μｍである。つぎにトランスフ
ァゲート領域をリンドープシリコンを用いて厚さ３００
ｎｍ、２．５μｍ幅、反応性イオンエッチング法によっ
て２個形成した。
【００４４】もっとも好ましい形態においては垂直ＣＣ
Ｄのチャネル領域は２個に分割される。この上にゲート
電極をリンドープシリコンを用いて厚さ３００ｎｍ、反
応性イオンエッチング法によって形成した。
Ｄのチャネル領域は２個に分割される。この上にゲート
電極をリンドープシリコンを用いて厚さ３００ｎｍ、反
応性イオンエッチング法によって形成した。
【００４５】このようにして形成した本発明の固体撮像
素子は２相駆動ＣＣＤを用いてフィールド蓄積モードが
実現でき、さらに、ピン数削減、外部熱流入の低減、製
造フローの統一によるコストダウン、フリッカの低減、
などの効果がえられるがとくにピン数削減の点が優れて
いる。
素子は２相駆動ＣＣＤを用いてフィールド蓄積モードが
実現でき、さらに、ピン数削減、外部熱流入の低減、製
造フローの統一によるコストダウン、フリッカの低減、
などの効果がえられるがとくにピン数削減の点が優れて
いる。
【００４６】なお、前述の各実施例において、感光部は
ＰＮ接合ダイオードの場合を示したが、ＭＯＳトランジ
スタ型光検出器やＰｔＳｉ／ｐ−Ｓｉショットキ接合型
光検出器などの他の光検出器であっても良い。なおＰｔ
Ｓｉ／ｐ−Ｓｉショットキ接合型光検出器は、白金シリ
サイドとＰ型シリコン基板間に形成されるショットキバ
リアダイオードを用いるものであり、３〜５μｍ帯の赤
外線を検出できる。
ＰＮ接合ダイオードの場合を示したが、ＭＯＳトランジ
スタ型光検出器やＰｔＳｉ／ｐ−Ｓｉショットキ接合型
光検出器などの他の光検出器であっても良い。なおＰｔ
Ｓｉ／ｐ−Ｓｉショットキ接合型光検出器は、白金シリ
サイドとＰ型シリコン基板間に形成されるショットキバ
リアダイオードを用いるものであり、３〜５μｍ帯の赤
外線を検出できる。
【００４７】また、前述の各実施の形態における垂直転
送部および水平転送部のチャネル領域は、表面チャネル
型（surface channel charge coupled device、ＳＣＣ
Ｄ）であっても埋め込みチャネル型（buried channel c
harge coupled device、ＢＣＣＤ）であっても構わな
い。
送部および水平転送部のチャネル領域は、表面チャネル
型（surface channel charge coupled device、ＳＣＣ
Ｄ）であっても埋め込みチャネル型（buried channel c
harge coupled device、ＢＣＣＤ）であっても構わな
い。
【００４８】また、前述の各実施の形態におけるゲート
電極はポリシリコン電極でもポリサイド電極であっても
金属電極であっても良い。
電極はポリシリコン電極でもポリサイド電極であっても
金属電極であっても良い。
【００４９】さらに、前述の各実施の形態のインターレ
ース時において、第１フィールドと第２フィールドとの
読み出し順序が逆であっても構わない。
ース時において、第１フィールドと第２フィールドとの
読み出し順序が逆であっても構わない。
【００５０】また、前述の各実施の形態では垂直ＣＣＤ
内の電位障壁領域をイオン注入により形成するばあいを
示したが、ゲート電極の下層の絶縁膜の厚さを変えて形
成するなどの他の方法で形成しても良い。
内の電位障壁領域をイオン注入により形成するばあいを
示したが、ゲート電極の下層の絶縁膜の厚さを変えて形
成するなどの他の方法で形成しても良い。
【００５１】
【発明の効果】以上のように、本発明にかかわる固体撮
像素子では、ＴＧ部３が１画素当り同方向に２箇所設け
られ、かつ、画素内の２つのＴＧ部３間に２相駆動用電
位障壁領域４が形成されているので２相駆動用ＣＣＤを
用いてフィールド蓄積モードが実現できる。また、隣接
する画素のＴＧ部３間に２相駆動用電位障壁領域１０が
形成され、分割ゲート電極６〜９が電位障壁領域１０上
の分割ゲート電極９を後尾にして結線されて形成されて
いるので、２相駆動用ＣＣＤを用いてフレーム蓄積モー
ドが実現できる。
像素子では、ＴＧ部３が１画素当り同方向に２箇所設け
られ、かつ、画素内の２つのＴＧ部３間に２相駆動用電
位障壁領域４が形成されているので２相駆動用ＣＣＤを
用いてフィールド蓄積モードが実現できる。また、隣接
する画素のＴＧ部３間に２相駆動用電位障壁領域１０が
形成され、分割ゲート電極６〜９が電位障壁領域１０上
の分割ゲート電極９を後尾にして結線されて形成されて
いるので、２相駆動用ＣＣＤを用いてフレーム蓄積モー
ドが実現できる。
【００５２】またゲート電極を４分割しているので、た
とえば分割ゲート電極６と８とを前記第１のポリシリコ
ンで形成し、分割ゲート電極７と９とを前記第２のポリ
シリコンで形成しうる。これにより、実施の形態２にお
いては分割ゲート電極７と９との形成前に、分割ゲート
電極６と８とをマスクとして用いてイオン注入すること
により、分割ゲート電極７の下層にのみ電位障壁領域４
を自己整合（セルフアライン）的に設けることができる
利点を有する。また、同様に、実施の形態３においては
分割電極９の下層にのみ電位障壁領域１０を自己整合
（セルフアライン）的に設けることができる利点を有す
る。
とえば分割ゲート電極６と８とを前記第１のポリシリコ
ンで形成し、分割ゲート電極７と９とを前記第２のポリ
シリコンで形成しうる。これにより、実施の形態２にお
いては分割ゲート電極７と９との形成前に、分割ゲート
電極６と８とをマスクとして用いてイオン注入すること
により、分割ゲート電極７の下層にのみ電位障壁領域４
を自己整合（セルフアライン）的に設けることができる
利点を有する。また、同様に、実施の形態３においては
分割電極９の下層にのみ電位障壁領域１０を自己整合
（セルフアライン）的に設けることができる利点を有す
る。
【００５３】さらに、本発明の固体撮像素子は従来のシ
リコンＬＳＩ技術により製造でき、あらたな設備投資を
必要としない。すなわち、本発明の固体撮像素子は固体
撮像素子の使用目的に応じて２相駆動フレーム蓄積モー
ド用および２相駆動フィールド蓄積モード用のいずれを
も選択でき、製造工程の変更は２相駆動用電位障壁領域
を形成する際の写真製版マスクと、分割ゲート電極の結
線方法を決める写真製版マスクのみを変更するのみで良
く、製造フローそのものは変更する必要がなく、同一で
良いため、製造コストの上昇がない利点を有する。
リコンＬＳＩ技術により製造でき、あらたな設備投資を
必要としない。すなわち、本発明の固体撮像素子は固体
撮像素子の使用目的に応じて２相駆動フレーム蓄積モー
ド用および２相駆動フィールド蓄積モード用のいずれを
も選択でき、製造工程の変更は２相駆動用電位障壁領域
を形成する際の写真製版マスクと、分割ゲート電極の結
線方法を決める写真製版マスクのみを変更するのみで良
く、製造フローそのものは変更する必要がなく、同一で
良いため、製造コストの上昇がない利点を有する。
【００５４】なお、前述の各実施の形態において全ての
トランスファゲートを兼ねる領域のゲート電極を同層の
ポリシリコン等の膜で形成してやると、トランスファゲ
ートのしきい値電圧（Ｖｔｈ）が統一され、感光部から
垂直ＣＣＤへの信号の転送のＯＮ−ＯＦＦ電圧を決める
ポテンシャルが固体撮像素子内で一定となるため、イン
ターレース走査時のフィールドごとに感光部から垂直Ｃ
ＣＤへ信号を読み出すトランスファゲートが異なること
により発生するフリッカが低減できる。
トランスファゲートを兼ねる領域のゲート電極を同層の
ポリシリコン等の膜で形成してやると、トランスファゲ
ートのしきい値電圧（Ｖｔｈ）が統一され、感光部から
垂直ＣＣＤへの信号の転送のＯＮ−ＯＦＦ電圧を決める
ポテンシャルが固体撮像素子内で一定となるため、イン
ターレース走査時のフィールドごとに感光部から垂直Ｃ
ＣＤへ信号を読み出すトランスファゲートが異なること
により発生するフリッカが低減できる。
【図１】 本発明の実施の形態１にかかわる固体撮像素
子の構成を示す平面説明図である。
子の構成を示す平面説明図である。
【図２】 本発明の実施の形態１にかかわる固体撮像素
子の垂直方向の構成を示す平面説明図である。
子の垂直方向の構成を示す平面説明図である。
【図３】 本発明の実施の形態１に用いる２相駆動用ク
ロックパルスを示すグラフと、各時間におけるポテンシ
ャルプロファイルを示すグラフである。
ロックパルスを示すグラフと、各時間におけるポテンシ
ャルプロファイルを示すグラフである。
【図４】 本発明の他の実施の形態にかかわる固体撮像
素子の垂直方向の構成を示した平面説明図である。
素子の垂直方向の構成を示した平面説明図である。
【図５】 本発明の他の実施の形態にかかわる固体撮像
素子の垂直方向の構成を示した平面説明図である。
素子の垂直方向の構成を示した平面説明図である。
【図６】 本発明の他の実施の形態において用いる２相
駆動用クロックパルスを示すグラフと、各時間における
ポテンシャルプロファイルを示すグラフである。
駆動用クロックパルスを示すグラフと、各時間における
ポテンシャルプロファイルを示すグラフである。
【図７】 従来のインタライン転送型ＣＣＤの固体撮像
素子の構成を示す平面説明図である。
素子の構成を示す平面説明図である。
【図８】 フレーム蓄積モードにおける信号読み出しの
第１フィールドおよび第２フィールドについての動作原
理を示す説明図である。
第１フィールドおよび第２フィールドについての動作原
理を示す説明図である。
【図９】 フィールド蓄積モードにおける信号読み出し
の第１フィールドおよび第２フィールドについての動作
原理を示す説明図である。
の第１フィールドおよび第２フィールドについての動作
原理を示す説明図である。
【図１０】 ２相駆動ＣＣＤの電極構造の２つの例を示
す断面説明図と代表的なポテンシャルプロファイルを電
極構造に対応させて示したグラフである。
す断面説明図と代表的なポテンシャルプロファイルを電
極構造に対応させて示したグラフである。
１、２１ 感光部、２、２２１、２２２ 垂直ＣＣＤの
チャネル領域、３ トランスファゲート領域、４、１０
２相駆動用電位障壁領域、５、２７ ゲート電極、６
〜９ 分割ゲート電極、１３、２３ 水平転送部、１
４、２４ 出力端子、２２ 垂直転送部、２５ シリコ
ン基板、２６ ＳｉＯ2絶縁膜、２８ 電位障壁領域。
チャネル領域、３ トランスファゲート領域、４、１０
２相駆動用電位障壁領域、５、２７ ゲート電極、６
〜９ 分割ゲート電極、１３、２３ 水平転送部、１
４、２４ 出力端子、２２ 垂直転送部、２５ シリコ
ン基板、２６ ＳｉＯ2絶縁膜、２８ 電位障壁領域。
Claims (9)
- 【請求項１】 複数個の画素領域と水平転送部とを有
し、前記画素領域は感光部および垂直転送部からなり、
（ａ）複数個の前記画素領域がアレイ状に配列されてお
り、該配列において、 前記感光部は所定個数ずつ配列された感光部の列をな
し、当該列は一定間隔を保って複数本並列に配列され、 前記垂直転送部は互いに直列接続されて所定個数ずつ配
列された垂直転送部の列をなし、１個の前記垂直転送部
が前記感光部の１個に対応するように前記垂直転送部の
列が前記感光部の列のあいだに配列され、かつ、 前記水平転送部は前記感光部の列と前記垂直転送部の列
との共通の端部側にあって１本の前記感光部の列と１本
の前記垂直転送部の列との組に対して１個の水平転送部
が対応するように１本の列状に直列接続され、（ｂ）前
記感光部は入射光強度に比例して電荷を発生し、（ｃ）
前記垂直転送部は２相駆動電荷結合素子からなるチャネ
ル領域からなり、当該垂直転送部に対応する前記感光部
において発生した電荷が当該垂直転送部に転送されて前
記入射光強度に比例した信号とされ、かつ、（ｄ）前記
水平転送部は電荷結合素子からなり、前記信号が所定の
制御にしたがって当該水平転送部に順次転送される固体
撮像素子であって、 前記感光部と、該感光部に対応する前記チャネル領域と
のあいだに２個のトランスファゲート領域を設けたこと
を特徴とする固体撮像素子。 - 【請求項２】 前記チャネル領域についての前記２個の
トランスファゲート領域のあいだの領域に２相駆動用電
位障壁領域を形成し、さらに、前記２個のトランスファ
ゲート領域のうち前記水平転送部に近い側の１個を第１
のトランスファゲート領域といい、残りの１個を第２の
トランスファゲート領域というとき、Ｋを１以上の整数
として前記水平転送部に近い側からＫ番目の画素領域に
ついての第２のトランスファゲート領域およびチャネル
領域ならびに隣接するＫ＋１番目の画素領域についての
チャネル領域、第１のトランスファゲート領域および２
相駆動用電位障壁領域を覆って、かつ、該２相駆動用電
位障壁領域を後尾としてゲート電極が形成されてなる請
求項１記載の固体撮像素子。 - 【請求項３】 前記ゲート電極が２以上の整数個に分割
された分割ゲート電極の組である請求項２記載の固体撮
像素子。 - 【請求項４】 前記分割ゲート電極のうち少なくとも１
個は前記２相駆動用電位障壁領域上のみに形成されてな
る請求項３記載の固体撮像素子。 - 【請求項５】 前記分割ゲート電極のうち、前記第１の
トランスファゲート領域上のみに形成される第１のトラ
ンスファゲート電極と前記第２のトランスファゲート領
域上に形成される第２のトランスファゲート電極とが同
一工程条件の膜で形成されてなる請求項３記載の固体撮
像素子。 - 【請求項６】 前記チャネル領域についての２個のトラ
ンスファゲート領域のあいだの領域に２相駆動用電位障
壁領域を形成し、さらに、前記２個のトランスファゲー
ト領域のうち、前記水平転送部に近い側の１個を第１の
トランスファゲート領域といい、残りの１個を第２のト
ランスファゲート領域というとき、１個のチャネル領域
についての第１および第２のトランスファゲート領域
と、前記チャネル領域と前記２相駆動用電位障壁領域と
を覆って、かつ、該２相駆動用電位障壁領域を後尾とし
てゲート電極が形成されてなる請求項１記載の固体撮像
素子。 - 【請求項７】 前記ゲート電極が２以上の整数個に分割
された分割ゲート電極の組である請求項６記載の固体撮
像素子。 - 【請求項８】 前記分割ゲート電極のうち少なくとも１
個は前記電位障壁領域上のみに形成されてなる請求項７
記載の固体撮像素子。 - 【請求項９】 前記分割ゲート電極のうち、前記第１の
トランスファゲート領域上に形成される第１のトランス
ファゲート電極と前記第２のトランスファゲート領域上
に形成される第２のトランスファゲート電極とが同一工
程条件の膜で形成されてなる請求項８記載の固体撮像素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8080040A JPH09275206A (ja) | 1996-04-02 | 1996-04-02 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8080040A JPH09275206A (ja) | 1996-04-02 | 1996-04-02 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275206A true JPH09275206A (ja) | 1997-10-21 |
Family
ID=13707144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8080040A Pending JPH09275206A (ja) | 1996-04-02 | 1996-04-02 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275206A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6760072B1 (en) | 1998-07-03 | 2004-07-06 | Nec Electronics Corporation | Multi-phase readout of signal charge to vertical CCD |
-
1996
- 1996-04-02 JP JP8080040A patent/JPH09275206A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6760072B1 (en) | 1998-07-03 | 2004-07-06 | Nec Electronics Corporation | Multi-phase readout of signal charge to vertical CCD |
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