JPH0927616A - 電界効果半導体装置及びその製造方法 - Google Patents
電界効果半導体装置及びその製造方法Info
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- JPH0927616A JPH0927616A JP17718395A JP17718395A JPH0927616A JP H0927616 A JPH0927616 A JP H0927616A JP 17718395 A JP17718395 A JP 17718395A JP 17718395 A JP17718395 A JP 17718395A JP H0927616 A JPH0927616 A JP H0927616A
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Abstract
(57)【要約】
【目的】 電界効果半導体装置及びその製造方法に関
し、三族−五族化合物半導体を材料とする電界効果半導
体装置に於ける表面空乏化に依る素子特性劣化が起こり
難く、また、ショート・チャネル効果が小さくなるよう
にする。 【構成】 電界効果半導体装置がＨＥＭＴである場合、
選択再成長ｉ−ＧａＡｓからなるチャネル層３７の真性
領域３７Ａに比較して表面側に位置すると共にチャネル
層３７に於ける真性領域３７Ａとの間に引き出し領域３
７Ｂを介して接続されたｎ+ −ＧａＡｓからなるソース
層３４及びドレイン層３５が形成される。
し、三族−五族化合物半導体を材料とする電界効果半導
体装置に於ける表面空乏化に依る素子特性劣化が起こり
難く、また、ショート・チャネル効果が小さくなるよう
にする。 【構成】 電界効果半導体装置がＨＥＭＴである場合、
選択再成長ｉ−ＧａＡｓからなるチャネル層３７の真性
領域３７Ａに比較して表面側に位置すると共にチャネル
層３７に於ける真性領域３７Ａとの間に引き出し領域３
７Ｂを介して接続されたｎ+ −ＧａＡｓからなるソース
層３４及びドレイン層３５が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、三族−五族化合物半導
体を材料とする電界効果トランジスタを含む半導体装置
及びその製造方法に関する。
体を材料とする電界効果トランジスタを含む半導体装置
及びその製造方法に関する。
【０００２】例えば高電子移動度トランジスタ（ｈｉｇ
ｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓ
ｉｓｔｏｒ：ＨＥＭＴ）などの三族−五族化合物半導体
を材料とする電界効果トランジスタは、高周波特性、高
速動作性、低雑音性に優れている為、現在、広い分野で
用いられているが、未だ改良の余地を残している。
ｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓ
ｉｓｔｏｒ：ＨＥＭＴ）などの三族−五族化合物半導体
を材料とする電界効果トランジスタは、高周波特性、高
速動作性、低雑音性に優れている為、現在、広い分野で
用いられているが、未だ改良の余地を残している。
【０００３】本発明に依れば、この種の電界効果半導体
装置の性能を更に向上させる為の一手段が与えられる。
装置の性能を更に向上させる為の一手段が与えられる。
【０００４】
【従来の技術】図６は従来の技術に依る標準的なＨＥＭ
Ｔを表す要部切断側面図である。
Ｔを表す要部切断側面図である。
【０００５】図に於いて、１は半絶縁性ＧａＡｓ基板、
２はｉ−ＧａＡｓチャネル層、３はｎ−ＡｌＧａＡｓ電
子供給層、３Ａは表面空乏層、４は金属ゲート電極、５
は金属ソース電極、６は金属ドレイン電極、７は二次元
電子ガス層、ＲS は表面空乏層３Ａに起因する寄生抵抗
をそれぞれ示している。
２はｉ−ＧａＡｓチャネル層、３はｎ−ＡｌＧａＡｓ電
子供給層、３Ａは表面空乏層、４は金属ゲート電極、５
は金属ソース電極、６は金属ドレイン電極、７は二次元
電子ガス層、ＲS は表面空乏層３Ａに起因する寄生抵抗
をそれぞれ示している。
【０００６】図示のＨＥＭＴを製造するには、 （１） 分子線エピタキシャル成長（ｍｏｌｅｃｕｌａ
ｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法、或いは、
有機金属化学気相成長（ｍｅｔａｌｏｒｇａｎｉｃ ｃ
ｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏ
ｎ：ＭＯＣＶＤ）法など適宜の技法を適用することに依
り、半絶縁性ＧａＡｓ基板１上にｉ−ＧａＡｓチャネル
層２、ｎ−ＡｌＧａＡｓ電子供給層３を積層成長する。
ｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法、或いは、
有機金属化学気相成長（ｍｅｔａｌｏｒｇａｎｉｃ ｃ
ｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏ
ｎ：ＭＯＣＶＤ）法など適宜の技法を適用することに依
り、半絶縁性ＧａＡｓ基板１上にｉ−ＧａＡｓチャネル
層２、ｎ−ＡｌＧａＡｓ電子供給層３を積層成長する。
【０００７】（２） 電子供給層３との間でショットキ
・バリヤを生成する金属ゲート電極４を形成し、また、
チャネル層２に生成されるチャネルである二次元電子ガ
ス層７とオーミック・コンタクトする金属ソース電極５
及び金属ドレイン電極６を形成する。
・バリヤを生成する金属ゲート電極４を形成し、また、
チャネル層２に生成されるチャネルである二次元電子ガ
ス層７とオーミック・コンタクトする金属ソース電極５
及び金属ドレイン電極６を形成する。
【０００８】ところで、通常のＧａＡｓ系三族−五族化
合物半導体の表面は、付着した不純物、結晶構造の不連
続に伴うダングリングボンド、非結晶性などに起因し、
表面準位に依るポテンシャル・ピンニング現象が生ず
る。
合物半導体の表面は、付着した不純物、結晶構造の不連
続に伴うダングリングボンド、非結晶性などに起因し、
表面準位に依るポテンシャル・ピンニング現象が生ず
る。
【０００９】この為、ＨＥＭＴのようなｎ型半導体素子
では、表面ポテンシャル・ピンニングに依って、半導体
内部、従って、ｎ−ＡｌＧａＡｓ電子供給層３内に空乏
層３Ａが拡がる。
では、表面ポテンシャル・ピンニングに依って、半導体
内部、従って、ｎ−ＡｌＧａＡｓ電子供給層３内に空乏
層３Ａが拡がる。
【００１０】この空乏層３Ａに依って、トランジスタの
寄生抵抗ＲS が増加するので、トランジスタの相互コン
ダクタンスｇm が低下して高速性能が劣化する。
寄生抵抗ＲS が増加するので、トランジスタの相互コン
ダクタンスｇm が低下して高速性能が劣化する。
【００１１】図７は寄生抵抗の低減を図った電界効果ト
ランジスタを表す要部切断側面図である。尚、図示の電
界効果トランジスタは、ＤＭＴ（ｄｏｐｅｄ ｃｈａｎ
ｎｅｌ ＭＩＳ ｌｉｋｅ ＦＥＴ）と呼ばれている。
ランジスタを表す要部切断側面図である。尚、図示の電
界効果トランジスタは、ＤＭＴ（ｄｏｐｅｄ ｃｈａｎ
ｎｅｌ ＭＩＳ ｌｉｋｅ ＦＥＴ）と呼ばれている。
【００１２】図に於いて、１１は半絶縁性ＧａＡｓ基
板、１２はｉ−ＧａＡｓ能動層、１３はｎ−ＧａＡｓチ
ャネル層、１４はｉ−ＡｌＧａＡｓバリヤ層、１５はゲ
ート電極、１６はＳｉＯＮからなるサイド・ウォール、
１７はｎ+ −ソース領域、１８はｎ+ −ドレイン領域、
１９はソース電極、２０はドレイン電極、２１は表面空
乏層、ＲS は表面空乏層２１からなる寄生抵抗をそれぞ
れ示している。
板、１２はｉ−ＧａＡｓ能動層、１３はｎ−ＧａＡｓチ
ャネル層、１４はｉ−ＡｌＧａＡｓバリヤ層、１５はゲ
ート電極、１６はＳｉＯＮからなるサイド・ウォール、
１７はｎ+ −ソース領域、１８はｎ+ −ドレイン領域、
１９はソース電極、２０はドレイン電極、２１は表面空
乏層、ＲS は表面空乏層２１からなる寄生抵抗をそれぞ
れ示している。
【００１３】このＤＭＴでは、寄生抵抗を低下させる
為、高濃度に不純物をドーピングしたｎ+ −ソース領域
１７及びｎ+ −ドレイン領域１８を備えているのである
が、これらの高不純物濃度領域は、ゲート耐圧を維持す
る為、ゲート電極１５との間に或程度の距離を保つ必要
がある。
為、高濃度に不純物をドーピングしたｎ+ −ソース領域
１７及びｎ+ −ドレイン領域１８を備えているのである
が、これらの高不純物濃度領域は、ゲート耐圧を維持す
る為、ゲート電極１５との間に或程度の距離を保つ必要
がある。
【００１４】そこで、ＳｉＯＮからなるサイド・ウォー
ル１６が前記距離を保つ為の役割を果たしていて、通
常、その距離、従って、サイド・ウォール１６の横方向
厚さは約５００〔ｎｍ〕〜６００〔ｎｍ〕程度である。
ル１６が前記距離を保つ為の役割を果たしていて、通
常、その距離、従って、サイド・ウォール１６の横方向
厚さは約５００〔ｎｍ〕〜６００〔ｎｍ〕程度である。
【００１５】サイド・ウォール１６の直下にはｎ−Ｇａ
Ａｓからなるチャネル層１３が在って、その不純物濃度
は電界効果トランジスタのしきい値電圧から定められ、
従って、充分に高くすることはできない。
Ａｓからなるチャネル層１３が在って、その不純物濃度
は電界効果トランジスタのしきい値電圧から定められ、
従って、充分に高くすることはできない。
【００１６】従って、サイド・ウォール１６の直下に在
る領域は、表面空乏層２１の影響を受け易く、寄生抵抗
ＲS が増加する原因になる。
る領域は、表面空乏層２１の影響を受け易く、寄生抵抗
ＲS が増加する原因になる。
【００１７】また、このＤＭＴのように、高不純物濃度
のソース層１７及びドレイン層１８がゲート電極１５の
近傍まで接近している素子を微細化する場合、ソース層
１７及びドレイン層１８間にリーク電流が流れ、電界効
果トランジスタのしきい値電圧が変動する、いわゆる、
ショート・チャネル効果を生じ、これはソース層１７及
びドレイン層１８の位置が深いほど顕著に現れる。
のソース層１７及びドレイン層１８がゲート電極１５の
近傍まで接近している素子を微細化する場合、ソース層
１７及びドレイン層１８間にリーク電流が流れ、電界効
果トランジスタのしきい値電圧が変動する、いわゆる、
ショート・チャネル効果を生じ、これはソース層１７及
びドレイン層１８の位置が深いほど顕著に現れる。
【００１８】
【発明が解決しようとする課題】前記したように、既存
の三族−五族化合物半導体を用いた電界効果トランジス
タでは、表面空乏化に起因する特性劣化が起こり、ま
た、微細化した場合にショート・チャネル効果が起こる
などの問題がある。
の三族−五族化合物半導体を用いた電界効果トランジス
タでは、表面空乏化に起因する特性劣化が起こり、ま
た、微細化した場合にショート・チャネル効果が起こる
などの問題がある。
【００１９】本発明は、三族−五族化合物半導体を材料
とする電界効果半導体装置に於ける表面空乏化に依る素
子特性劣化が起こり難く、また、ショート・チャネル効
果が小さくなるようにする。
とする電界効果半導体装置に於ける表面空乏化に依る素
子特性劣化が起こり難く、また、ショート・チャネル効
果が小さくなるようにする。
【００２０】
【課題を解決するための手段】本発明に於いては、高不
純物濃度低抵抗層であるソース層及びドレイン層とチャ
ネル層との間に低抵抗引き出し領域を介在させ、しか
も、ソース層及びドレイン層をチャネル層に比較して表
面側に位置させることが基本になっている。
純物濃度低抵抗層であるソース層及びドレイン層とチャ
ネル層との間に低抵抗引き出し領域を介在させ、しか
も、ソース層及びドレイン層をチャネル層に比較して表
面側に位置させることが基本になっている。
【００２１】前記したところから、本発明に依る電界効
果半導体装置及びその製造方法に於いては、（１）チャ
ネル層（例えばチャネル層３７）の真性領域（例えば真
性領域３７Ａ）に比較して表面側に位置すると共に該チ
ャネル層に於ける該真性領域との間に低抵抗引き出し領
域（例えば引き出し領域３７Ｂ）を介して接続されたソ
ース及びドレインをなす低抵抗高不純物濃度層（例えば
ソース層３４及びドレイン層３５）を備えてなることを
特徴とするか、又は、
果半導体装置及びその製造方法に於いては、（１）チャ
ネル層（例えばチャネル層３７）の真性領域（例えば真
性領域３７Ａ）に比較して表面側に位置すると共に該チ
ャネル層に於ける該真性領域との間に低抵抗引き出し領
域（例えば引き出し領域３７Ｂ）を介して接続されたソ
ース及びドレインをなす低抵抗高不純物濃度層（例えば
ソース層３４及びドレイン層３５）を備えてなることを
特徴とするか、又は、
【００２２】（２）前記（１）に於いて、低抵抗引き出
し領域にはチャネル層に於ける真性領域に生成される二
次元電子ガス層（例えば二次元電子ガス層４２）に連な
る二次元電子ガス層（同じく二次元電子ガス層４２）が
生成されることを特徴とするか、又は、
し領域にはチャネル層に於ける真性領域に生成される二
次元電子ガス層（例えば二次元電子ガス層４２）に連な
る二次元電子ガス層（同じく二次元電子ガス層４２）が
生成されることを特徴とするか、又は、
【００２３】（３）前記（２）に於いて、低抵抗高不純
物濃度層は二次元電子ガス層が生成されている低抵抗引
き出し領域と接触して形成されてなることを特徴とする
か、又は、
物濃度層は二次元電子ガス層が生成されている低抵抗引
き出し領域と接触して形成されてなることを特徴とする
か、又は、
【００２４】（４）前記（１）乃至（３）の何れか１に
於いて、低抵抗高不純物濃度層と低抵抗引き出し領域と
の接触面に於ける該低抵抗高不純物濃度層の側面幅（例
えば幅ｂ）即ち厚さが該低抵抗引き出し領域の側面幅
（例えば幅ａ）即ち厚さに比較して大であることを特徴
とするか、又は、
於いて、低抵抗高不純物濃度層と低抵抗引き出し領域と
の接触面に於ける該低抵抗高不純物濃度層の側面幅（例
えば幅ｂ）即ち厚さが該低抵抗引き出し領域の側面幅
（例えば幅ａ）即ち厚さに比較して大であることを特徴
とするか、又は、
【００２５】（５）前記（１）乃至（４）の何れか１に
於いて、低抵抗高不純物濃度層と接触する低抵抗引き出
し領域が該低抵抗高不純物濃度層の位置を越えて表面側
に延び出る部分をもつことを特徴とするか、或いは、
於いて、低抵抗高不純物濃度層と接触する低抵抗引き出
し領域が該低抵抗高不純物濃度層の位置を越えて表面側
に延び出る部分をもつことを特徴とするか、或いは、
【００２６】（６）半絶縁性半導体基板（例えば基板３
１）上に表面を低抵抗高不純物濃度層（例えばｎ+ −Ｇ
ａＡｓ層）とする所要半導体層を積層成長させる工程
と、次いで、該低抵抗高不純物濃度層上に絶縁層（例え
ばスペーサ層３６）を形成する工程と、次いで、該絶縁
層及び該低抵抗高不純物濃度層及び該所要半導体層の一
部に凹所（例えば凹所３３Ａ）を形成する工程と、次い
で、該凹所内のみにチャネル層（例えばチャネル層３
７）並びにキャリヤ供給層（例えばキャリヤ供給層３
８）を選択再成長させ該凹所を形成することで得られた
低抵抗高不純物濃度ソース層（例えばソース層３４）及
び低抵抗高不純物濃度ドレイン層（例えばドレイン層３
５）に該チャネル層の低抵抗引き出し領域（例えば引き
出し領域３７Ｂ）を接触させる工程と、次いで、ゲート
電極（例えばゲート電極３９）を形成してからソース電
極（例えばソース電極４０）及びドレイン電極（例えば
ドレイン電極４１）を形成する工程とが含まれてなるこ
とを特徴とするか、或いは、
１）上に表面を低抵抗高不純物濃度層（例えばｎ+ −Ｇ
ａＡｓ層）とする所要半導体層を積層成長させる工程
と、次いで、該低抵抗高不純物濃度層上に絶縁層（例え
ばスペーサ層３６）を形成する工程と、次いで、該絶縁
層及び該低抵抗高不純物濃度層及び該所要半導体層の一
部に凹所（例えば凹所３３Ａ）を形成する工程と、次い
で、該凹所内のみにチャネル層（例えばチャネル層３
７）並びにキャリヤ供給層（例えばキャリヤ供給層３
８）を選択再成長させ該凹所を形成することで得られた
低抵抗高不純物濃度ソース層（例えばソース層３４）及
び低抵抗高不純物濃度ドレイン層（例えばドレイン層３
５）に該チャネル層の低抵抗引き出し領域（例えば引き
出し領域３７Ｂ）を接触させる工程と、次いで、ゲート
電極（例えばゲート電極３９）を形成してからソース電
極（例えばソース電極４０）及びドレイン電極（例えば
ドレイン電極４１）を形成する工程とが含まれてなるこ
とを特徴とするか、或いは、
【００２７】（７）前記（６）に於いて、凹所内のみに
チャネル層（例えばチャネル層４４）及びキャリヤ供給
層に代わるバリヤ層（例えばバリヤ層４５）を順に選択
再成長させ該凹所を形成することで得られた低抵抗高不
純物濃度ソース層及び低抵抗高不純物濃度ドレイン層に
該チャネル層の低抵抗引き出し領域を接触させる工程を
含んでなることを特徴とする。
チャネル層（例えばチャネル層４４）及びキャリヤ供給
層に代わるバリヤ層（例えばバリヤ層４５）を順に選択
再成長させ該凹所を形成することで得られた低抵抗高不
純物濃度ソース層及び低抵抗高不純物濃度ドレイン層に
該チャネル層の低抵抗引き出し領域を接触させる工程を
含んでなることを特徴とする。
【００２８】
【作用】前記手段を採ることに依り、三族−五族化合物
半導体を材料とする電界効果半導体装置に於ける表面空
乏化に起因する素子特性劣化は起き難くなり、そして、
微細化した場合でもショート・チャネル効果が起き難く
なるので、性能は更に向上し、また、使い易くなる。
半導体を材料とする電界効果半導体装置に於ける表面空
乏化に起因する素子特性劣化は起き難くなり、そして、
微細化した場合でもショート・チャネル効果が起き難く
なるので、性能は更に向上し、また、使い易くなる。
【００２９】
【実施例】図１は本発明に於ける物の発明の第一実施例
を説明する為のＨＥＭＴを表す要部切断側面図である。
を説明する為のＨＥＭＴを表す要部切断側面図である。
【００３０】図に於いて、３１は基板、３２はバッファ
層、３３はスペーサ層、３４はソース層、３５はドレイ
ン層、３６はスペーサ層、３７はチャネル層、３７Ａは
真性領域、３７Ｂは引き出し領域、３８はキャリヤ供給
層、３９はゲート電極、４０はソース電極、４１はドレ
イン電極、４２は二次元電子ガス層、４３は空乏層、ｅ
は電子をそれぞれ示している。
層、３３はスペーサ層、３４はソース層、３５はドレイ
ン層、３６はスペーサ層、３７はチャネル層、３７Ａは
真性領域、３７Ｂは引き出し領域、３８はキャリヤ供給
層、３９はゲート電極、４０はソース電極、４１はドレ
イン電極、４２は二次元電子ガス層、４３は空乏層、ｅ
は電子をそれぞれ示している。
【００３１】前掲各部分に関する主要なデータを例示す
ると次の通りである。尚、材料に冠したＲＧは選択再成
長（ｒｅｇｒｏｗｔｈ）を意味している。 （１） 基板３１について 材料：半絶縁性ＧａＡｓ
ると次の通りである。尚、材料に冠したＲＧは選択再成
長（ｒｅｇｒｏｗｔｈ）を意味している。 （１） 基板３１について 材料：半絶縁性ＧａＡｓ
【００３２】（２） バッファ層３２について 第一層 材料：ｉ−ＧａＡｓ 厚さ：１〔μｍ〕 第二層 材料：ｉ−ＡｌＧａＡｓ 厚さ：１００〔ｎｍ〕
【００３３】（３） スペーサ層３３について 材料：ｉ−ＧａＡｓ 厚さ：３０〔ｎｍ〕
【００３４】（４） ソース層３４及びドレイン層３５
について 材料：ｎ+ −ＧａＡｓ ドナー：Ｓｉ ドナー濃度：５×１０18〔cm-3〕 厚さ：５０〔ｎｍ〕
について 材料：ｎ+ −ＧａＡｓ ドナー：Ｓｉ ドナー濃度：５×１０18〔cm-3〕 厚さ：５０〔ｎｍ〕
【００３５】（５） スペーサ層３６について 材料：ＳｉＯＮ 厚さ：８０〔ｎｍ〕
【００３６】（６） チャネル層３７について 材料：ＲＧ・ｉ−ＧａＡｓ 厚さ：２０〔ｎｍ〕
【００３７】（７） キャリヤ供給層３８について 材料：ＲＧ・ｎ−ＡｌＧａＡｓ（Ａｌ組成比０．５） ドナー：Ｓｉ ドナー濃度：１×１０18〔cm-3〕 厚さ：２０〔ｎｍ〕
【００３８】（８） ゲート電極３９について 材料：ＷＳｉ 厚さ：３００〔ｎｍ〕
【００３９】（９） ソース電極４０及びドレイン電極
４１について 材料：ＡｕＧｅ／Ｎｉ／Ａｕ 厚さ：１０〔ｎｍ〕／３０〔ｎｍ〕／２００〔ｎｍ〕
４１について 材料：ＡｕＧｅ／Ｎｉ／Ａｕ 厚さ：１０〔ｎｍ〕／３０〔ｎｍ〕／２００〔ｎｍ〕
【００４０】前記説明したＨＥＭＴでは、スペーサ層３
６の表面からバッファ層３２の表面に至る凹所が形成さ
れ、その凹所内の底面や側壁を覆うようにチャネル層３
７とキャリヤ供給層３８が積層形成されている。
６の表面からバッファ層３２の表面に至る凹所が形成さ
れ、その凹所内の底面や側壁を覆うようにチャネル層３
７とキャリヤ供給層３８が積層形成されている。
【００４１】チャネル層３７の一部であって、前記凹所
の側壁を覆う位置に在る引き出し領域３７Ｂはｉ−Ｇａ
Ａｓで構成され、キャリヤ供給層３８との界面側に二次
元電子ガス層４２が生成されていて、これが、低抵抗性
を実現している。
の側壁を覆う位置に在る引き出し領域３７Ｂはｉ−Ｇａ
Ａｓで構成され、キャリヤ供給層３８との界面側に二次
元電子ガス層４２が生成されていて、これが、低抵抗性
を実現している。
【００４２】ソース層３４及びドレイン層３５は、チャ
ネル層３７に於ける真性領域３７Ａから立ち上がった状
態にある引き出し領域３７Ｂの下方一部と接触し、引き
出し領域３７Ｂの上方一部はＳｉＯＮからなるスペーサ
層３６と接触している為、空乏層４３が入り込んでい
る。
ネル層３７に於ける真性領域３７Ａから立ち上がった状
態にある引き出し領域３７Ｂの下方一部と接触し、引き
出し領域３７Ｂの上方一部はＳｉＯＮからなるスペーサ
層３６と接触している為、空乏層４３が入り込んでい
る。
【００４３】引き出し領域３７Ｂの幅（厚さ）ａとソー
ス層３４及びドレイン層３５幅（厚さ）ｂとの比ａ／ｂ
は１以下であることが必要であり、このようにすること
で、空乏層４３が引き出し領域３７Ｂ全体に拡がること
はなくなる。
ス層３４及びドレイン層３５幅（厚さ）ｂとの比ａ／ｂ
は１以下であることが必要であり、このようにすること
で、空乏層４３が引き出し領域３７Ｂ全体に拡がること
はなくなる。
【００４４】ソース層３４から注入される電子ｅは、引
き出し領域３７Ｂを流れて二次元電子ガス層４２に向っ
て流れ、二次元電子ガス層４２を高速で通過してドレイ
ン層３５に達する。
き出し領域３７Ｂを流れて二次元電子ガス層４２に向っ
て流れ、二次元電子ガス層４２を高速で通過してドレイ
ン層３５に達する。
【００４５】図からも明らかなように、ソース層３４や
ドレイン層３５は二次元電子ガス層４２の裏側から接触
するような構成になっているのであるが、引き出し領域
３７Ｂの厚さは約２０〔ｎｍ〕〜３０〔ｎｍ〕程度であ
るから、そこでの寄生抵抗は問題にならないほど小さ
い。
ドレイン層３５は二次元電子ガス層４２の裏側から接触
するような構成になっているのであるが、引き出し領域
３７Ｂの厚さは約２０〔ｎｍ〕〜３０〔ｎｍ〕程度であ
るから、そこでの寄生抵抗は問題にならないほど小さ
い。
【００４６】また、ソース層３４及びドレイン層３５
は、チャネル層３７の真性領域３７Ａからすると上方に
在る為、ソース・ドレイン間のパンチ・スルー（リー
ク）は抑制され、ショート・チャネル効果は発生し難く
なる。
は、チャネル層３７の真性領域３７Ａからすると上方に
在る為、ソース・ドレイン間のパンチ・スルー（リー
ク）は抑制され、ショート・チャネル効果は発生し難く
なる。
【００４７】図２は本発明に於ける物の発明の第二実施
例を説明する為のＤＭＴを表す要部切断側面図であり、
図１に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
例を説明する為のＤＭＴを表す要部切断側面図であり、
図１に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
【００４８】本実施例では、ＳｉＯＮからなるスペーサ
層３６の表面からバッファ層３２の表面に達する凹所内
に選択成長させた半導体層が、ＲＧ・ｎ−ＧａＡｓから
なるチャネル層４４及びＲＧ・ｉ−ＡｌＧａＡｓバリヤ
層４５からなっている。
層３６の表面からバッファ層３２の表面に達する凹所内
に選択成長させた半導体層が、ＲＧ・ｎ−ＧａＡｓから
なるチャネル層４４及びＲＧ・ｉ−ＡｌＧａＡｓバリヤ
層４５からなっている。
【００４９】このＤＭＴは、通常のＭＩＳ電界効果トラ
ンジスタと同様に動作し、しかも、その寄生抵抗は小さ
い。
ンジスタと同様に動作し、しかも、その寄生抵抗は小さ
い。
【００５０】図３乃至図５は前記第一実施例のＨＥＭＴ
を製造する方法の実施例を説明する為の工程要所に於け
るＨＥＭＴを表す要部切断側面図であり、以下、これ等
の図を参照しつつ解説する。尚、図１に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
を製造する方法の実施例を説明する為の工程要所に於け
るＨＥＭＴを表す要部切断側面図であり、以下、これ等
の図を参照しつつ解説する。尚、図１に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
【００５１】図３（Ａ）参照 ３−（１） ＭＯＣＶＤ法を適用することに依り、基板３１上に二層
構造からなるバッファ層３２、スペーサ層３３、ｎ+ −
ＧａＡｓ層を成長させる。尚、ＭＯＣＶＤ法は、他の適
切な結晶成長技術、例えば、ＭＢＥ法に代替することが
できる。
構造からなるバッファ層３２、スペーサ層３３、ｎ+ −
ＧａＡｓ層を成長させる。尚、ＭＯＣＶＤ法は、他の適
切な結晶成長技術、例えば、ＭＢＥ法に代替することが
できる。
【００５２】３−（２） プラズマ化学気相堆積（ｐｌａｓｍａ ｃｈｅｍｉｃａ
ｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ：ＰＣＶＤ）法
を適用することに依って全面にスペーサ層３６を形成す
る。
ｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ：ＰＣＶＤ）法
を適用することに依って全面にスペーサ層３６を形成す
る。
【００５３】３−（３） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、選択再成長領域形成予定部分に開口５０
Ａをもつレジスト膜５０を形成する。
ることに依り、選択再成長領域形成予定部分に開口５０
Ａをもつレジスト膜５０を形成する。
【００５４】図３（Ｂ）参照 ３−（４） エッチング・ガスをＣＦ4 系ガスとするドライ・エッチ
ング法を適用することに依り、レジスト膜５０をマスク
としてＳｉＯＮからなるスペーサ層３６のエッチングを
行って開口５０Ａを形成する。
ング法を適用することに依り、レジスト膜５０をマスク
としてＳｉＯＮからなるスペーサ層３６のエッチングを
行って開口５０Ａを形成する。
【００５５】３−（５） ＣＣｌ2 Ｆ2 ガスをエッチング・ガスとするドライ・エ
ッチング法を適用することに依り、スペーサ層３６をマ
スクとしてｎ+ −ＧａＡｓ層、スペーサ層３３をエッチ
ングして凹所３３Ａを形成する。
ッチング法を適用することに依り、スペーサ層３６をマ
スクとしてｎ+ −ＧａＡｓ層、スペーサ層３３をエッチ
ングして凹所３３Ａを形成する。
【００５６】尚、このエッチングは、ＣＣｌ2 Ｆ2 ガス
を用いた場合、バッファ層３２に於ける上側バッファ層
であるｉ−ＡｌＧａＡｓ層の表面で自動的に停止させる
ことができる。また、凹所３３Ａが形成されたことに依
り、ｎ+ −ＧａＡｓからなるソース層３４、及び、同じ
くドレイン層３５が形成される。
を用いた場合、バッファ層３２に於ける上側バッファ層
であるｉ−ＡｌＧａＡｓ層の表面で自動的に停止させる
ことができる。また、凹所３３Ａが形成されたことに依
り、ｎ+ −ＧａＡｓからなるソース層３４、及び、同じ
くドレイン層３５が形成される。
【００５７】図４（Ａ）参照 ４−（１） ＭＯＣＶＤ法を適用することに依り、凹所３３Ａ（図３
参照）内にチャネル層３７並びにキャリヤ供給層３８を
順に選択再成長させる。この場合、ＳｉＯＮからなるス
ペーサ層３６上に各半導体層が成長されないことは云う
までもない。
参照）内にチャネル層３７並びにキャリヤ供給層３８を
順に選択再成長させる。この場合、ＳｉＯＮからなるス
ペーサ層３６上に各半導体層が成長されないことは云う
までもない。
【００５８】図４（Ｂ）参照 ４−（２） スパッタリング法を適用することに依って、全面に厚さ
が例えば４００〔ｎｍ〕のＷＳｉ膜を形成する。
が例えば４００〔ｎｍ〕のＷＳｉ膜を形成する。
【００５９】４−（３） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、レジスト膜５１を形成する。
ることに依り、レジスト膜５１を形成する。
【００６０】尚、レジスト膜５１はキャリヤ供給層３８
及びチャネル層３７の側面にスペーサ層３６をサイド・
ウォール状に残す為、バリヤ層３７よりもサイド・ウォ
ールとして必要な分だけ大きく形成する。
及びチャネル層３７の側面にスペーサ層３６をサイド・
ウォール状に残す為、バリヤ層３７よりもサイド・ウォ
ールとして必要な分だけ大きく形成する。
【００６１】図５（Ａ）参照 ５−（１） エッチング・ガスをＳＦ6 系ガス（ＷＳｉ用）及びＣＦ
4 系ガス（ＳｉＯＮ用）とするドライ・エッチング法を
適用することに依り、レジスト膜５１をマスクとしてＷ
Ｓｉ膜及びスペーサ層３６のエッチングを行う。
4 系ガス（ＳｉＯＮ用）とするドライ・エッチング法を
適用することに依り、レジスト膜５１をマスクとしてＷ
Ｓｉ膜及びスペーサ層３６のエッチングを行う。
【００６２】この工程を経ることで、ＷＳｉからなるゲ
ート電極３９が形成され、また、ＳｉＯＮからなるスペ
ーサ層３６はサイド・ウォール状になる。
ート電極３９が形成され、また、ＳｉＯＮからなるスペ
ーサ層３６はサイド・ウォール状になる。
【００６３】５−（２） ＷＳｉ膜及びスペーサ層３６のエッチングを行った際に
マスクとして用いたレジスト膜５１を残したまま、真空
蒸着法を適用することに依り、ＡｕＧｅ／Ｎｉ／Ａｕ膜
を形成する。
マスクとして用いたレジスト膜５１を残したまま、真空
蒸着法を適用することに依り、ＡｕＧｅ／Ｎｉ／Ａｕ膜
を形成する。
【００６４】図５（Ｂ）参照 ５−（３） レジスト膜５１の剥離を行い、ＡｕＧｅ／Ｎｉ／Ａｕ膜
をリフト・オフすることに依って、ソース電極４０及び
ドレイン電極４１を形成する。
をリフト・オフすることに依って、ソース電極４０及び
ドレイン電極４１を形成する。
【００６５】５−（４） 温度４５０〔℃〕、時間約５分の熱処理を行い、ソース
電極４０及びドレイン電極４１と下地半導体とを合金化
して工程を終わる。
電極４０及びドレイン電極４１と下地半導体とを合金化
して工程を終わる。
【００６６】本発明に於いては、前記実施例に限られ
ず、他に多くの改変を実現することができる。
ず、他に多くの改変を実現することができる。
【００６７】例えば、前記実施例では、スペーサ層３３
の材料としてＧａＡｓを用いているが、これはＩｎＧａ
Ａｓに代替しても良い。
の材料としてＧａＡｓを用いているが、これはＩｎＧａ
Ａｓに代替しても良い。
【００６８】
【発明の効果】本発明に依る電界効果半導体装置及びそ
の製造方法に於いては、チャネル層の真性領域に比較し
て表面側に位置し、且つ、該チャネル層に於ける該真性
領域との間に低抵抗引き出し領域を介し、ソース及びド
レインをなす低抵抗高不純物濃度層を接続する。
の製造方法に於いては、チャネル層の真性領域に比較し
て表面側に位置し、且つ、該チャネル層に於ける該真性
領域との間に低抵抗引き出し領域を介し、ソース及びド
レインをなす低抵抗高不純物濃度層を接続する。
【００６９】前記構成を採ることに依り、三族−五族化
合物半導体を材料とする電界効果半導体装置に於ける表
面空乏化に起因する素子特性劣化は起き難くなり、そし
て、微細化した場合でもショート・チャネル効果が起き
難くなるので、性能は更に向上し、また、使い易くな
る。
合物半導体を材料とする電界効果半導体装置に於ける表
面空乏化に起因する素子特性劣化は起き難くなり、そし
て、微細化した場合でもショート・チャネル効果が起き
難くなるので、性能は更に向上し、また、使い易くな
る。
【図１】本発明に於ける物の発明の第一実施例を説明す
る為のＨＥＭＴを表す要部切断側面図である。
る為のＨＥＭＴを表す要部切断側面図である。
【図２】本発明に於ける物の発明の第二実施例を説明す
る為のＤＭＴを表す要部切断側面図である。
る為のＤＭＴを表す要部切断側面図である。
【図３】第一実施例のＨＥＭＴを製造する方法の実施例
を説明する為の工程要所に於けるＨＥＭＴを表す要部切
断側面図である。
を説明する為の工程要所に於けるＨＥＭＴを表す要部切
断側面図である。
【図４】第一実施例のＨＥＭＴを製造する方法の実施例
を説明する為の工程要所に於けるＨＥＭＴを表す要部切
断側面図である。
を説明する為の工程要所に於けるＨＥＭＴを表す要部切
断側面図である。
【図５】第一実施例のＨＥＭＴを製造する方法の実施例
を説明する為の工程要所に於けるＨＥＭＴを表す要部切
断側面図である。
を説明する為の工程要所に於けるＨＥＭＴを表す要部切
断側面図である。
【図６】従来の技術に依る標準的なＨＥＭＴを表す要部
切断側面図である。
切断側面図である。
【図７】寄生抵抗の低減を図った電界効果トランジスタ
を表す要部切断側面図である。
を表す要部切断側面図である。
３１ 基板 ３２ バッファ層 ３３ スペーサ層 ３４ ソース層 ３５ ドレイン層 ３６ スペーサ層 ３７ チャネル層 ３７Ａ 真性領域 ３７Ｂ 引き出し領域 ３８ キャリヤ供給層 ３９ ゲート電極 ４０ ソース電極 ４１ ドレイン電極 ４２ 二次元電子ガス層 ４３ 空乏層 ｅ 電子
Claims (7)
- 【請求項１】チャネル層の真性領域に比較して表面側に
位置すると共に該チャネル層に於ける該真性領域との間
に低抵抗引き出し領域を介して接続されたソース及びド
レインをなす低抵抗高不純物濃度層を備えてなることを
特徴とする電界効果半導体装置。 - 【請求項２】低抵抗引き出し領域にはチャネル層に於け
る真性領域に生成される二次元電子ガス層に連なる二次
元電子ガス層が生成されることを特徴とする請求項１記
載の電界効果半導体装置。 - 【請求項３】低抵抗高不純物濃度層は二次元電子ガス層
が生成されている低抵抗引き出し領域と接触して形成さ
れてなることを特徴とする請求項２記載の電界効果半導
体装置。 - 【請求項４】低抵抗高不純物濃度層と低抵抗引き出し領
域との接触面に於ける該低抵抗高不純物濃度層の側面幅
即ち厚さが該低抵抗引き出し領域の側面幅即ち厚さに比
較して大であることを特徴とする請求項１乃至３の何れ
か１記載の電界効果半導体装置。 - 【請求項５】低抵抗高不純物濃度層と接触する低抵抗引
き出し領域が該低抵抗高不純物濃度層の位置を越えて表
面側に延び出る部分をもつことを特徴とする請求項１乃
至４の何れか１記載の電界効果半導体装置。 - 【請求項６】半絶縁性半導体基板上に表面を低抵抗高不
純物濃度層とする所要半導体層を積層成長させる工程
と、 次いで、該低抵抗高不純物濃度層上に絶縁層を形成する
工程と、 次いで、該絶縁層及び該低抵抗高不純物濃度層及び該所
要半導体層の一部に凹所を形成する工程と、 次いで、該凹所内のみにチャネル層並びにキャリヤ供給
層を選択再成長させ該凹所を形成することで得られた低
抵抗高不純物濃度ソース層及び低抵抗高不純物濃度ドレ
イン層に該チャネル層の低抵抗引き出し領域を接触させ
る工程と、 次いで、ゲート電極を形成してからソース電極及びドレ
イン電極を形成する工程とが含まれてなることを特徴と
する電界効果半導体装置の製造方法。 - 【請求項７】凹所内のみにチャネル層及びキャリヤ供給
層に代わるバリヤ層を順に選択再成長させ該凹所を形成
することで得られた低抵抗高不純物濃度ソース層及び低
抵抗高不純物濃度ドレイン層に該チャネル層の低抵抗引
き出し領域を接触させる工程を含んでなることを特徴と
する請求項６記載の電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17718395A JP3460104B2 (ja) | 1995-07-13 | 1995-07-13 | 電界効果半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17718395A JP3460104B2 (ja) | 1995-07-13 | 1995-07-13 | 電界効果半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0927616A true JPH0927616A (ja) | 1997-01-28 |
| JP3460104B2 JP3460104B2 (ja) | 2003-10-27 |
Family
ID=16026639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17718395A Expired - Lifetime JP3460104B2 (ja) | 1995-07-13 | 1995-07-13 | 電界効果半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3460104B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007250955A (ja) * | 2006-03-17 | 2007-09-27 | Toyota Central Res & Dev Lab Inc | 電界効果トランジスタ |
-
1995
- 1995-07-13 JP JP17718395A patent/JP3460104B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007250955A (ja) * | 2006-03-17 | 2007-09-27 | Toyota Central Res & Dev Lab Inc | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3460104B2 (ja) | 2003-10-27 |
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