JPH09281508A - 液晶表示装置およびその作製方法 - Google Patents

液晶表示装置およびその作製方法

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JPH09281508A
JPH09281508A JP11567396A JP11567396A JPH09281508A JP H09281508 A JPH09281508 A JP H09281508A JP 11567396 A JP11567396 A JP 11567396A JP 11567396 A JP11567396 A JP 11567396A JP H09281508 A JPH09281508 A JP H09281508A
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pixel
display device
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Kouyuu Chiyou
宏勇 張
Kenji Fukunaga
健司 福永
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Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Abstract

(57)【要約】 【目的】 高画質な液晶表示装置を作製するための技術
を提供する。 【構成】 液晶表示装置を作製するに際して、画素ピッ
チの距離に対応して液晶層を保持するセルギャップの設
定範囲を限定する。具体的には画素ピッチの１０分の１
以下の距離となるようにセルギャップを設定する。これ
により、ディスクリネーションのような電界乱れに起因
する画像表示不良が発生しない高画質な液晶表示装置を
実現することが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本明細書で開示する発明は、
同一基板上にマトリクス状に配置された画素領域を有す
る液晶表示装置、特に半導体薄膜を用いた半導体装置を
有するアクティブマトリクス型液晶表示装置に関する。
前記半導体薄膜としては代表的には珪素膜を用いること
ができる。
【０００２】
【従来の技術】最近、安価なガラス基板上に半導体薄膜
を用いた半導体装置、例えば薄膜トランジスタ（ＴＦ
Ｔ）を作製する技術が急速に発達してきている。その理
由は、アクティブマトリクス型液晶表示装置の需要が高
まったことにある。
【０００３】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数十〜数百万個もの各画素領
域のそれぞれにＴＦＴを配置し、各画素電極に出入りす
る電荷をＴＦＴのスイッチング機能により制御するもの
である。
【０００４】ここで、薄膜トランジスタを配置したアク
ティブマトリクス型液晶表示装置の基本的な構成を図１
を用いて説明する。まず、図１（Ａ）に示されるのが液
晶表示装置を基板に対して垂直な方向に切断した断面を
示す図である。この断面は図１（Ｂ）のＡ−Ａ’で示さ
れる破線で切断した断面に相当する。
【０００５】１０１で示されるのは透光性を有する基板
であり、図示していないが絶縁膜が表面に成膜されてい
る。そして、１０２はＴＦＴの活性層、１０３はゲイト
電極、１０４はデータ線、１０５はドレイン電極、１０
６は層間絶縁膜、１０７はブラックマトリクス、１０８
は透明導電性膜でなる画素電極、１０９は配向膜であ
る。
【０００６】上記構成でなるＴＦＴが配置される側の基
板全体を含めて以後アクティブマトリクス基板と呼ぶこ
ととする。図１（Ａ）では一つの画素領域のみに注目し
ているが、実際は数十〜数百万個もの画素領域とそれら
を駆動する駆動回路とでアクティブマトリクス基板が構
成される。
【０００７】一方で、１１０で示されるのは透光性を有
する基板であり、１１１は透明導電性膜でなる対向電
極、１１２は配向膜である。このような構成でアクティ
ブマトリクス基板と対向する基板全体を含めて対向基板
と呼ぶこととする。
【０００８】上記アクティブマトリクス基板と対向基板
は後に液晶材料の配向性を整えるためのラビング処理を
行った後、図示しないシール材でもって向かい合う様に
貼り合わせられる。
【０００９】その際、両基板間には図示しないスペーサ
が均一な密度でもって挟持され一定の基板間隔（セルギ
ャップと呼ぶ）が確保される。図１（Ａ）に示す構造を
有する場合、厳密にはアクティブマトリクス基板側の配
向膜１０９と対向基板側の配向膜１１２との間の距離が
セルギャップとなる。
【００１０】前記シール材は基板同士を貼り合わせる接
着剤としての役目と、複数の画素領域で構成される画像
表示領域において基板間に液晶材料を封入する封止材と
しての役目との両面を持つ。
【００１１】かくして、図１（Ａ）に示される様に画像
表示領域（複数の画素領域の各々）には液晶材料１１３
が封入された状態となる。こうして、図１（Ａ）に示す
様な構成を有するアクティブマトリクス型液晶表示装置
となる。
【００１２】図１（Ａ）に示す画素領域では、薄膜トラ
ンジスタにより制御した画像信号が、液晶材料１１３を
絶縁層として画素電極１０８と対向電極１１１との間に
形成されたコンデンサに蓄積される。
【００１３】この時、アナログ階調方式の場合は画素電
極１０８と対向電極１１１との間には画像信号の電圧レ
ベルに対応した電界が形成される。そして、液晶材料１
１３が印加電圧の変化に従って光学応答を変化する特徴
を利用して様々な階調の画像表示を行うことができる。
【００１４】液晶材料としては、一般的にネマチック系
液晶材料（例えばＴＮ型やＳＴＮ型液晶材料）が多用さ
れている。図１（Ａ）に示す様な構成でなる液晶表示装
置において、ネマチック系液晶材料は無電界時は長軸方
向が基板に対して概略平行（ただし、プレチルト角を持
たせることもある）であり、電界が形成されると長軸方
向が電界方向を向く性質を持つ。
【００１５】即ち、液晶材料に印加される電界の有無に
よって長軸方向が変化し、その変化により光の透過量を
制御して画像表示を行うことができるわけである。
【００１６】しかしながら、以上の様な液晶材料の挙動
は画素電極１０８と対向電極１１１との間に形成される
電界方向が、基板に対して垂直方向にある時のみに当て
はまる現象である。
【００１７】例えば、電界方向が基板に対して平行に近
い横方向電界が形成される領域では液晶材料の配向性が
乱れて配向不良を生じてしまい、所望の画像が得られな
いといった問題が発生する。
【００１８】通常、画素電極１０８への印加電圧に対し
て適当なセルギャップが確保されていれば縦方向電界
（基板に対して垂直な電界）が支配的となる。しかしな
がら、セルギャップが大きくなるに従い縦方向電界の影
響力が弱まり、横方向電界の影響力が強まるようにな
る。
【００１９】ここで、図１（Ｂ）に示すのは上記横方向
電界の影響で液晶材料の配向不良が生じた場合の画素領
域を上面から見た図である。なお、画像表示を行う領域
以外の領域はブラックマトリクス１０７で遮光される。
そのため、ブラックマトリクス１０７の下方に位置する
配線等は点線で示してある。
【００２０】図１（Ｂ）において画像表示領域（ブラッ
クマトリクス１０７で遮光されていない領域）に形成さ
れた白いラインは液晶材料の配向不良による画像表示の
乱れであり、ディスクリネーションと呼ばれるものであ
る。この領域は本来の液晶分子の配向状態と異なり異常
が発生した状態となっている。
【００２１】このようなディスクリネーションが発生す
る原因としては、まず配線相互あるいは薄膜トランジス
タ相互のクロストークにより発生した横方向電界の影響
が挙げられる。
【００２２】例えば、本発明者らの実験では図１（Ｂ）
の上段の画素領域に示す様な形状のディスクリネーショ
ンが多く観測された。ゲイト電極１０３の先端部と、ゲ
イト線１１４およびデータ線１０４との交差部との間の
電位差により横方向電界が形成されたと考えられる。
【００２３】この現象は今後より高精細な画像表示を求
めて画素領域の領域幅（画素ピッチ）が狭まる、即ち配
線間距離が狭まるに従いより顕在化する問題となる。な
お、画素ピッチはその画素領域における短辺でもって定
義する。
【００２４】また、画素ピッチが狭まることは相対的に
セルギャップが大きくなることを意味しており、画素ピ
ッチに対応してセルギャップを適宜変化させなくては横
方向電界の影響力はさらに強いものとなることが予想さ
れる。
【００２５】上記以外にも、セルギャップを確保するた
めのスペーサ１１５の近傍は液晶材料の配向性が乱れる
ため、図１（Ｂ）の下段に示す様な形状のディスクリネ
ーションが観測される場合があった。
【００２６】また、他の原因としては配線や薄膜トラン
ジスタ周辺に生じる画素電極１０８の段差が挙げられ
る。段差の存在によってラビング処理の際に配向処理が
不完全となった場合や、段差側面に生じる横方向電界に
より段差周辺にディスクリネーションが発生することも
問題となっている。
【００２７】このようなうな段差周辺に発生するディス
クリネーションは、その殆どがブラックマトリクスによ
って遮光されて隠されている。だが、活性層１０２と画
素電極１０８とのコンタクト部のみはブラックマトリク
スに遮光されずディスクリネーションが観測される場合
がある。
【００２８】上記、液晶表示装置の画素領域に形成され
るディスクリネーションは表示画像を全体的にぼやけさ
せるなど視覚的にも極めて不快感を与えるものである。
【００２９】
【発明が解決しようとする課題】本明細書で開示する発
明は、上記問題点を考慮してディスクリネーションの発
生しない高画質な画像を得られる液晶表示装置を実現す
ることを課題とする。
【００３０】
【課題を解決するための手段】上述の様に、ディスクリ
ネーションは画素ピッチ、セルギャップ、薄膜トランジ
スタの周辺に生じる段差の高さなどをパラメータとして
顕在化する現象であると言える。
【００３１】そこで本出願人は画素ピッチとセルギャッ
プの間には何らかの相関関係があり、セルギャップには
画素ピッチに対応した許容値があると考えた。また、ラ
ビング処理時の配向不良を招く原因となる段差について
も、許容しうる限度があると考えた。
【００３２】そして本出願人が実際に液晶表示装置を作
製して研究を重ねた結果、以下に示す様な知見を得るに
至った。
【００３３】即ち、本明細書で開示する発明の構成は、
同一基板上にマトリクス状に配列されたゲイト線および
データ線と、前記ゲイト線およびデータ線とで囲まれた
画素領域に少なくとも一つ配置される薄膜トランジスタ
と、前記薄膜トランジスタに接続する画素電極と、を少
なくとも有してなるアクティブマトリクス基板と、その
表面に少なくとも対向電極を有してなる対向基板と、を
有し、前記アクティブマトリクス基板と前記対向基板と
の間に複数のスペーサおよび液晶材料を挟持した構成で
なるアクティブマトリクス型液晶表示装置において、前
記アクティブマトリクス基板と前記対向基板との間隔
は、前記画素領域の画素ピッチの10分の1 以下であるこ
とを特徴とする。
【００３４】また、例えば画素ピッチの値が変化しても
それに対応してセルギャップの許容範囲も変化するため
全体的なスケールは変わらない。即ち、液晶表示装置の
駆動電圧を調節すれば、液晶層の駆動に悪影響を及ぼす
ようなことはない。
【００３５】従って、本発明は画素ピッチの値に依存し
ないで適用することができる。しかし、実際は現状の技
術の限界により画素ピッチやセルギャップの採りうる値
に限度がある。この事に関しては実施例１で説明するこ
ととする。
【００３６】また、アクティブマトリクス基板と対向基
板との間隔は、その間に挟持されたスペーサによって決
定される。従って、アクティブマトリクス基板上に散布
される複数のスペーサの平均直径（基板に対して垂直な
方向に対しての平均直径）は画素ピッチの10分の1 以下
でなければならない。
【００３７】なお、アクティブマトリクス基板にはその
構造上薄膜トランジスタや配線の周辺に段差が存在する
ため、上記条件はセルギャップの最長距離（画素領域の
平坦部におけるセルギャップ）で満たされなければなら
ない。
【００３８】また、本発明者らは画素ピッチと段差の高
さとの間にも相関があることを見出した。本発明者らの
研究によれば、段差の高さが0.3 μｍ以下あればラビン
グ処理が問題なく行われ、横方向電界の影響も小さく、
ディスクリネーションの発生しない液晶表示装置を構成
することが可能であった。
【００３９】また、他の発明の構成は、同一基板上にマ
トリクス状に配列されたゲイト線およびデータ線と、前
記ゲイト線およびデータ線とで囲まれた画素領域に少な
くとも一つ配置される薄膜トランジスタと、前記薄膜ト
ランジスタに接続する画素電極と、を少なくとも有して
なるアクティブマトリクス基板を形成する工程と、その
表面に少なくとも対向電極を有してなる対向基板を形成
する工程と、を有し、前記アクティブマトリクス基板と
前記対向基板との間に複数のスペーサおよび液晶材料を
挟持した構成でなるアクティブマトリクス型液晶表示装
置を作製する過程において、前記アクティブマトリクス
基板と前記対向基板との間隔を、前記画素領域の画素ピ
ッチの10分の1 以下とすることを特徴とする。
【００４０】また、他の発明の構成は、同一基板上にマ
トリクス状に配列されたゲイト線およびデータ線と、前
記ゲイト線およびデータ線とで囲まれた画素領域に少な
くとも一つ配置される薄膜トランジスタと、前記薄膜ト
ランジスタに接続するドレイン電極と、前記ドレイン電
極を覆う層間絶縁膜と、前記層間絶縁膜に形成されたコ
ンタクトホールを介して前記ドレイン電極と接続する画
素電極と、を少なくとも有してなるアクティブマトリク
ス基板を形成する工程と、その表面に少なくとも対向電
極を有してなる対向基板を形成する工程と、を有し、前
記アクティブマトリクス基板と前記対向基板との間に液
晶材料を挟持した構成でなるアクティブマトリクス型液
晶表示装置を作製する過程において、前記ドレイン電極
および前記層間絶縁膜の膜厚が0.3 μｍ以下であること
を特徴とする。
【００４１】上記構成でなる本発明についての詳細を、
以下に記載する実施例でもって説明することとする。
【００４２】
【実施例】
〔実施例１〕本実施例では本発明を踏まえて液晶表示装
置を作製する過程についての詳細を説明する。なお、図
２を用いてアクティブマトリクス基板に配置される回路
ＴＦＴおよび画素ＴＦＴの作製過程を説明し、図３を用
いて液晶表示装置の作製過程（セル組み過程）を説明す
る。
【００４３】なお、本実施例では主に画素ピッチとセル
ギャップの関係に注目して記載する。従って、本実施例
において段差は0.3 μｍ以下の問題ないレベルにあると
して説明を行わない。
【００４４】まず、絶縁性を有する基板、例えばコーニ
ング７０５９や同１７３７などに代表されるガラス基板
２０１を用意する。ガラス基板２０１上には下地膜２０
２として酸化珪素膜を2000Åの厚さに成膜する。
【００４５】次に、図示しない非晶質珪素膜を500 Åの
厚さに成膜する。成膜方法はプラズマＣＶＤ法や減圧熱
ＣＶＤ法によれば良い。
【００４６】図示しない非晶質珪素膜を成膜したら、適
当な結晶化方法による結晶化を行い、図示しない結晶性
珪素膜を形成する。例えば、600 ℃前後での加熱処理や
エキシマレーザーによるアニール等の手段が一般的であ
る。
【００４７】また、結晶化工程の際に結晶化を助長する
金属元素を非晶質珪素膜に保持させる手段をとることも
できる。この手段についての詳細は特開平6-232059号公
報、同7-321339号公報に記載されている。この手段によ
れば比較的低温、短時間の加熱処理で結晶性の良い珪素
膜を得ることが可能となる。
【００４８】また、上記手段による加熱処理で結晶性珪
素膜を得た場合、結晶性珪素膜に対してレーザーまたは
それと同等のエネルギーを持つ強光によるアニールを施
すことは有効である。これにより、結晶性珪素膜の結晶
性を大幅に改善することができる。
【００４９】次に、得られた図示しない結晶性珪素膜を
パターニングして回路ＴＦＴの活性層を構成する島状の
半導体層２０３および画素ＴＦＴの活性層を構成する島
状の半導体層２０４を形成する。
【００５０】活性層を構成したら、それらを覆って1200
Åの厚さの酸化珪素膜２０５をプラズマＣＶＤ法により
成膜する。この酸化珪素膜２０５は後にゲイト絶縁膜と
して機能する。なお、酸化窒化珪素膜（例えばＳｉＯX
ＮY で示される）や窒化珪素膜を用いても良い。
【００５１】次に、0.2 重量％のスカンジウムを添加し
たアルミニウム膜２０６をスパッタ法により2500Åの厚
さに成膜する。スカンジウムの添加はアルミニウム膜表
面にヒロックやウィスカーが発生するのを抑制する効果
がある。このアルミニウム膜２０６は、後にゲイト電極
として機能する。
【００５２】また、アルミニウム膜の代わりに他の金属
系材料、例えば、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ等を用いても
良いし、ポリシリコンやシリサイド系材料のような導電
性を有する膜を用いても構わない。
【００５３】次に、電解溶液中でアルミニウム膜２０６
を陽極として陽極酸化を行う。電解溶液としては、３％
の酒石酸のエチレングリコール溶液をアンモニア水で中
和して、ＰＨ＝６．９２に調整したものを使用する。ま
た、白金を陰極として化成電流５ｍＡ、到達電圧１０Ｖ
として処理する。
【００５４】こうして形成される図示しない緻密な陽極
酸化膜は、後にフォトレジストとの密着性を高める効果
がある。また、電圧印加時間を制御することで膜厚を制
御することができる。（図２（Ａ））
【００５５】こうして、図２（Ａ）の状態が得られた
ら、アルミニウム膜２０６をパターニングして、後のゲ
イト電極の原型および図示しないゲイト線を形成する。
そして、２度目の陽極酸化を行い、多孔質の陽極酸化膜
２０７、２０８を形成する。電解溶液は３％のシュウ酸
水溶液とし、白金を陰極として化成電流２〜３ｍＡ、到
達電圧８Ｖとして処理する。（図２（Ｂ））
【００５６】この時陽極酸化は基体に対して平行な方向
に進行する。また、電圧印加時間を制御することで多孔
質の陽極酸化膜２０７、２０８の長さを制御できる。
【００５７】さらに、専用の剥離液でフォトレジストを
除去した後、３度目の陽極酸化を行う。この時、電解溶
液は３％の酒石酸のエチレングリコール溶液をアンモニ
ア水で中和して、ＰＨ＝６．９２に調整したものを使用
する。そして、白金を陰極として化成電流５〜６ｍＡ、
到達電圧１００Ｖとして処理する。
【００５８】この際形成される陽極酸化膜２０９、２１
０は、非常に緻密、かつ、強固である。そのため、ド−
ピング工程などの後工程で生じるダメージからゲイト電
極２１１、２１２を保護する効果を持つ。
【００５９】また、強固な陽極酸化膜２０９、２１０は
エッチングされにくいため、コンタクトホールを形成す
る際にエッチング時間が長くなる問題がある。そのた
め、1000Å以下の厚さにするのが望ましい。
【００６０】次に、図２（Ｂ）に示す状態で、イオンド
ーピング法により活性層２０３、２０４に不純物を注入
する。例えば、Ｎチャネル型ＴＦＴを作製するならば不
純物としてＰ（リン）を、Ｐチャネル型ＴＦＴを作製す
るならば不純物としてＢ（ボロン）を用いれば良い。
【００６１】また、本実施例ではＮチャネル型ＴＦＴを
作製する例のみを記載するが、公知の技術を用いればＮ
チャネル型ＴＦＴとＰチャネル型ＴＦＴとを同一基板上
に形成することも可能である。
【００６２】このイオン注入によって回路ＴＦＴのソー
ス／ドレイン領域２１３、２１４および画素ＴＦＴのソ
ース／ドレイン領域２１５、２１６が自己整合的に形成
される。
【００６３】次に、多孔質の陽極酸化膜２０７、２０８
を除去して再度イオン注入を行う。この時のドーズ量は
前回のイオン注入よりも低いドーズ量で行う。
【００６４】このイオン注入によって回路ＴＦＴの低濃
度不純物領域２１７、２１８、チャネル形成領域２２１
および画素ＴＦＴの低濃度不純物領域２１９、２２０、
チャネル形成領域２２２が自己整合的に形成される。
【００６５】図２（Ｃ）に示す状態が得られたら、次に
レ−ザ−光の照射及び熱アニ−ルを行う。本実施例で
は、レ−ザ−光のエネルギ−密度は160 〜170mJ/cm2 と
し、熱アニ−ルは300 〜450 ℃１hrで行う。
【００６６】この工程により、イオンド−ピング工程で
損傷を受けた活性層２０３、２０４の結晶性の改善と、
イオン注入された不純物イオンの活性化が行われる。
【００６７】次に、第１の層間絶縁膜２２３として窒化
珪素膜（酸化珪素膜でもよい）をプラズマＣＶＤ法によ
り3000Åの厚さに成膜する。この層間絶縁膜２２３は多
層構造としても差し支えない。
【００６８】第１の層間絶縁膜２２３を成膜したら、電
極・配線形成を行う領域にコンタクトホールを形成す
る。そして、アルミニウムを主成分とする材料とチタン
との積層膜で回路ＴＦＴのソース配線（データ線とも言
える）２２４、ゲイト配線２２５、ドレイン配線２２６
および画素ＴＦＴのソース配線２２７、ドレイン電極２
２８を形成する。
【００６９】この時、画素ＴＦＴのゲイト電極２１２は
画素領域外へと引き出される図示しないゲイト線と一体
化しているのでコンタクトをとる必要がない。また、ド
レイン電極２２８は後に画素電極と活性層とを接続する
導通線の役割を果たす。
【００７０】次に、第２の層間絶縁膜２２９をプラズマ
ＣＶＤ法により0.5 〜5 μｍの厚さに成膜する。この層
間絶縁膜２２９としては酸化珪素膜、窒化珪素膜、有機
性樹脂材料等を用いる単層または積層膜を用いることが
できる。
【００７１】この第２の層間絶縁膜２２９としてポリイ
ミド等の有機性樹脂材料を用いると、容易に膜厚を稼ぐ
ことができるため平坦化膜としての機能を付加すること
ができる。即ち、アクティブマトリクス基板上の段差を
極力小さくすることが可能となる。
【００７２】第２の層間絶縁膜２２９を成膜したら、ブ
ラックマトリクス２３０を形成する。ブラックマトリク
ス２３０としては、クロム膜やチタン膜等の金属薄膜ま
たは黒色顔料を分散させた樹脂材料を用いることができ
る。
【００７３】ブラックマトリクス２３０をアクティブマ
トリクス基板側へ形成すると、必要最低限の占有面積で
遮光領域をカバーできるため開口率を損なうことがなく
有効である。
【００７４】次に、画素ＴＦＴのドレイン電極２２８上
の第２の層間絶縁膜をエッチングしてコンタクトホール
を形成し、ドレイン電極２２８と電気的に接続する透明
導電性膜でなる画素電極２３１を形成する。
【００７５】このようにして、図２（Ｅ）に示すような
回路ＴＦＴおよび画素ＴＦＴを有するアクティブマトリ
クス基板が形成される。実際には、数十万個もの回路Ｔ
ＦＴがＣＭＯＳ回路等を構成して駆動回路領域に配置さ
れ、数十〜数百万個もの画素ＴＦＴが画素領域に配置さ
れる。
【００７６】なお、本実施例で作製したアクティブマト
リクス基板の画像表示領域には設計上50μｍ間隔の画素
ピッチで画素領域が形成されている。一般的には液晶表
示装置の用途によって画素ピッチは異なり、例えばノー
トパソコン用に使用する液晶パネルは約110 μｍの画素
ピッチで構成されている。なお、必要以上に画素ピッチ
が大きいと表示画像が荒くなる。
【００７７】次に、セル組み過程についての詳細を図３
を用いて説明する。セル組みに際して、上記工程により
形成されたアクティブマトリクス基板以外に図１（Ａ）
で説明した様な構成でなる対向基板を用意する。
【００７８】なお、本実施例では特に示さないが画像を
カラー表示する必要がある場合は、対抗基板側にカラー
フィルターを設ければ良い。カラーフィルターは厚さが
均一で平坦であること、耐熱性、耐薬品性に優れること
等が要求される。
【００７９】アクティブマトリクス基板および対向基板
が完成したら、次に両基板に対してラビング処理を行
い、配向膜に対して所望の配向性を持たせる。この工程
により液晶材料の基板近傍における配向性が決定され
る。（図３（Ａ））
【００８０】ラビング処理が終了したら、対向基板の駆
動回路領域および画素領域を囲む様にシール材３０６を
スクリーン印刷により形成する。シール材３０６として
はエポキシ系樹脂とフェノール硬化剤をエチルセルソル
ブの溶媒に溶かしたものを用いることができる。また、
後に液晶材料を注入するための開口部（液晶注入口）を
シール材の一部に形成しておく。
【００８１】このシール材３０６は基板同士を接着する
効果だけでなく、画像表示領域周辺のみに液晶材料を封
止して、注入した液晶材料が漏れない様にする効果も併
せ持つ。
【００８２】次に、対向基板に対してスペーサ３０７の
散布を行う。スペーサ３０７としてはポリマー系、ガラ
ス系、シリカ系の球状微粒子を用い、ノズルから噴射し
てアクティブマトリクス基板の全面に散布する。（図３
（Ｂ））
【００８３】このスペーサ３０７の直径は画素ピッチの
10分の1 以下でなければならない。即ち、基板間のセル
ギャップは画素ピッチの10分の1 以下とすることが重要
である。本実施例では画素ピッチが50μｍであるので、
スペーサの直径は多少のマージンを見て4 μｍとする。
【００８４】なお、セルギャップが極端に狭まるとガラ
ス基板の表面うねりやスペーサ直径の誤差の影響が大き
くなるため、現状においては1 μｍ程度までのセルギャ
ップが限界である。従って、本発明は画素ピッチが10μ
ｍ程度の液晶表示装置までが適用限界であると考えられ
る。
【００８５】以上のシール材印刷・スペーサ散布工程を
対向基板側に行う利点としてはＴＦＴ回路の汚染および
静電破壊の防止が挙げられる。特に、スペーサ散布工程
は静電気の発生を伴うため、対向基板側へ行うのが望ま
しい。
【００８６】次に、アクティブマトリクス基板および対
向基板の貼り合わせを行う。貼り合わせの際、両基板間
はスペーサ３０７を挟持する形となり、スペーサ３０７
の直径によりセルギャップが決定される。（図３
（Ｃ））
【００８７】先述の様に、スペーサ３０７の直径は4 μ
ｍとしているので、基板間のセルギャップは4 μｍとな
る。本発明はこのセルギャップの正確な確保が重要であ
るため、スペーサ３０７の均一な散布と基板の正確な貼
り合わせ技術が要求される。
【００８８】アクティブマトリクス基板と対向基板との
貼り合わせが終了したら、シール材３０６に予め形成し
ておいた開口部から液晶材料を注入して、画素領域に液
晶が保持された状態とする。最後に開口部を封止して液
晶材料を封入し、図３（Ｄ）に示す様な液晶表示装置が
完成する。
【００８９】以上の過程を経て作製された液晶表示装置
は、本発明を踏まえてセルギャップを画素ピッチ（本実
施例では50μｍ) の10分の1 以下（本実施例では4 μ
ｍ) としているのでディスクリネーションの様な画像不
良が発生しない高画質なものとなる。
【００９０】また、本実施例では画素ピッチが50μｍの
場合について説明した。しかし実際には、液晶パネルの
サイズや用途によって画素ピッチが変化することは先に
も述べた通りである。例えば、現状の直視型液晶表示装
置は数百μｍ程度の画素ピッチで構成される液晶パネル
が製造されている。
【００９１】しかし、数百μｍの画素ピッチだからとい
ってセルギャップを極端に大きくすると画素電極と対向
電極との間に形成される電界が弱くなってしまう。実質
的には液晶パネルの駆動電圧等を考慮すると画像信号の
電圧レベル、延いてはそれに伴い液晶層の形成される電
界の強さに制限があるため、セルギャップを10μｍ以下
とするのが望ましい。
【００９２】また、一般的に製造または試作されている
液晶パネルは画素ピッチに関係なく5 〜6 μｍ程度のセ
ルギャップを確保しているようであるが、今後は液晶パ
ネルの高精細化が求められ画素ピッチをさらに微細化す
る傾向が強まると予想される。
【００９３】例えば、投射型プロジェクション用の液晶
表示装置はパネルサイズも小さい上、スクリーンに投射
することを考えて可能な限り高精細な画像を表示できる
ような構成とする必要がある。従って、今後は画素ピッ
チが40μｍ以下、延いては30μｍ以下の液晶表示装置を
作製する必要性に迫られるであろう。
【００９４】その時に、セルギャップが5 〜6 μｍのま
まではおそらく横方向電界の影響を受けてディスクリネ
ーションが発生すると考えられる。従って、画素ピッチ
が狭まるに対応してセルギャップを小さくすることにな
る。
【００９５】以上を踏まえると、本発明は特に画素ピッ
チが40μｍ以下に微細化された場合においてその有効性
を発揮するものであると言える。
【００９６】〔実施例２〕本実施例では、本発明につい
て段差に注目した実施例を説明する。本実施例では、活
性層と接続するドレイン電極に対して画素電極を接続す
る構成の薄膜トランジスタを用いたアクティブマトリク
ス型液晶表示装置の例を示す。
【００９７】前述の様に、段差は薄膜トランジスタおよ
び各配線の周辺に形成され、ラビング不良や段差側面に
生じる横方向電界を引き起こし、液晶材料の配向不良の
原因となることがある。
【００９８】通常、配線交差部や薄膜トランジスタ上に
段差によるディスクリネーションが発生してもブラック
マトリクスで隠すことができるので問題とならない。ま
た、対向基板側にブラックマトリクスを設ける構成とす
る場合においては、段差が生じる様な構造となる領域を
隠せば済む。
【００９９】しかしながら、実施例１の様にアクティブ
マトリクス基板側にブラックマトリクスを設けた構成と
した場合、画素電極と薄膜トランジスタとが電気的に接
続するコンタクト部では遮光が困難なためディスクリネ
ーションが問題となる。
【０１００】そこで、本実施例ではコンタクト部に注目
して、コンタクト部周辺に生じる段差の高さについての
説明を行う。なお、説明は図４を用いて行い、図２で用
いた符号をそのまま引用する。
【０１０１】図４（Ａ）に示すのは、ある画素領域の上
面図であり、４０１で示される点線で囲まれた領域は、
画素電極２３２と画素ＴＦＴの活性層２０４（正確には
ドレイン領域２１６）とが接続するコンタクト部であ
る。また、４０２はコンタクトホールである。
【０１０２】そこで本実施例におけるコンタクト部４０
１の拡大断面図を図４（Ｂ）に示す。２０４は活性層、
２０５はゲイト絶縁膜、２２３は第１の層間絶縁膜、２
２９は第２の層間絶縁膜である。
【０１０３】本実施例の特徴は活性層２０４と画素電極
２３２とが、ドレイン電極２２８を介して電気的に接続
している点にある。
【０１０４】本発明者らの経験によると、画素電極（一
般的にＩＴＯ膜が用いられる）２３２と活性層（一般的
に珪素膜が用いられる）２０４とは接触抵抗が非線型で
あるため、オーミック接触を取りにくいことが判ってい
る。
【０１０５】そのため、本実施例の様にオーミック接触
を取りやすい導電性被膜、例えばチタン膜とアルミニウ
ム膜の積層膜などを介した構造とすることは有効であ
る。なお、本発明者らの研究によりアルミニウム膜とＩ
ＴＯ膜とが接触するとアルミニウム膜が溶解することが
判っているので、本実施例ではチタン膜でアルミニウム
膜を挟んだ構造としている。
【０１０６】このような構成とするとコンタクトホール
４０２内においてラビング不良が起こったとしてもドレ
イン電極２２８がブラックマトリクスと同様の効果を果
たす。そのため、ディスクリネーションが発生したとし
ても視認されない。
【０１０７】本発明によれば、図４（Ｂ）に示す様な構
成のコンタクト部を形成する場合、図中に示す段差の高
さ（図４（Ｂ）ではドレイン電極２２８の膜厚に相当す
る）を0.3 μｍ以下に抑える必要がある。
【０１０８】従って、ドレイン電極２２８を形成する際
にその膜厚を0.3 μｍ以下、好ましくは0.25μｍ以下と
することで段差を0.3 μｍ以下に抑えることができる。
【０１０９】本実施例では、アルミニウムを主成分とす
る材料とチタン膜との積層膜でドレイン電極２２８を形
成し、その膜厚は0.25μｍとしている。なお、ドレイン
電極２２８をテーパー化して形成すると、段差自体がテ
ーパー形状となるのでラビング不良を起こしにくい。
【０１１０】以上の様に、本実施例の構成でなるコンタ
クト部はその周辺に生じる段差の高さが0.3 μｍ以下と
なる。従って、コンタクト部周辺においてラビング不良
や横方向電界によるディスクリネーションの発生を防ぐ
ことができる。
【０１１１】
【発明の効果】本発明では液晶表示装置を形成する際に
画素ピッチの対応してセルギャップを規定する。具体的
には、画素ピッチの10分に1 以下となるようにセルギャ
ップを規定する。
【０１１２】また、薄膜トランジスタと画素電極とのコ
ンタクト部においては、構造上の理由で生じる段差を0.
3 μｍ以下とする。
【０１１３】以上の様な本発明の構成の従うことでディ
スクリネーションの様な画像不良が発生しない高精細な
液晶表示装置を実現できる。
【０１１４】例えば、対角２inchサイズのＥＷＳ仕様の
液晶表示装置を作製するあたって画像表示領域を５：４
（1280×1024画素) とする時、画素ピッチは約30μｍと
なる。その場合、本発明によればセルギャップを3 μｍ
以下とし、段差の高さを0.3μｍ以下とすることでディ
スクリネーションの発生を抑制することができる。
【図面の簡単な説明】
【図１】 液晶表示装置の構成を示す図。
【図２】 アクティブマトリクス基板の作製過程を示す
図。
【図３】 セル組み過程を示す図。
【図４】 液晶表示装置の構成を示す図。
【符号の説明】
１０１ ガラス基板 １０２ 活性層 １０３ ゲイト電極 １０４ データ線（ソース配線） １０５ ドレイン電極 １０６ 層間絶縁膜 １０７ ブラックマトリクス １０８ 画素電極 １０９ アクティブマトリクス基板側の
配向膜 １１０ ガラス基板 １１１ 対向基板 １１２ 対向基板側の配向膜 １１３ 液晶材料 １１４ ゲイト線 １１５ スペーサ ４０１ コンタクト部 ４０２ コンタクトホール

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】同一基板上にマトリクス状に配列されたゲ
    イト線およびデータ線と、 前記ゲイト線およびデータ線とで囲まれた画素領域に少
    なくとも一つ配置される薄膜トランジスタと、 前記薄膜トランジスタに接続する画素電極と、 を少なくとも有してなるアクティブマトリクス基板と、 その表面に少なくとも対向電極を有してなる対向基板
    と、 を有し、 前記アクティブマトリクス基板と前記対向基板との間に
    液晶材料を挟持した構成でなるアクティブマトリクス型
    液晶表示装置において、 前記アクティブマトリクス基板と前記対向基板との間隔
    は、前記画素領域の画素ピッチの10分の1 以下であるこ
    とを特徴とする液晶表示装置。
  2. 【請求項２】同一基板上にマトリクス状に配列されたゲ
    イト線およびデータ線と、 前記ゲイト線およびデータ線とで囲まれた画素領域に少
    なくとも一つ配置される薄膜トランジスタと、 前記薄膜トランジスタに接続する画素電極と、 を少なくとも有してなるアクティブマトリクス基板と、 その表面に少なくとも対向電極を有してなる対向基板
    と、 を有し、 前記アクティブマトリクス基板と前記対向基板との間に
    複数のスペーサおよび液晶材料を挟持した構成でなるア
    クティブマトリクス型液晶表示装置において、 前記基板に垂直な方向における前記複数のスペーサの平
    均直径は、前記画素領域の画素ピッチの10分の1 以下で
    あることを特徴とする液晶表示装置。
  3. 【請求項３】同一基板上にマトリクス状に配列されたゲ
    イト線およびデータ線と、 前記ゲイト線およびデータ線とで囲まれた画素領域に少
    なくとも一つ配置される薄膜トランジスタと、 前記薄膜トランジスタに接続するドレイン電極と、 前記ドレイン電極を覆う層間絶縁膜と、 前記層間絶縁膜に形成されたコンタクトホールを介して
    前記ドレイン電極と接続する画素電極と、 を少なくとも有してなるアクティブマトリクス基板と、 その表面に少なくとも対向電極を有してなる対向基板
    と、 を有し、 前記アクティブマトリクス基板と前記対向基板との間に
    複数のスペーサおよび液晶材料を挟持した構成でなるア
    クティブマトリクス型液晶表示装置において、 前記ドレイン電極および前記層間絶縁膜の膜厚が0.3 μ
    ｍ以下であることを特徴とする液晶表示装置。
  4. 【請求項４】請求項１乃至請求項２において、画素ピッ
    チは10〜100 μｍであることを特徴とする液晶表示装置
    の作製方法。
  5. 【請求項５】請求項１乃至請求項２において、画素ピッ
    チは10〜40μｍであることを特徴とする液晶表示装置の
    作製方法。
  6. 【請求項６】同一基板上にマトリクス状に配列されたゲ
    イト線およびデータ線と、 前記ゲイト線およびデータ線とで囲まれた画素領域に少
    なくとも一つ配置される薄膜トランジスタと、 前記薄膜トランジスタに接続する画素電極と、 を少なくとも有してなるアクティブマトリクス基板を形
    成する工程と、 その表面に少なくとも対向電極を有してなる対向基板を
    形成する工程と、 を有し、 前記アクティブマトリクス基板と前記対向基板との間に
    液晶材料を挟持した構成でなるアクティブマトリクス型
    液晶表示装置を作製する過程において、 前記アクティブマトリクス基板と前記対向基板との間隔
    を、前記画素領域の画素ピッチの10分の1 以下とするこ
    とを特徴とする液晶表示装置の作製方法。
  7. 【請求項７】請求項６において、前記基板に垂直な方向
    における前記複数のスペーサの平均直径は、前記画素領
    域の画素ピッチの10分の1 以下であることを特徴とする
    液晶表示装置の作製方法。
  8. 【請求項８】請求項６または請求項７において、画素ピ
    ッチは10〜100 μｍであることを特徴とする液晶表示装
    置の作製方法。
  9. 【請求項９】請求項６または請求項７において、画素ピ
    ッチは10〜40μｍであることを特徴とする液晶表示装置
    の作製方法。
  10. 【請求項１０】同一基板上にマトリクス状に配列された
    ゲイト線およびデータ線と、 前記ゲイト線およびデータ線とで囲まれた画素領域に少
    なくとも一つ配置される薄膜トランジスタと、 前記薄膜トランジスタに接続するドレイン電極と、 前記ドレイン電極を覆う層間絶縁膜と、 前記層間絶縁膜に形成されたコンタクトホールを介して
    前記ドレイン電極と接続する画素電極と、 を少なくとも有してなるアクティブマトリクス基板を形
    成する工程と、 その表面に少なくとも対向電極を有してなる対向基板を
    形成する工程と、 を有し、 前記アクティブマトリクス基板と前記対向基板との間に
    液晶材料を挟持した構成でなるアクティブマトリクス型
    液晶表示装置を作製する過程において、 前記ドレイン電極および前記層間絶縁膜の膜厚が0.3 μ
    ｍ以下であることを特徴とする液晶表示装置の作製方
    法。
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