JPH09282000A - データ処理回路 - Google Patents
データ処理回路Info
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- JPH09282000A JPH09282000A JP8098053A JP9805396A JPH09282000A JP H09282000 A JPH09282000 A JP H09282000A JP 8098053 A JP8098053 A JP 8098053A JP 9805396 A JP9805396 A JP 9805396A JP H09282000 A JPH09282000 A JP H09282000A
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- 230000005236 sound signal Effects 0.000 claims description 10
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000007906 compression Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 230000006835 compression Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 ＤＳＰを増加することなく、ＤＳＰの処理量
を軽減させることができるデータ処理回路を提供する。 【解決手段】 データ処理回路１０は、シリアルデータ
をパラレルデータに変換するシリアル／パラレル（Ｓ／
Ｐ）変換器１１と、パラレルデータに変換された入力信
号を一時的に記憶するメモリ１２と、一旦メモリ１２に
格納された入力信号を、所定のタイミングで取り込んで
ディジタル信号処理するＤＳＰ１３とを備える。
を軽減させることができるデータ処理回路を提供する。 【解決手段】 データ処理回路１０は、シリアルデータ
をパラレルデータに変換するシリアル／パラレル（Ｓ／
Ｐ）変換器１１と、パラレルデータに変換された入力信
号を一時的に記憶するメモリ１２と、一旦メモリ１２に
格納された入力信号を、所定のタイミングで取り込んで
ディジタル信号処理するＤＳＰ１３とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理回路に
係り、詳細には、伝送装置、多重化装置に搭載される音
声コーデックあるいはオーディオコーデック等に用いる
データ処理回路に関する。
係り、詳細には、伝送装置、多重化装置に搭載される音
声コーデックあるいはオーディオコーデック等に用いる
データ処理回路に関する。
【０００２】
【従来の技術】現在、伝送装置や多重化装置では、伝送
情報量を少なくするため、音声信号あるいはオーディオ
信号を圧縮している。音声信号あるいはオーディオ信号
の圧縮には、専用ＬＳＩ、プロセッサタイプの専用ＬＳ
Ｉ、ディジタル信号処理プロセッサ（ＤＳＰ：digital
signal processor 以下、適宜ＤＳＰと略記する。）の
利用の３通りがある。特に、多重化装置に搭載される音
声コーデックには専用ＤＳＰを用い、リアルタイムな信
号処理を実現している。
情報量を少なくするため、音声信号あるいはオーディオ
信号を圧縮している。音声信号あるいはオーディオ信号
の圧縮には、専用ＬＳＩ、プロセッサタイプの専用ＬＳ
Ｉ、ディジタル信号処理プロセッサ（ＤＳＰ：digital
signal processor 以下、適宜ＤＳＰと略記する。）の
利用の３通りがある。特に、多重化装置に搭載される音
声コーデックには専用ＤＳＰを用い、リアルタイムな信
号処理を実現している。
【０００３】ＤＳＰは乗算機能を主体とした演算器をも
ち、ファームウェアによって演算機能やデータ転送を制
御して信号処理する。一般的にＤＳＰの内部機能は、プ
ログラムデコーダ部、データメモリ部、演算部及び入出
力部に大別され、これらが有機的に結合されている。
ち、ファームウェアによって演算機能やデータ転送を制
御して信号処理する。一般的にＤＳＰの内部機能は、プ
ログラムデコーダ部、データメモリ部、演算部及び入出
力部に大別され、これらが有機的に結合されている。
【０００４】従来この種の音声コーデックあるいはオー
ディオコーデック等に用いるＤＳＰとしては、例えば図
２に示すようなものがある。
ディオコーデック等に用いるＤＳＰとしては、例えば図
２に示すようなものがある。
【０００５】図２は音声信号の圧縮／伸張の基本的な構
成を示す図である。
成を示す図である。
【０００６】図２において、１は符号器、２は復号器で
あり、３は符号化用ＤＳＰ、４は復号化用ＤＳＰであ
る。また、Ｓ１は入力ディジタル音声信号、Ｓ２は符号
化された信号、Ｓ３は再生音声信号である。Ｓ１，Ｓ
２，Ｓ３はいずれもシリアルな信号である。
あり、３は符号化用ＤＳＰ、４は復号化用ＤＳＰであ
る。また、Ｓ１は入力ディジタル音声信号、Ｓ２は符号
化された信号、Ｓ３は再生音声信号である。Ｓ１，Ｓ
２，Ｓ３はいずれもシリアルな信号である。
【０００７】ここで、上記Ｓ１及びＳ３はディジタル化
した音声信号のみでなく、ディジタル化したオーディオ
信号であってもよい。
した音声信号のみでなく、ディジタル化したオーディオ
信号であってもよい。
【０００８】上記符号器１では、シリアルな音声信号を
受信し、そのデータを内部のバッファに取り込み、受信
データが必要個数受信されると符号化処理を開始する。
受信し、そのデータを内部のバッファに取り込み、受信
データが必要個数受信されると符号化処理を開始する。
【０００９】符号化処理が終了すると、符号語を出力す
る。また、復号器では、符号語を入力し、復号処理を開
始する。復号処理が終了すると復号処理によって再生さ
れた再生信号を出力する。
る。また、復号器では、符号語を入力し、復号処理を開
始する。復号処理が終了すると復号処理によって再生さ
れた再生信号を出力する。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のデータ処理回路にあっては、以下のような問
題点があった。
うな従来のデータ処理回路にあっては、以下のような問
題点があった。
【００１１】すなわち、低ビットレートになるに従っ
て、音声サンプル数十フレーム〜数百フレームを１つの
単位として処理を実行する。また、ＤＳＰでリアルタイ
ム処理を可能とするためには最大ダイナミックステップ
（最大実行可能命令サイクル数のことをいう）内に処理
を終える必要がある。
て、音声サンプル数十フレーム〜数百フレームを１つの
単位として処理を実行する。また、ＤＳＰでリアルタイ
ム処理を可能とするためには最大ダイナミックステップ
（最大実行可能命令サイクル数のことをいう）内に処理
を終える必要がある。
【００１２】この最大ダイナミックステップ内では、音
声圧縮の処理と、Ｉ／Ｏの割り込み処理を実行する必要
がある。フレーム長が長くなると、フレーム内に取り込
む入力信号のサンプル数も増加するので、受信割り込み
ルーチンに要するステップ数が多くなり、音声圧縮処理
が中断されるという問題点があった。また、受信割り込
みルーチンに要するステップ数が多くなると、音声圧縮
に要するステップがすくなくなってしまう。
声圧縮の処理と、Ｉ／Ｏの割り込み処理を実行する必要
がある。フレーム長が長くなると、フレーム内に取り込
む入力信号のサンプル数も増加するので、受信割り込み
ルーチンに要するステップ数が多くなり、音声圧縮処理
が中断されるという問題点があった。また、受信割り込
みルーチンに要するステップ数が多くなると、音声圧縮
に要するステップがすくなくなってしまう。
【００１３】これを解決する方法として、図３に示すよ
うに、ディジタル信号処理用ＤＳＰ５に、ＤＳＰ６を増
加し、ＤＳＰ５及びＤＳＰ６により並列処理を行なう方
法がある。これにより、リアルタイム処理が可能になる
が、ＤＳＰは高価であるため、コストアップになるとい
う問題点があった。
うに、ディジタル信号処理用ＤＳＰ５に、ＤＳＰ６を増
加し、ＤＳＰ５及びＤＳＰ６により並列処理を行なう方
法がある。これにより、リアルタイム処理が可能になる
が、ＤＳＰは高価であるため、コストアップになるとい
う問題点があった。
【００１４】本発明は、ＤＳＰを増加することなく、Ｄ
ＳＰの処理量を軽減させることができるデータ処理回路
を提供することを目的とする。
ＳＰの処理量を軽減させることができるデータ処理回路
を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明に係るデータ処理
回路は、入力信号を一時的に記憶する記憶手段と、記憶
手段に記憶された入力信号を読み出して信号処理を行う
ディジタル信号処理プロセッサとを備え、入力信号を、
一旦記憶手段に格納し、ディジタル信号処理プロセッサ
は、記憶手段に格納された入力信号を取り込むように構
成する。
回路は、入力信号を一時的に記憶する記憶手段と、記憶
手段に記憶された入力信号を読み出して信号処理を行う
ディジタル信号処理プロセッサとを備え、入力信号を、
一旦記憶手段に格納し、ディジタル信号処理プロセッサ
は、記憶手段に格納された入力信号を取り込むように構
成する。
【００１６】さらに、上記データ処理回路が、シリアル
データをパラレルデータに変換するシリアル／パラレル
変換手段を備え、記憶手段は、シリアル／パラレル変換
手段によりパラレルデータに変換された入力信号を記憶
するように構成したものであってもよい。
データをパラレルデータに変換するシリアル／パラレル
変換手段を備え、記憶手段は、シリアル／パラレル変換
手段によりパラレルデータに変換された入力信号を記憶
するように構成したものであってもよい。
【００１７】また、ディジタル信号処理プロセッサは、
一旦記憶手段に格納された入力信号を、所定のタイミン
グで取り込んでディジタル信号処理するように構成して
もよく、入力信号は、音声信号若しくはオーディオ信号
であってもよい。
一旦記憶手段に格納された入力信号を、所定のタイミン
グで取り込んでディジタル信号処理するように構成して
もよく、入力信号は、音声信号若しくはオーディオ信号
であってもよい。
【００１８】
【発明の実施の形態】本発明に係るデータ処理回路は、
伝送装置、多重化装置に搭載される音声コーデックある
いはオーディオコーデック等に用いるディジタル信号処
理プロセッサに適用することができる。
伝送装置、多重化装置に搭載される音声コーデックある
いはオーディオコーデック等に用いるディジタル信号処
理プロセッサに適用することができる。
【００１９】図１は本発明の実施形態に係るデータ処理
回路の構成を示す図であり、音声コーデックあるいはオ
ーディオコーデック等に用いるディジタル信号処理プロ
セッサに適用した例である。
回路の構成を示す図であり、音声コーデックあるいはオ
ーディオコーデック等に用いるディジタル信号処理プロ
セッサに適用した例である。
【００２０】図１において、データ処理回路１０は、シ
リアル／パラレル（Ｓ／Ｐ）変換器１１（シリアル／パ
ラレル変換手段）、メモリ１２（記憶手段）及びＤＳＰ
１３（ディジタル信号処理プロセッサ）から構成され
る。
リアル／パラレル（Ｓ／Ｐ）変換器１１（シリアル／パ
ラレル変換手段）、メモリ１２（記憶手段）及びＤＳＰ
１３（ディジタル信号処理プロセッサ）から構成され
る。
【００２１】上記シリアル／パラレル（Ｓ／Ｐ）変換器
１１は、音声信号等のシリアルデータを所定ビットのパ
ラレルデータに変換する。
１１は、音声信号等のシリアルデータを所定ビットのパ
ラレルデータに変換する。
【００２２】上記メモリ１２は、パラレルデータに変換
されたデータを一時的に記憶するもので、例えばＳＲＡ
Ｍ、擬似スタティックＲＡＭ、ＤＲＡＭ等により構成さ
れる。
されたデータを一時的に記憶するもので、例えばＳＲＡ
Ｍ、擬似スタティックＲＡＭ、ＤＲＡＭ等により構成さ
れる。
【００２３】上記ＤＳＰ１３は、乗算機能を主体とした
演算器をもち、ファームウェアによって演算機能やデー
タ転送を制御して信号処理する。
演算器をもち、ファームウェアによって演算機能やデー
タ転送を制御して信号処理する。
【００２４】次に、上述のように構成されたデータ処理
回路１０の動作を説明する。
回路１０の動作を説明する。
【００２５】シリアル／パラレル（Ｓ／Ｐ）変換器１１
の入力に音声あるいはオーディオ入力信号が入力され
と、Ｓ／Ｐ変換器１１は入力されたシリアルデータをパ
ラレルデータに変換してメモリ１２に出力する。
の入力に音声あるいはオーディオ入力信号が入力され
と、Ｓ／Ｐ変換器１１は入力されたシリアルデータをパ
ラレルデータに変換してメモリ１２に出力する。
【００２６】メモリ１２では、パラレルデータに変換さ
れたデータをある一定間隔のあいだ蓄積し、入力データ
をパラレルでＤＳＰ１３に出力する。
れたデータをある一定間隔のあいだ蓄積し、入力データ
をパラレルでＤＳＰ１３に出力する。
【００２７】ＤＳＰ１３は、任意の時刻にメモリ１２か
らデータを読み込み、ディジタル信号処理を行う。
らデータを読み込み、ディジタル信号処理を行う。
【００２８】すなわち、随時入力する入力信号は、一旦
メモリ１２に格納され、ＤＳＰ１３が、任意の時刻にメ
モリ１２からデータを取り込んでディジタル信号処理を
行う。
メモリ１２に格納され、ＤＳＰ１３が、任意の時刻にメ
モリ１２からデータを取り込んでディジタル信号処理を
行う。
【００２９】このようにすることにより、入力信号のタ
イミングによりＤＳＰ１３において割り込みがかかり、
音声圧縮処理が中断されるという問題が生じなくなる。
イミングによりＤＳＰ１３において割り込みがかかり、
音声圧縮処理が中断されるという問題が生じなくなる。
【００３０】以上説明したように、本実施形態に係るデ
ータ処理回路１０は、シリアルデータをパラレルデータ
に変換するシリアル／パラレル（Ｓ／Ｐ）変換器１１
と、パラレルデータに変換された入力信号を一時的に記
憶するメモリ１２と、一旦メモリ１２に格納された入力
信号を、所定のタイミングで取り込んでディジタル信号
処理するＤＳＰ１３とを備えているので、ＤＳＰ１３の
Ｉ／Ｏルーチンに要するダイナミックステップを軽減す
ることができ、またＳ／Ｐ変換器１１とメモリ１２によ
りリアルタイム処理が可能になる。さらに、ＤＳＰを増
加する必要がないため、コストを低減することができ
る。
ータ処理回路１０は、シリアルデータをパラレルデータ
に変換するシリアル／パラレル（Ｓ／Ｐ）変換器１１
と、パラレルデータに変換された入力信号を一時的に記
憶するメモリ１２と、一旦メモリ１２に格納された入力
信号を、所定のタイミングで取り込んでディジタル信号
処理するＤＳＰ１３とを備えているので、ＤＳＰ１３の
Ｉ／Ｏルーチンに要するダイナミックステップを軽減す
ることができ、またＳ／Ｐ変換器１１とメモリ１２によ
りリアルタイム処理が可能になる。さらに、ＤＳＰを増
加する必要がないため、コストを低減することができ
る。
【００３１】したがって、このような優れた特長を有す
るデータ処理回路を、伝送装置、多重化装置に搭載され
る音声コーデックあるいはオーディオコーデック等に用
いるデータ処理回路に適用すれば、この伝送装置、多重
化装置の性能を向上しコストを低減することができる。
るデータ処理回路を、伝送装置、多重化装置に搭載され
る音声コーデックあるいはオーディオコーデック等に用
いるデータ処理回路に適用すれば、この伝送装置、多重
化装置の性能を向上しコストを低減することができる。
【００３２】なお、本実施形態に係るデータ処理回路
を、上述したような伝送装置、多重化装置に適用するこ
ともできるが、勿論これには限定されず、上記ディジタ
ル信号処理を行うものであれば全ての装置（例えば、映
像／音声の蓄積再生装置）に適用可能であることは言う
までもない。
を、上述したような伝送装置、多重化装置に適用するこ
ともできるが、勿論これには限定されず、上記ディジタ
ル信号処理を行うものであれば全ての装置（例えば、映
像／音声の蓄積再生装置）に適用可能であることは言う
までもない。
【００３３】また、本実施形態では、シリアル／パラレ
ル（Ｓ／Ｐ）変換器１１を用いているが、これに限ら
ず、入力信号を一旦メモリに格納できるものであればど
のような形態であってもよい。
ル（Ｓ／Ｐ）変換器１１を用いているが、これに限ら
ず、入力信号を一旦メモリに格納できるものであればど
のような形態であってもよい。
【００３４】また、上述の構成では、メモリ装置とし
て、例えばＤＲＡＭを用いることができるが、メモリ装
置であればすべて適用可能であり、例えば擬似スタティ
ックＲＡＭであっても同様の効果を得ることができる。
て、例えばＤＲＡＭを用いることができるが、メモリ装
置であればすべて適用可能であり、例えば擬似スタティ
ックＲＡＭであっても同様の効果を得ることができる。
【００３５】さらに、上記データ処理回路を構成するＤ
ＳＰ等の種類、メモリのビット数などは上述の実施形態
に限られないことは言うまでもない。
ＳＰ等の種類、メモリのビット数などは上述の実施形態
に限られないことは言うまでもない。
【００３６】
【発明の効果】本発明に係るデータ処理回路では、入力
信号を一時的に記憶する記憶手段と、記憶手段に記憶さ
れた入力信号を読み出して信号処理を行うディジタル信
号処理プロセッサとを備え、入力信号を、一旦記憶手段
に格納し、ディジタル信号処理プロセッサは、記憶手段
に格納された入力信号を取り込むように構成しているの
で、ＤＳＰを増加することなく、ＤＳＰの処理量を軽減
させることができる。
信号を一時的に記憶する記憶手段と、記憶手段に記憶さ
れた入力信号を読み出して信号処理を行うディジタル信
号処理プロセッサとを備え、入力信号を、一旦記憶手段
に格納し、ディジタル信号処理プロセッサは、記憶手段
に格納された入力信号を取り込むように構成しているの
で、ＤＳＰを増加することなく、ＤＳＰの処理量を軽減
させることができる。
【図１】本発明を適用した実施形態に係るデータ処理回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図２】上記データ処理回路の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図３】上記データ処理回路の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
１０ データ処理回路、１１ シリアル／パラレル（Ｓ
／Ｐ）変換器（シリアル／パラレル変換手段）、１２
メモリ（記憶手段）、１３ ＤＳＰ（ディジタル信号処
理プロセッサ）
／Ｐ）変換器（シリアル／パラレル変換手段）、１２
メモリ（記憶手段）、１３ ＤＳＰ（ディジタル信号処
理プロセッサ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青柳 康夫 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (4)
- 【請求項１】 入力信号を一時的に記憶する記憶手段
と、 前記記憶手段に記憶された入力信号を読み出して信号処
理を行うディジタル信号処理プロセッサとを備え、 入力信号を、一旦前記記憶手段に格納し、 前記ディジタル信号処理プロセッサは、前記記憶手段に
格納された入力信号を取り込むように構成したことを特
徴とするデータ処理回路。 - 【請求項２】 さらに、上記請求項１記載のデータ処理
回路において、 シリアルデータをパラレルデータに変換するシリアル／
パラレル変換手段を備え、 前記記憶手段は、前記シリアル／パラレル変換手段によ
りパラレルデータに変換された入力信号を記憶するよう
に構成したことを特徴とするデータ処理回路。 - 【請求項３】 前記ディジタル信号処理プロセッサは、
一旦前記記憶手段に格納された入力信号を、所定のタイ
ミングで取り込んでディジタル信号処理するように構成
したことを特徴とする請求項１又は２の何れかに記載の
データ処理回路。 - 【請求項４】 前記入力信号は、音声信号若しくはオー
ディオ信号であることを特徴とする請求項１、２又は３
の何れかに記載のデータ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8098053A JPH09282000A (ja) | 1996-04-19 | 1996-04-19 | データ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8098053A JPH09282000A (ja) | 1996-04-19 | 1996-04-19 | データ処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09282000A true JPH09282000A (ja) | 1997-10-31 |
Family
ID=14209512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8098053A Pending JPH09282000A (ja) | 1996-04-19 | 1996-04-19 | データ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09282000A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401514B1 (ko) * | 2001-06-29 | 2003-10-17 | 주식회사 하이닉스반도체 | 데이터 처리 시스템 |
-
1996
- 1996-04-19 JP JP8098053A patent/JPH09282000A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401514B1 (ko) * | 2001-06-29 | 2003-10-17 | 주식회사 하이닉스반도체 | 데이터 처리 시스템 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011225 |