JPH09283534A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09283534A JPH09283534A JP8094408A JP9440896A JPH09283534A JP H09283534 A JPH09283534 A JP H09283534A JP 8094408 A JP8094408 A JP 8094408A JP 9440896 A JP9440896 A JP 9440896A JP H09283534 A JPH09283534 A JP H09283534A
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Abstract
(57)【要約】
【目的】 ベースの電流経路を狭くしベース抵抗を大き
し、静電破壊防止用素子のオン電流を低減して、クラン
プ特性の向上を図り得る半導体装置の製造方法を提供す
る。 【構成】 Ｐ型半導体基板１１１の表面の一部分にＮ型
埋め込み層１１２を形成し、同時に前記Ｎ型埋め込み層
１１２を形成しない領域にリング状のＮ型埋め込み層１
１３を形成する工程と、前記Ｐ型半導体基板１１１の表
面にＮ型エピタキシャル層１２１を形成する工程と、前
記Ｎ型埋め込み層１１３を覆うようにＰウェル層１３１
を形成する工程と、前記Ｎ型埋め込み層１１３と接触
し、かつ前記Ｎ型埋め込み層１１３が内側にはみだすよ
うに、リング状のＮ型コレクタ拡散層１４２を形成し、
同時に前記Ｎ型コレクタ拡散層１４２の内側に前記Ｎ型
埋め込み層１１３と接触しないようにＮ型エミッタ拡散
層１４１を形成する工程とを施す。
し、静電破壊防止用素子のオン電流を低減して、クラン
プ特性の向上を図り得る半導体装置の製造方法を提供す
る。 【構成】 Ｐ型半導体基板１１１の表面の一部分にＮ型
埋め込み層１１２を形成し、同時に前記Ｎ型埋め込み層
１１２を形成しない領域にリング状のＮ型埋め込み層１
１３を形成する工程と、前記Ｐ型半導体基板１１１の表
面にＮ型エピタキシャル層１２１を形成する工程と、前
記Ｎ型埋め込み層１１３を覆うようにＰウェル層１３１
を形成する工程と、前記Ｎ型埋め込み層１１３と接触
し、かつ前記Ｎ型埋め込み層１１３が内側にはみだすよ
うに、リング状のＮ型コレクタ拡散層１４２を形成し、
同時に前記Ｎ型コレクタ拡散層１４２の内側に前記Ｎ型
埋め込み層１１３と接触しないようにＮ型エミッタ拡散
層１４１を形成する工程とを施す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の製造方法
に係り、特にバイポーラ型ＬＳＩに搭載する静電気破壊
保護用素子の製造方法に関するものである。
に係り、特にバイポーラ型ＬＳＩに搭載する静電気破壊
保護用素子の製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図３はかかる
従来のバイポーラ型ＬＳＩに搭載する、静電破壊防止用
の横型ＮＰＮトランジスタの製造方法の断面工程図であ
る。
例えば、以下に示すようなものがあった。図３はかかる
従来のバイポーラ型ＬＳＩに搭載する、静電破壊防止用
の横型ＮＰＮトランジスタの製造方法の断面工程図であ
る。
【０００３】（ａ）まず、比抵抗１０〜３０Ωｃｍ程度
のＰ型半導体基板３１１にイオン打ち込みで砒素（Ａ
ｓ）を打ち込む。この時ホトリソにより砒素を打ち込ま
ない領域を作る。その後、熱処理を行い、砒素を拡散さ
せシート抵抗３０Ω／□程度のＮ型埋め込み層３１２を
形成する。 （ｂ）次に、Ｐ型半導体基板３１１の表面に、エピタキ
シャル成長により厚さ１．０μｍ比抵抗１．０Ω程度の
Ｎ型エピタキシャル層３２１を形成する。
のＰ型半導体基板３１１にイオン打ち込みで砒素（Ａ
ｓ）を打ち込む。この時ホトリソにより砒素を打ち込ま
ない領域を作る。その後、熱処理を行い、砒素を拡散さ
せシート抵抗３０Ω／□程度のＮ型埋め込み層３１２を
形成する。 （ｂ）次に、Ｐ型半導体基板３１１の表面に、エピタキ
シャル成長により厚さ１．０μｍ比抵抗１．０Ω程度の
Ｎ型エピタキシャル層３２１を形成する。
【０００４】（ｃ）次に、ホトリソとイオン打ち込みに
より、Ｎ型埋め込み層３１２を形成していない領域にボ
ロンを打ち込み、熱処理を行うことにより、表面濃度５
Ｅ１６ｉｏｎｓ／ｃｍ3 深さ３．０μｍ程度のＰウェル
拡散層３３１を形成する。 （ｄ）次に、ホトリソとイオン打ち込みにより、Ｐウェ
ル拡散層３３１中にリン（Ｐ）を１Ｅ１６ｉｏｎｓ／ｃ
ｍ2 打ち込み１０００℃３０分程度の熱処理を行い、図
４に示したように、リング状のＮ型コレクタ拡散層３４
２とその内側にＮ型エミッタ拡散層３４１を形成する。
より、Ｎ型埋め込み層３１２を形成していない領域にボ
ロンを打ち込み、熱処理を行うことにより、表面濃度５
Ｅ１６ｉｏｎｓ／ｃｍ3 深さ３．０μｍ程度のＰウェル
拡散層３３１を形成する。 （ｄ）次に、ホトリソとイオン打ち込みにより、Ｐウェ
ル拡散層３３１中にリン（Ｐ）を１Ｅ１６ｉｏｎｓ／ｃ
ｍ2 打ち込み１０００℃３０分程度の熱処理を行い、図
４に示したように、リング状のＮ型コレクタ拡散層３４
２とその内側にＮ型エミッタ拡散層３４１を形成する。
【０００５】このとき、Ｎ型コレクタ拡散層３４２とＮ
型エミッタ拡散層３４１の間隔は、２．０〜３．０μｍ
程度にする。また、ベース電位は基板裏面からとる。そ
の後は、通常の工程により絶縁膜の形成、コンタクトの
形成、配線等の工程を施し静電破壊防止用の横型ＮＰＮ
トランジスタを形成する。
型エミッタ拡散層３４１の間隔は、２．０〜３．０μｍ
程度にする。また、ベース電位は基板裏面からとる。そ
の後は、通常の工程により絶縁膜の形成、コンタクトの
形成、配線等の工程を施し静電破壊防止用の横型ＮＰＮ
トランジスタを形成する。
【０００６】
【発明が解決しようとする課題】しかしながら、以上述
べた横型ＮＰＮトランジスタの製造方法では次に述べる
ような問題点がある。図５は静電破壊防止用の横型ＮＰ
Ｎトランジスタを使用する時の回路図、図６はＰＡＤの
電位が変化したときのクランプ電流特性を示す図であ
る。
べた横型ＮＰＮトランジスタの製造方法では次に述べる
ような問題点がある。図５は静電破壊防止用の横型ＮＰ
Ｎトランジスタを使用する時の回路図、図６はＰＡＤの
電位が変化したときのクランプ電流特性を示す図であ
る。
【０００７】ＰＡＤの電流がグランドよりも負側になっ
たときはＣ−Ｂ間接合が順バイアスになり、すぐにクラ
ンプ電流が流れはじめる。しかし、ＰＡＤの電位が正側
ではＣ−Ｂ間接合が逆バイアスとなるため、Ｃ−Ｂ間接
合耐圧（ＢＶｃｂｏ）に達してからＣ−Ｂ間に電流が流
れはじめる。その後ベース抵抗（Ｒｂａｓｅ）の影響で
Ｂの電位がグランド電位から上昇しＥ−Ｂ間接合が順バ
イアスされてバイポーラ動作をはじめＣ−Ｅ間に電流が
流れ、Ｃ−Ｅ間電流がオン電流（Ｉｏｎ）に達した後、
Ｃ−Ｅ間耐圧（ＢＶｃｅｏ）まで電圧が下がる。
たときはＣ−Ｂ間接合が順バイアスになり、すぐにクラ
ンプ電流が流れはじめる。しかし、ＰＡＤの電位が正側
ではＣ−Ｂ間接合が逆バイアスとなるため、Ｃ−Ｂ間接
合耐圧（ＢＶｃｂｏ）に達してからＣ−Ｂ間に電流が流
れはじめる。その後ベース抵抗（Ｒｂａｓｅ）の影響で
Ｂの電位がグランド電位から上昇しＥ−Ｂ間接合が順バ
イアスされてバイポーラ動作をはじめＣ−Ｅ間に電流が
流れ、Ｃ−Ｅ間電流がオン電流（Ｉｏｎ）に達した後、
Ｃ−Ｅ間耐圧（ＢＶｃｅｏ）まで電圧が下がる。
【０００８】また、静電破壊防止用素子のクランプ特性
としては、オン電流（Ｉｏｎ）が大きいと、保護素子自
身の消費電力が大きくなり壊れやすくなり、内部素子へ
も高い電圧が長時間印加されて内部素子も壊れやすくな
るという問題点がある。そのため、オン電流（Ｉｏｎ）
をできるだけ小さくする必要があり、オン電流（Ｉｏ
ｎ）を小さくするためには、ベース抵抗（Ｒｂａｓｅ）
をできるだけ大きくする必要がある。
としては、オン電流（Ｉｏｎ）が大きいと、保護素子自
身の消費電力が大きくなり壊れやすくなり、内部素子へ
も高い電圧が長時間印加されて内部素子も壊れやすくな
るという問題点がある。そのため、オン電流（Ｉｏｎ）
をできるだけ小さくする必要があり、オン電流（Ｉｏ
ｎ）を小さくするためには、ベース抵抗（Ｒｂａｓｅ）
をできるだけ大きくする必要がある。
【０００９】本発明は、上記問題点に鑑みて、ベースの
電流経路を狭くしベース抵抗を大きし、静電破壊防止用
素子のオン電流を低減して、クランプ特性の向上を図り
得る半導体装置の製造方法を提供することを目的とす
る。
電流経路を狭くしベース抵抗を大きし、静電破壊防止用
素子のオン電流を低減して、クランプ特性の向上を図り
得る半導体装置の製造方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）第１の導電型を有する半導体基板（１１１）の表
面の一部分に第２の導電型を有する埋め込み層（１１
２）を形成し、同時に前記埋め込み層（１１２）を形成
しない領域に第２の導電型を有するリング状の埋め込み
層（１１３）を形成する工程と、前記半導体基板（１１
１）の表面に第２の導電型を有するエピタキシャル層
（１２１）を形成する工程と、前記リング状の埋め込み
層（１１３）を覆うように第１の導電型を有するウェル
層（１３１）を形成する工程と、前記リング状の埋め込
み層（１１３）と接触し、かつ前記リング状の埋め込み
層（１１３）が内側にはみだすように、第２の導電型を
有するリング状のコレクタ拡散層（１４２）を形成し、
同時に前記リング状のコレクタ拡散層（１４２）の内側
に前記リング状の埋め込み層（１１３）と接触しないよ
うに第２の導電型を有するエミッタ拡散層（１４１）を
形成する工程とを施すようにしたものである。
成するために、 （１）第１の導電型を有する半導体基板（１１１）の表
面の一部分に第２の導電型を有する埋め込み層（１１
２）を形成し、同時に前記埋め込み層（１１２）を形成
しない領域に第２の導電型を有するリング状の埋め込み
層（１１３）を形成する工程と、前記半導体基板（１１
１）の表面に第２の導電型を有するエピタキシャル層
（１２１）を形成する工程と、前記リング状の埋め込み
層（１１３）を覆うように第１の導電型を有するウェル
層（１３１）を形成する工程と、前記リング状の埋め込
み層（１１３）と接触し、かつ前記リング状の埋め込み
層（１１３）が内側にはみだすように、第２の導電型を
有するリング状のコレクタ拡散層（１４２）を形成し、
同時に前記リング状のコレクタ拡散層（１４２）の内側
に前記リング状の埋め込み層（１１３）と接触しないよ
うに第２の導電型を有するエミッタ拡散層（１４１）を
形成する工程とを施すようにしたものである。
【００１１】（２）第１の導電型を有する半導体基板
（２１１）の表面の一部分に第２の導電型を有する第１
の埋め込み層（２１２）と、この第１の埋め込み層（２
１２）を形成しない領域に該第１の埋め込み層（２１
２）よりも表面濃度が低い第２の導電型を有する第２の
埋め込み層（２１３）を形成する工程と、前記半導体基
板（２１１）の表面に第２の導電型を有するエピタキシ
ャル層（２２１）を形成する工程と、前記第２の埋め込
み層（２１３）を覆うように第１の導電型を有するウェ
ル拡散層（２３１）を形成する工程と、前記第２の埋め
込み層（２１３）と接触しないように、第２の導電型を
有するリング状のコレクタ拡散層（２４２）を形成し、
同時に前記リング状のコレクタ拡散層（２４２）の内側
に前記第２の埋め込み層（２１３）と接触しないように
第２の導電型を有するエミッタ拡散層（２４１）を形成
する工程とを施すようにしたものである。
（２１１）の表面の一部分に第２の導電型を有する第１
の埋め込み層（２１２）と、この第１の埋め込み層（２
１２）を形成しない領域に該第１の埋め込み層（２１
２）よりも表面濃度が低い第２の導電型を有する第２の
埋め込み層（２１３）を形成する工程と、前記半導体基
板（２１１）の表面に第２の導電型を有するエピタキシ
ャル層（２２１）を形成する工程と、前記第２の埋め込
み層（２１３）を覆うように第１の導電型を有するウェ
ル拡散層（２３１）を形成する工程と、前記第２の埋め
込み層（２１３）と接触しないように、第２の導電型を
有するリング状のコレクタ拡散層（２４２）を形成し、
同時に前記リング状のコレクタ拡散層（２４２）の内側
に前記第２の埋め込み層（２１３）と接触しないように
第２の導電型を有するエミッタ拡散層（２４１）を形成
する工程とを施すようにしたものである。
【００１２】
（１）請求項１記載の半導体素子の製造方法によれば、
横型の半導体装置（バイポーラトランジスタ）は、表面
付近が活性領域となり、表面付近から基板裏面までのＰ
型領域の抵抗がベース抵抗となる。そして、リング状の
Ｎ型埋め込み層を形成することにより、ベースの電流経
路を狭くしベース抵抗を大きくすることができる。
横型の半導体装置（バイポーラトランジスタ）は、表面
付近が活性領域となり、表面付近から基板裏面までのＰ
型領域の抵抗がベース抵抗となる。そして、リング状の
Ｎ型埋め込み層を形成することにより、ベースの電流経
路を狭くしベース抵抗を大きくすることができる。
【００１３】また、バイポーラＬＳＩの製造工程数を増
やすことなく実現することができる。 （２）請求項２記載の半導体素子の製造方法によれば、
横型の半導体装置（バイポーラトランジスタ）は、第２
のＮ型埋め込み層を形成することにより、ベースの電流
経路を狭くしベース抵抗が大きくなるようにした。
やすことなく実現することができる。 （２）請求項２記載の半導体素子の製造方法によれば、
横型の半導体装置（バイポーラトランジスタ）は、第２
のＮ型埋め込み層を形成することにより、ベースの電流
経路を狭くしベース抵抗が大きくなるようにした。
【００１４】また、第２のＮ型埋め込み層はコレクタ拡
散層、エミッタ拡散層とも接触していないため、容量成
分を増やすことなく、ベース抵抗を大きくすることがで
きる。
散層、エミッタ拡散層とも接触していないため、容量成
分を増やすことなく、ベース抵抗を大きくすることがで
きる。
【００１５】
【実施例】本発明の実施例について図を参照しながら説
明する。図１は本発明の第１実施例を示す半導体装置の
製造工程断面図、図２は本発明の第１実施例を示す半導
体装置の上面図である。 （ａ）まず、比抵抗１０〜３０Ωｃｍ程度のＰ型半導体
基板１１１にイオン打ち込みで砒素を打ち込む。このと
きホトリソにより砒素を打ち込まない領域とその中にリ
ング状に砒素を打ち込む領域を作る。
明する。図１は本発明の第１実施例を示す半導体装置の
製造工程断面図、図２は本発明の第１実施例を示す半導
体装置の上面図である。 （ａ）まず、比抵抗１０〜３０Ωｃｍ程度のＰ型半導体
基板１１１にイオン打ち込みで砒素を打ち込む。このと
きホトリソにより砒素を打ち込まない領域とその中にリ
ング状に砒素を打ち込む領域を作る。
【００１６】その後、熱処理を行い砒素を拡散させ、シ
ート抵抗３０Ω／□程度のＮ型埋め込み層１１２とリン
グ状のＮ型埋め込み層１１３を形成する。 （ｂ）次に、Ｐ型半導体基板１１１の表面に、エピタキ
シャル成長により厚さ１．０μｍ、比抵抗１．０Ωｃｍ
程度のＮ型エピタキシャル層１２１を形成する。
ート抵抗３０Ω／□程度のＮ型埋め込み層１１２とリン
グ状のＮ型埋め込み層１１３を形成する。 （ｂ）次に、Ｐ型半導体基板１１１の表面に、エピタキ
シャル成長により厚さ１．０μｍ、比抵抗１．０Ωｃｍ
程度のＮ型エピタキシャル層１２１を形成する。
【００１７】（ｃ）次に、ホトリソとイオン打ち込みに
より、リング状のＮ型埋め込み層１１３を覆うようにボ
ロンを打ち込み、熱処理を行うことにより表面濃度５Ｅ
１６ｉｏｎｓ／ｃｍ3 深さ３．０μｍ程度のＰウェル拡
散層１３１を形成する。 （ｄ）次に、ホトリソとイオン打ち込みにより、Ｐウェ
ル拡散層１３１中にリンを１Ｅ１６ｉｏｎｓ／ｃｍ2 打
ち込み１０００℃３０分程度の熱処理を行い、図２に示
すように、リング状のＮ型コレクタ拡散層１４２とその
内側にＮ型エミッタ拡散層１４１を形成する。
より、リング状のＮ型埋め込み層１１３を覆うようにボ
ロンを打ち込み、熱処理を行うことにより表面濃度５Ｅ
１６ｉｏｎｓ／ｃｍ3 深さ３．０μｍ程度のＰウェル拡
散層１３１を形成する。 （ｄ）次に、ホトリソとイオン打ち込みにより、Ｐウェ
ル拡散層１３１中にリンを１Ｅ１６ｉｏｎｓ／ｃｍ2 打
ち込み１０００℃３０分程度の熱処理を行い、図２に示
すように、リング状のＮ型コレクタ拡散層１４２とその
内側にＮ型エミッタ拡散層１４１を形成する。
【００１８】このとき、リング状のＮ型コレクタ拡散層
１４２はリング状のＮ型埋め込み層１１３と重なり、リ
ング状のＮ型埋め込み層１１３が内側にはみだすように
形成し、Ｎ型エミッタ拡散層１４１はリング状のＮ型埋
め込み層１１３とは接触しないように形成する。その後
は、通常の工程により絶縁膜の形成、コンタクトの形
成、配線等の工程を施し、静電破壊防止用の横型ＮＰＮ
トランジスタを形成する。
１４２はリング状のＮ型埋め込み層１１３と重なり、リ
ング状のＮ型埋め込み層１１３が内側にはみだすように
形成し、Ｎ型エミッタ拡散層１４１はリング状のＮ型埋
め込み層１１３とは接触しないように形成する。その後
は、通常の工程により絶縁膜の形成、コンタクトの形
成、配線等の工程を施し、静電破壊防止用の横型ＮＰＮ
トランジスタを形成する。
【００１９】このように、本実施例ではリング状のＮ型
埋め込み層１１３を形成するようにしたので、ベースの
電流経路を狭くしベース抵抗を大きくすることができ
る。図７は本発明の第２実施例を示す半導体装置の製造
工程断面図、図８は本発明の第２実施例を示す半導体装
置の上面図である。 （１）まず、図７（ａ）に示すように、比抵抗１０〜３
０Ωｃｍ程度のＰ型半導体基板２１１にイオン打ち込み
で砒素を打ち込む。このとき、ホトリソにより、砒素を
打ち込まない領域を作る。その後、熱処理を行い砒素を
拡散させシート抵抗３０Ω／□程度の第１のＮ型埋め込
み層２１２を形成する。
埋め込み層１１３を形成するようにしたので、ベースの
電流経路を狭くしベース抵抗を大きくすることができ
る。図７は本発明の第２実施例を示す半導体装置の製造
工程断面図、図８は本発明の第２実施例を示す半導体装
置の上面図である。 （１）まず、図７（ａ）に示すように、比抵抗１０〜３
０Ωｃｍ程度のＰ型半導体基板２１１にイオン打ち込み
で砒素を打ち込む。このとき、ホトリソにより、砒素を
打ち込まない領域を作る。その後、熱処理を行い砒素を
拡散させシート抵抗３０Ω／□程度の第１のＮ型埋め込
み層２１２を形成する。
【００２０】次いで、ホトリソとイオン打ち込みにより
第１のＮ型埋め込み層２１２を形成していない領域にヒ
素を打ち込み熱処理を行うことにより、表面濃度が１Ｅ
１５ｉｏｎｓ／ｃｍ3 深さ１．０μｍ程度の第２のＮ型
埋め込み層２１３を形成する。 （２）次に、図７（ｂ）に示すように、Ｐ型半導体基板
２１１の表面に、エピタキシャル成長により厚さ１．０
μｍ比抵抗１．０Ωｃｍ程度のＮ型エピタキシャル層２
２１を形成する。
第１のＮ型埋め込み層２１２を形成していない領域にヒ
素を打ち込み熱処理を行うことにより、表面濃度が１Ｅ
１５ｉｏｎｓ／ｃｍ3 深さ１．０μｍ程度の第２のＮ型
埋め込み層２１３を形成する。 （２）次に、図７（ｂ）に示すように、Ｐ型半導体基板
２１１の表面に、エピタキシャル成長により厚さ１．０
μｍ比抵抗１．０Ωｃｍ程度のＮ型エピタキシャル層２
２１を形成する。
【００２１】（３）次に、図７（ｃ）に示すように、ホ
トリソとイオン打ち込みにより、第２のＮ型埋め込み層
２１３を覆うようにボロン（Ｂ）を打ち込み、熱処理を
行うことにより、表面濃度５Ｅ１６ｉｏｎｓ／ｃｍ3 深
さ３．０μｍ程度のＰウエル拡散層２３１を形成する。
このとき、第２のＮ型埋め込み層２１３は上方部分がＰ
ウェル拡散層２３１の影響でなくなり深さが半分程度に
なる。
トリソとイオン打ち込みにより、第２のＮ型埋め込み層
２１３を覆うようにボロン（Ｂ）を打ち込み、熱処理を
行うことにより、表面濃度５Ｅ１６ｉｏｎｓ／ｃｍ3 深
さ３．０μｍ程度のＰウエル拡散層２３１を形成する。
このとき、第２のＮ型埋め込み層２１３は上方部分がＰ
ウェル拡散層２３１の影響でなくなり深さが半分程度に
なる。
【００２２】（４）次いで、図７（ｄ）に示すように、
ホトリソとイオン打ち込みによりＰウェル拡散層２３１
中にリンを１Ｅ１６ｉｏｎｓ／ｃｍ2 打ち込み、１００
０℃３０分程度の熱処理を行い、図８に示すように、リ
ング状のＮ型コレクタ拡散層２４２とその内側にＮ型エ
ミッタ拡散層２４１を形成する。このとき、第２のＮ型
埋め込み層２１３はＮ型エミッタ拡散層２４１とリング
状のＮ型コレクタ拡散層２４２とは接触しないように形
成される。
ホトリソとイオン打ち込みによりＰウェル拡散層２３１
中にリンを１Ｅ１６ｉｏｎｓ／ｃｍ2 打ち込み、１００
０℃３０分程度の熱処理を行い、図８に示すように、リ
ング状のＮ型コレクタ拡散層２４２とその内側にＮ型エ
ミッタ拡散層２４１を形成する。このとき、第２のＮ型
埋め込み層２１３はＮ型エミッタ拡散層２４１とリング
状のＮ型コレクタ拡散層２４２とは接触しないように形
成される。
【００２３】その後は、通常の工程により絶縁膜の形
成、コンタクトの形成、配線等の工程を施し静電破壊防
止用の横型ＮＰＮトランジスタを形成する。本実施例で
は第２のＮ型埋め込み層２１３を形成するようにしたの
で、ベースの電流経路を狭くしベース抵抗を大きくする
ことができる。また、本実施例では第２のＮ型埋め込み
層２１３はコレクタ拡散層、エミッタ拡散層とも接触し
ていないため、容量成分を増やすことなく、ベース抵抗
を大きくすることができる。
成、コンタクトの形成、配線等の工程を施し静電破壊防
止用の横型ＮＰＮトランジスタを形成する。本実施例で
は第２のＮ型埋め込み層２１３を形成するようにしたの
で、ベースの電流経路を狭くしベース抵抗を大きくする
ことができる。また、本実施例では第２のＮ型埋め込み
層２１３はコレクタ拡散層、エミッタ拡散層とも接触し
ていないため、容量成分を増やすことなく、ベース抵抗
を大きくすることができる。
【００２４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００２５】
【発明の効果】以上、詳細に説明したように、 （１）請求項１記載の発明によれば、横型の半導体装置
（バイポーラトランジスタ）は、表面付近が活性領域と
なり、表面付近から基板裏面までのＰ型領域の抵抗がベ
ース抵抗となる。そして、リング状のＮ型埋め込み層を
形成することにより、ベースの電流経路を狭くしベース
抵抗を大きくすることができる。
（バイポーラトランジスタ）は、表面付近が活性領域と
なり、表面付近から基板裏面までのＰ型領域の抵抗がベ
ース抵抗となる。そして、リング状のＮ型埋め込み層を
形成することにより、ベースの電流経路を狭くしベース
抵抗を大きくすることができる。
【００２６】また、バイポーラＬＳＩの製造工程数を増
やすことなく実現することができる。 （２）請求項２記載の発明によれば、横型の半導体装置
（バイポーラトランジスタ）は、第２のＮ型埋め込み層
を形成することにより、ベースの電流経路を狭くしベー
ス抵抗が大きくなるようにした。
やすことなく実現することができる。 （２）請求項２記載の発明によれば、横型の半導体装置
（バイポーラトランジスタ）は、第２のＮ型埋め込み層
を形成することにより、ベースの電流経路を狭くしベー
ス抵抗が大きくなるようにした。
【００２７】また、第２のＮ型埋め込み層はコレクタ拡
散層、エミッタ拡散層とも接触していないため、容量成
分を増やすことなく、ベース抵抗を大きくすることがで
きる。
散層、エミッタ拡散層とも接触していないため、容量成
分を増やすことなく、ベース抵抗を大きくすることがで
きる。
【図１】本発明の第１実施例を示す半導体装置の製造工
程断面図である。
程断面図である。
【図２】本発明の第１実施例を示す半導体装置の上面図
である。
である。
【図３】従来のバイポーラ型ＬＳＩに搭載する、静電破
壊防止用の横型ＮＰＮトランジスタの製造方法の断面工
程図である。
壊防止用の横型ＮＰＮトランジスタの製造方法の断面工
程図である。
【図４】従来のバイポーラ型ＬＳＩに搭載する、静電破
壊防止用の横型ＮＰＮトランジスタの上面図である。
壊防止用の横型ＮＰＮトランジスタの上面図である。
【図５】静電破壊防止用の横型ＮＰＮトランジスタを使
用する時の回路図である。
用する時の回路図である。
【図６】ＰＡＤの電位が変化したときのクランプ電流特
性を示す図である。
性を示す図である。
【図７】本発明の第２実施例を示す半導体装置の製造工
程断面図である。
程断面図である。
【図８】本発明の第２実施例を示す半導体装置の上面図
である。
である。
１１１，２１１ Ｐ型半導体基板 １１２ Ｎ型埋め込み層 １１３ リング状のＮ型埋め込み層 １２１，２２１ Ｎ型エピタキシャル層 １３１，２３１ Ｐウェル拡散層 １４１，２４１ Ｎ型エミッタ拡散層 １４２，２４２ リング状のＮ型コレクタ拡散層 ２１２ 第１のＮ型埋め込み層 ２１３ 第２のＮ型埋め込み層
Claims (2)
- 【請求項１】（ａ）第１の導電型を有する半導体基板
（１１１）の表面の一部分に第２の導電型を有する埋め
込み層（１１２）を形成し、同時に前記埋め込み層（１
１２）を形成しない領域に第２の導電型を有するリング
状の埋め込み層（１１３）を形成する工程と、（ｂ）前
記半導体基板（１１１）の表面に第２の導電型を有する
エピタキシャル層（１２１）を形成する工程と、（ｃ）
前記リング状の埋め込み層（１１３）を覆うように第１
の導電型を有するウェル層（１３１）を形成する工程
と、（ｄ）前記リング状の埋め込み層（１１３）と接触
し、かつ前記リング状の埋め込み層（１１３）が内側に
はみだすように、第２の導電型を有するリング状のコレ
クタ拡散層（１４２）を形成し、同時に前記リング状の
コレクタ拡散層（１４２）の内側に前記リング状の埋め
込み層（１１３）と接触しないように第２の導電型を有
するエミッタ拡散層（１４１）を形成する工程とを施す
ことを特徴とする半導体素子の製造方法。 - 【請求項２】（ａ）第１の導電型を有する半導体基板
（２１１）の表面の一部分に第２の導電型を有する第１
の埋め込み層（２１２）と、該第１の埋め込み層（２１
２）を形成しない領域に前記第１の埋め込み層（２１
２）よりも表面濃度が低い第２の導電型を有する第２の
埋め込み層（２１３）を形成する工程と、（ｂ）前記半
導体基板（２１１）の表面に第２の導電型を有するエピ
タキシャル層（２２１）を形成する工程と、（ｃ）前記
第２の埋め込み層（２１３）を覆うように第１の導電型
を有するウェル拡散層（２３１）を形成する工程と、
（ｄ）前記第２の埋め込み層（２１３）と接触しないよ
うに、第２の導電型を有するリング状のコレクタ拡散層
（２４２）を形成し、同時に前記リング状のコレクタ拡
散層（２４２）の内側に前記第２の埋め込み層（２１
３）と接触しないように第２の導電型を有するエミッタ
拡散層（２４１）を形成する工程とを施すことを特徴と
する半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8094408A JPH09283534A (ja) | 1996-04-16 | 1996-04-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8094408A JPH09283534A (ja) | 1996-04-16 | 1996-04-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283534A true JPH09283534A (ja) | 1997-10-31 |
Family
ID=14109424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8094408A Withdrawn JPH09283534A (ja) | 1996-04-16 | 1996-04-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09283534A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194509A (ja) * | 2006-01-20 | 2007-08-02 | Toyota Central Res & Dev Lab Inc | 静電気保護用半導体装置 |
| JP2015222761A (ja) * | 2014-05-22 | 2015-12-10 | 株式会社東海理化電機製作所 | 半導体集積回路 |
-
1996
- 1996-04-16 JP JP8094408A patent/JPH09283534A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194509A (ja) * | 2006-01-20 | 2007-08-02 | Toyota Central Res & Dev Lab Inc | 静電気保護用半導体装置 |
| JP2015222761A (ja) * | 2014-05-22 | 2015-12-10 | 株式会社東海理化電機製作所 | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030701 |