JPH09283741A - 静電誘導型半導体素子の製造方法 - Google Patents
静電誘導型半導体素子の製造方法Info
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- JPH09283741A JPH09283741A JP9780496A JP9780496A JPH09283741A JP H09283741 A JPH09283741 A JP H09283741A JP 9780496 A JP9780496 A JP 9780496A JP 9780496 A JP9780496 A JP 9780496A JP H09283741 A JPH09283741 A JP H09283741A
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Abstract
(57)【要約】
【課題】 Ｎ型半導体基板の一方の主面に複数のスリッ
ト状のＮ型カソード領域（Ｎ型カソードエミッタ層３）
を、他方の主面にＰ型アノード領域をそれぞれ備え、前
記カソード領域とアノード領域との間に電流通路となる
Ｎ型高比抵抗領域（Ｎ型ベース層７）を備え、電流のオ
ン、オフの制御を行うためのＰ型ゲート層４を備えた静
電誘導型ＳＩサイリスタの製造方法において、不良カソ
ード領域のリペアーを可能とし、大容量素子を実現する
ことができるようにする。 【解決手段】 前記複数のＮ型カソード領域のうち、不
良カソード領域３Ａ上のカソード金属電極１１を取り除
いた後に、不良カソード領域３Ａに隣接するＰ型ゲート
層４間を埋めるようにＰ型層２０を形成する。このＰ型
層２０は不良カソード領域３ＡとＮ型ベース層７を実質
的に絶縁するもので、ちょうどこの部分だけＧＴＯと同
じ構造になるので、ゲート−カソード間耐圧は回復す
る。
ト状のＮ型カソード領域（Ｎ型カソードエミッタ層３）
を、他方の主面にＰ型アノード領域をそれぞれ備え、前
記カソード領域とアノード領域との間に電流通路となる
Ｎ型高比抵抗領域（Ｎ型ベース層７）を備え、電流のオ
ン、オフの制御を行うためのＰ型ゲート層４を備えた静
電誘導型ＳＩサイリスタの製造方法において、不良カソ
ード領域のリペアーを可能とし、大容量素子を実現する
ことができるようにする。 【解決手段】 前記複数のＮ型カソード領域のうち、不
良カソード領域３Ａ上のカソード金属電極１１を取り除
いた後に、不良カソード領域３Ａに隣接するＰ型ゲート
層４間を埋めるようにＰ型層２０を形成する。このＰ型
層２０は不良カソード領域３ＡとＮ型ベース層７を実質
的に絶縁するもので、ちょうどこの部分だけＧＴＯと同
じ構造になるので、ゲート−カソード間耐圧は回復す
る。
Description
【０００１】
【発明の属する技術分野】本発明は静電誘導型半導体素
子、特に静電誘導型サイリスタ（以下ＳＩサイリスタと
略称する）の製造方法に関する。
子、特に静電誘導型サイリスタ（以下ＳＩサイリスタと
略称する）の製造方法に関する。
【０００２】
【従来の技術】自己消弧形の半導体デバイスは電力変換
の容易さから各分野の応用機器に使用されているが、電
気エネルギーの高効率利用のためには、高速動作が可能
でかつ低損失なデバイスの開発が強く望まれている。Ｓ
Ｉサイリスタは高電圧、大電流領域で高速動作可能な次
世代の電力用半導体デバイスとして注目されており、電
力分野への適用面から現在ゲートターンオフサイリスタ
（ＧＴＯ）で達成されているピーク繰り返しオフ電圧４
５００Ｖ、繰り返し可制御オン電流３０００Ａクラスの
デバイスの出現が望まれるようになってきた。
の容易さから各分野の応用機器に使用されているが、電
気エネルギーの高効率利用のためには、高速動作が可能
でかつ低損失なデバイスの開発が強く望まれている。Ｓ
Ｉサイリスタは高電圧、大電流領域で高速動作可能な次
世代の電力用半導体デバイスとして注目されており、電
力分野への適用面から現在ゲートターンオフサイリスタ
（ＧＴＯ）で達成されているピーク繰り返しオフ電圧４
５００Ｖ、繰り返し可制御オン電流３０００Ａクラスの
デバイスの出現が望まれるようになってきた。
【０００３】図５は従来のＳＩサイリスタの要部の断面
構造を示しており、１はＰ型アノード層、２は半導体基
板であるＮ型ベース層（Ｎ-）、３はＮ型カソードエミ
ッタ層（Ｎ型カソード領域）、４はＰ型ゲート層、５は
チャネル領域である。このＳＩサイリスタはＮ-型の基
板２の一方の主面にＰ型アノード層１を形成し、その反
対側の主面にＰ型ゲート層４およびＮ型カソードエミッ
タ層３を交互に配置した構造のデバイスである。ＳＩサ
イリスタは図示破線で囲まれた単位エレメントＷｕを複
数個並列に動作させることにより電流容量を増すことが
可能なデバイスである。
構造を示しており、１はＰ型アノード層、２は半導体基
板であるＮ型ベース層（Ｎ-）、３はＮ型カソードエミ
ッタ層（Ｎ型カソード領域）、４はＰ型ゲート層、５は
チャネル領域である。このＳＩサイリスタはＮ-型の基
板２の一方の主面にＰ型アノード層１を形成し、その反
対側の主面にＰ型ゲート層４およびＮ型カソードエミッ
タ層３を交互に配置した構造のデバイスである。ＳＩサ
イリスタは図示破線で囲まれた単位エレメントＷｕを複
数個並列に動作させることにより電流容量を増すことが
可能なデバイスである。
【０００４】
【発明が解決しようとする課題】ＳＩサイリスタは変換
効率が他の電力半導体素子に比べて高い。このため高圧
大容量のＳＩサイリスタが実現できれば、エネルギー応
用分野での進歩が期待できる。ＳＩサイリスタは数千か
ら数十万個のスリット状のカソード領域からなり、この
各々のいわゆる単位ＳＩサイリスタが並列に動作するこ
とにより大電流をオン、オフできる素子である。
効率が他の電力半導体素子に比べて高い。このため高圧
大容量のＳＩサイリスタが実現できれば、エネルギー応
用分野での進歩が期待できる。ＳＩサイリスタは数千か
ら数十万個のスリット状のカソード領域からなり、この
各々のいわゆる単位ＳＩサイリスタが並列に動作するこ
とにより大電流をオン、オフできる素子である。
【０００５】ところで、スリット状のカソード領域は結
晶欠陥やパターン不良などの原因でしばしば損なわれる
ことがある。仮に数十万個のスリットのうち、一個でも
不良となると、素子全体が不良となってしまう。これを
防ぎ、歩留まりを向上させるために不良スリット（スリ
ット状のカソード領域）の部分だけ並列動作させないよ
うにするリペアー技術は、大容量の半導体素子の製造上
特に重要な技術である。
晶欠陥やパターン不良などの原因でしばしば損なわれる
ことがある。仮に数十万個のスリットのうち、一個でも
不良となると、素子全体が不良となってしまう。これを
防ぎ、歩留まりを向上させるために不良スリット（スリ
ット状のカソード領域）の部分だけ並列動作させないよ
うにするリペアー技術は、大容量の半導体素子の製造上
特に重要な技術である。
【０００６】図６はゲートターンオフサイリスタ（以
下、ＧＴＯと略称する）をリペアーしたものの断面であ
る。図６において、図５と同一部分は同一符号をもって
示している。図６において３Ａは不良カソード領域（不
良部のＮ型カソードエミッタ層）を示し、６はＰ型ベー
ス層、７はＮ型ベース層、８はＰ型アノードエミッタ層
である。また１１はカソード金属電極、１２はゲート金
属電極、１３はアノード金属電極、１５は絶縁薄膜を各
々示している。
下、ＧＴＯと略称する）をリペアーしたものの断面であ
る。図６において、図５と同一部分は同一符号をもって
示している。図６において３Ａは不良カソード領域（不
良部のＮ型カソードエミッタ層）を示し、６はＰ型ベー
ス層、７はＮ型ベース層、８はＰ型アノードエミッタ層
である。また１１はカソード金属電極、１２はゲート金
属電極、１３はアノード金属電極、１５は絶縁薄膜を各
々示している。
【０００７】上記のようなＧＴＯにおいて、不良カソー
ド領域３Ａ上には電極を形成せず、さらに絶縁薄膜１５
によって絶縁することにより、カソード金属電極１１と
不良カソード領域３Ａを絶縁している。
ド領域３Ａ上には電極を形成せず、さらに絶縁薄膜１５
によって絶縁することにより、カソード金属電極１１と
不良カソード領域３Ａを絶縁している。
【０００８】通常、不良スリット部、すなわち不良カソ
ード領域３Ａが電気特性に及ぼす主な不都合は、ゲート
−カソード間に逆電圧を印加した場合にゲート、不良ス
リット間で大きな漏れ電流が発生してしまうために起こ
るゲート−カソード間耐圧不良である。したがって不良
カソード領域３Ａを図示のように絶縁することにより、
ゲート−カソード間耐圧は回復することとなる。
ード領域３Ａが電気特性に及ぼす主な不都合は、ゲート
−カソード間に逆電圧を印加した場合にゲート、不良ス
リット間で大きな漏れ電流が発生してしまうために起こ
るゲート−カソード間耐圧不良である。したがって不良
カソード領域３Ａを図示のように絶縁することにより、
ゲート−カソード間耐圧は回復することとなる。
【０００９】一方、前記同様のリペアーをＳＩサイリス
タに適用したものの例を図７に示す。図７において図６
と同一部分は同一符号をもって示している。しかしなが
ら図７のＳＩサイリスタでは、不良カソード領域３Ａと
他のカソード領域（Ｎ型カソードエミッタ層３）はＮ型
ベース層７を介して導通しているので、単に不良カソー
ド領域３Ａの電極を取り除いて絶縁しただけではゲート
−カソード間耐圧は回復しない。従って、これまでＳＩ
サイリスタはリペアーができない素子であるから、大容
量素子の実現は困難とされてきた。
タに適用したものの例を図７に示す。図７において図６
と同一部分は同一符号をもって示している。しかしなが
ら図７のＳＩサイリスタでは、不良カソード領域３Ａと
他のカソード領域（Ｎ型カソードエミッタ層３）はＮ型
ベース層７を介して導通しているので、単に不良カソー
ド領域３Ａの電極を取り除いて絶縁しただけではゲート
−カソード間耐圧は回復しない。従って、これまでＳＩ
サイリスタはリペアーができない素子であるから、大容
量素子の実現は困難とされてきた。
【００１０】本発明は上記の点に鑑みてなされたもので
その目的は、静電誘導型半導体素子、特にＳＩサイリス
タの不良カソード領域のリペアーを可能とし、大容量素
子を実現することができる静電誘導型半導体素子の製造
方法を提供することにある。
その目的は、静電誘導型半導体素子、特にＳＩサイリス
タの不良カソード領域のリペアーを可能とし、大容量素
子を実現することができる静電誘導型半導体素子の製造
方法を提供することにある。
【００１１】
（１）本発明は、Ｎ型半導体基板の一方の主面に複数の
スリット状のＮ型カソード領域を、他方の主面にＰ型ア
ノード領域をそれぞれ備え、前記カソード領域とアノー
ド領域との間に電流通路となるＮ型高比抵抗領域を備
え、電流のオン、オフの制御を行うためのＰ型ゲート領
域を備えた静電誘導型半導体素子の製造方法において、
前記複数のＮ型カソード領域のうち、電気的特性が不良
であるＮ型カソード領域上のカソード電極を取り除いた
後に、当該不良のＮ型カソード領域をエッチングにより
除去してリペアーを行うことを特徴とし、（２）前記複
数のＮ型カソード領域のうち、電気的特性が不良である
Ｎ型カソード領域上のカソード電極を取り除いた後に、
当該不良のＮ型カソード領域の直下およびその周辺に、
Ｐ型層を形成してリペアーを行うことを特徴とし、
（３）前記複数のＮ型カソード領域のうち、電気的特性
が不良であるＮ型カソード領域上のカソード電極を取り
除いた後に、当該不良のＮ型カソード領域の一部又は全
部をエッチングにより除去し、さらに前記不良のＮ型カ
ソード領域の直下およびその周辺にＰ型層を形成してリ
ペアーを行うことを特徴とし、（４）前記Ｐ型層の形成
は、前記Ｎ型カソード領域のＮ型不純物より拡散係数の
大きいガリウムやアルミニウムをイオン注入により所定
の場所に打ち込み、熱処理により引き伸ばし拡散して行
うことを特徴とし、（５）前記エッチングは、リアクテ
ィブイオンエッチングモードのトレンチエッチングを用
いることを特徴とし、（６）前記複数のＮ型カソード領
域のうち、所定数のＮ型カソード領域を共通化するため
のカソード電極を備え、該カソード電極下のいずれかの
Ｎ型カソード領域の電気的特性が不良であるときは、当
該カソード電極下のすべてのＮ型カソード領域について
前記リペアーを行うことを特徴とし、（７）前記半導体
素子は静電誘導型サイリスタ又は静電誘導型トランジス
タであることを特徴としている。
スリット状のＮ型カソード領域を、他方の主面にＰ型ア
ノード領域をそれぞれ備え、前記カソード領域とアノー
ド領域との間に電流通路となるＮ型高比抵抗領域を備
え、電流のオン、オフの制御を行うためのＰ型ゲート領
域を備えた静電誘導型半導体素子の製造方法において、
前記複数のＮ型カソード領域のうち、電気的特性が不良
であるＮ型カソード領域上のカソード電極を取り除いた
後に、当該不良のＮ型カソード領域をエッチングにより
除去してリペアーを行うことを特徴とし、（２）前記複
数のＮ型カソード領域のうち、電気的特性が不良である
Ｎ型カソード領域上のカソード電極を取り除いた後に、
当該不良のＮ型カソード領域の直下およびその周辺に、
Ｐ型層を形成してリペアーを行うことを特徴とし、
（３）前記複数のＮ型カソード領域のうち、電気的特性
が不良であるＮ型カソード領域上のカソード電極を取り
除いた後に、当該不良のＮ型カソード領域の一部又は全
部をエッチングにより除去し、さらに前記不良のＮ型カ
ソード領域の直下およびその周辺にＰ型層を形成してリ
ペアーを行うことを特徴とし、（４）前記Ｐ型層の形成
は、前記Ｎ型カソード領域のＮ型不純物より拡散係数の
大きいガリウムやアルミニウムをイオン注入により所定
の場所に打ち込み、熱処理により引き伸ばし拡散して行
うことを特徴とし、（５）前記エッチングは、リアクテ
ィブイオンエッチングモードのトレンチエッチングを用
いることを特徴とし、（６）前記複数のＮ型カソード領
域のうち、所定数のＮ型カソード領域を共通化するため
のカソード電極を備え、該カソード電極下のいずれかの
Ｎ型カソード領域の電気的特性が不良であるときは、当
該カソード電極下のすべてのＮ型カソード領域について
前記リペアーを行うことを特徴とし、（７）前記半導体
素子は静電誘導型サイリスタ又は静電誘導型トランジス
タであることを特徴としている。
【００１２】（８）不良のＮ型カソード領域をエッチン
グにより除去すると、不良カソード部がなくなるためゲ
ート−カソード間耐圧は回復する。また、不良のＮ型カ
ソード領域の直下およびその周辺にＰ型層を形成する
と、不良のＮ型カソード領域とＮ型高比抵抗領域がＰ型
層により絶縁されるので、ゲート−カソード間耐圧は回
復する。
グにより除去すると、不良カソード部がなくなるためゲ
ート−カソード間耐圧は回復する。また、不良のＮ型カ
ソード領域の直下およびその周辺にＰ型層を形成する
と、不良のＮ型カソード領域とＮ型高比抵抗領域がＰ型
層により絶縁されるので、ゲート−カソード間耐圧は回
復する。
【００１３】
【発明の実施の形態】本発明は、不良カソード領域３Ａ
をトレンチエッチングで除いたり、又はＰ型層を形成す
ることにより、Ｎ型ベース層７と実質的に絶縁してしま
うものであり、以下、図面を参照しながら本発明の実施
の形態を説明する。尚、図１〜図４において図７と同一
部分は同一符号をもって示している。
をトレンチエッチングで除いたり、又はＰ型層を形成す
ることにより、Ｎ型ベース層７と実質的に絶縁してしま
うものであり、以下、図面を参照しながら本発明の実施
の形態を説明する。尚、図１〜図４において図７と同一
部分は同一符号をもって示している。
【００１４】（実施の形態１）図１は不良カソード領域
（図示、Ｘ1部分）をエッチングにより除去したもので
ある。ただし、エッチングする領域が微細なため、従来
のウエットエッチング法でのエッチングは困難である。
そこでドライモードで精密にエッチングできるトレンチ
エッチングが適している。
（図示、Ｘ1部分）をエッチングにより除去したもので
ある。ただし、エッチングする領域が微細なため、従来
のウエットエッチング法でのエッチングは困難である。
そこでドライモードで精密にエッチングできるトレンチ
エッチングが適している。
【００１５】また、エッチングする領域は単に不良カソ
ード領域のみでなく、隣接するゲート領域（Ｐ型ゲート
層４）の一部まで含めるのが良い。これは、不良が本来
形成されない隣接するゲート領域の一部まで、カソード
領域が形成されたために発生しているかもしれないから
である。Ｎ型カソードエミッタ層３の厚みは通常１μｍ
前後でトレンチエッチングにより十分に除去可能な厚み
である。これによって、不良カソード部が無くなるの
で、ゲート−カソード間耐圧は回復する。
ード領域のみでなく、隣接するゲート領域（Ｐ型ゲート
層４）の一部まで含めるのが良い。これは、不良が本来
形成されない隣接するゲート領域の一部まで、カソード
領域が形成されたために発生しているかもしれないから
である。Ｎ型カソードエミッタ層３の厚みは通常１μｍ
前後でトレンチエッチングにより十分に除去可能な厚み
である。これによって、不良カソード部が無くなるの
で、ゲート−カソード間耐圧は回復する。
【００１６】（実施の形態２）図２に示すように、不良
カソード領域３Ａに隣接するゲート領域（Ｐ型ゲート層
４）間を埋めるようにＰ型層２０を形成する。このＰ型
層２０は不良カソード領域３ＡとＮ型ベース層７を実質
的に絶縁するもので、ちょうどこの部分だけＧＴＯと同
じ構造になるので、ゲート、カソード間耐圧は回復す
る。ただし、このＰ型層２０は不良カソード領域３Ａの
形成後に形成しなければならないので、拡散係数の大き
いＰ型不純物により形成されなければならない。通常Ｎ
型不純物はリンやアンチモンが使用されるので、それら
より拡散係数の大きいガリウムやアルミニウムをイオン
注入により所定の場所に打ち込み、熱処理により引き伸
ばし拡散して形成する。
カソード領域３Ａに隣接するゲート領域（Ｐ型ゲート層
４）間を埋めるようにＰ型層２０を形成する。このＰ型
層２０は不良カソード領域３ＡとＮ型ベース層７を実質
的に絶縁するもので、ちょうどこの部分だけＧＴＯと同
じ構造になるので、ゲート、カソード間耐圧は回復す
る。ただし、このＰ型層２０は不良カソード領域３Ａの
形成後に形成しなければならないので、拡散係数の大き
いＰ型不純物により形成されなければならない。通常Ｎ
型不純物はリンやアンチモンが使用されるので、それら
より拡散係数の大きいガリウムやアルミニウムをイオン
注入により所定の場所に打ち込み、熱処理により引き伸
ばし拡散して形成する。
【００１７】（実施の形態３）図３は前記実施の形態１
と実施の形態２を組み合わせた方法であり、不良カソー
ド領域およびその周辺（図示Ｘ2部分）をトレンチエッ
チングで除去した後にＰ型層２０を形成する方法であ
る。この方法の利点は、実施の形態１に比べれば、エッ
チング溝形状が多少いびつでも、Ｐ型層２０によりゲー
ト−カソード間耐圧を劣化させないことであり、実施の
形態２に比べれば不良カソード領域除去後に形成するの
で、Ｐ形拡散不純物として拡散係数の大きいものや引き
伸ばし拡散を必要としないことである。
と実施の形態２を組み合わせた方法であり、不良カソー
ド領域およびその周辺（図示Ｘ2部分）をトレンチエッ
チングで除去した後にＰ型層２０を形成する方法であ
る。この方法の利点は、実施の形態１に比べれば、エッ
チング溝形状が多少いびつでも、Ｐ型層２０によりゲー
ト−カソード間耐圧を劣化させないことであり、実施の
形態２に比べれば不良カソード領域除去後に形成するの
で、Ｐ形拡散不純物として拡散係数の大きいものや引き
伸ばし拡散を必要としないことである。
【００１８】
【実施例】図４は、カソード領域が微細すぎるために発
生する種々の不都合を防ぐ目的で複数のカソード電極を
共通電極化した素子に本発明を適用した例である。図４
において不良スリットの検出はカソード共通電極２１Ａ
ごとに行われる。そして図４（ａ）のように不良カソー
ド領域３Ａ上のカソード共通電極２１Ａ1が共通化して
いるすべてのカソード領域およびその周辺を、前記実施
の形態３（図３）の方法を用いて図４（ｂ）のＸ3部分
のようにリペアーした。
生する種々の不都合を防ぐ目的で複数のカソード電極を
共通電極化した素子に本発明を適用した例である。図４
において不良スリットの検出はカソード共通電極２１Ａ
ごとに行われる。そして図４（ａ）のように不良カソー
ド領域３Ａ上のカソード共通電極２１Ａ1が共通化して
いるすべてのカソード領域およびその周辺を、前記実施
の形態３（図３）の方法を用いて図４（ｂ）のＸ3部分
のようにリペアーした。
【００１９】尚、図４は前記実施の形態３（図３）の方
法を、複数のカソード電極を共通電極化した素子に適用
したものであるが、これに限らず実施の形態１（図
１）、実施の形態２（図２）の各方法を適用しても、前
記と同様の作用、効果を奏する。
法を、複数のカソード電極を共通電極化した素子に適用
したものであるが、これに限らず実施の形態１（図
１）、実施の形態２（図２）の各方法を適用しても、前
記と同様の作用、効果を奏する。
【００２０】また本発明は、ＳＩサイリスタに限らずＳ
Ｉトランジスタにも適用することができ、その場合も前
記と同様の作用、効果を奏する。
Ｉトランジスタにも適用することができ、その場合も前
記と同様の作用、効果を奏する。
【００２１】
【発明の効果】以上のように本発明によれば、電気的特
性が不良であるＮ型カソード領域上のカソード電極を取
り除いた後に、当該不良のＮ型カソード領域をエッチン
グにより除去してリペアーを行うか、又は当該不良のＮ
型カソード領域の直下およびその周辺に、Ｐ型層を形成
してリペアーを行うか、又は当該不良のＮ型カソード領
域の一部又は全部をエッチングにより除去し、さらに前
記不良のＮ型カソード領域の直下およびその周辺にＰ型
層を形成してリペアーを行うように構成したので、従来
は非常に困難であった静電誘導型半導体素子の不良カソ
ード領域のリペアーが可能となる。これによって大面積
の、すなわち大容量の静電誘導型半導体素子が実現でき
る。
性が不良であるＮ型カソード領域上のカソード電極を取
り除いた後に、当該不良のＮ型カソード領域をエッチン
グにより除去してリペアーを行うか、又は当該不良のＮ
型カソード領域の直下およびその周辺に、Ｐ型層を形成
してリペアーを行うか、又は当該不良のＮ型カソード領
域の一部又は全部をエッチングにより除去し、さらに前
記不良のＮ型カソード領域の直下およびその周辺にＰ型
層を形成してリペアーを行うように構成したので、従来
は非常に困難であった静電誘導型半導体素子の不良カソ
ード領域のリペアーが可能となる。これによって大面積
の、すなわち大容量の静電誘導型半導体素子が実現でき
る。
【図１】本発明の一実施例を示す要部断面図。
【図２】本発明の他の実施例を示す要部断面図。
【図３】本発明の他の実施例を示す要部断面図。
【図４】本発明の他の実施例を示す要部断面図。
【図５】従来のＳＩサイリスタの要部断面図。
【図６】従来の方法によるＧＴＯのリペアーの様子を示
す断面図。
す断面図。
【図７】従来の方法によるＳＩサイリスタのリペアーの
様子を示す断面図。
様子を示す断面図。
３…Ｎ型カソードエミッタ層 ３Ａ…不良カソード領域 ４…Ｐ型ゲート層 ６…Ｐ型ベース層 ７…Ｎ型ベース層 ８…Ｐ型アノードエミッタ層 １１…カソード金属電極 １２…ゲート金属電極 １３…アノード金属電極 １５…絶縁薄膜 ２０…Ｐ型層 ２１Ａ1，２１Ａ2…カソード共通電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 花倉 満 東京都品川区大崎２丁目１番17号 株式会 社明電舎内
Claims (8)
- 【請求項１】 Ｎ型半導体基板の一方の主面に複数のス
リット状のＮ型カソード領域を、他方の主面にＰ型アノ
ード領域をそれぞれ備え、前記カソード領域とアノード
領域との間に電流通路となるＮ型高比抵抗領域を備え、
電流のオン、オフの制御を行うためのＰ型ゲート領域を
備えた静電誘導型半導体素子の製造方法において、 前記複数のＮ型カソード領域のうち、電気的特性が不良
であるＮ型カソード領域上のカソード電極を取り除いた
後に、当該不良のＮ型カソード領域をエッチングにより
除去してリペアーを行うことを特徴とする静電誘導型半
導体素子の製造方法。 - 【請求項２】 Ｎ型半導体基板の一方の主面に複数のス
リット状のＮ型カソード領域を、他方の主面にＰ型アノ
ード領域をそれぞれ備え、前記カソード領域とアノード
領域との間に電流通路となるＮ型高比抵抗領域を備え、
電流のオン、オフの制御を行うためのＰ型ゲート領域を
備えた静電誘導型半導体素子の製造方法において、 前記複数のＮ型カソード領域のうち、電気的特性が不良
であるＮ型カソード領域上のカソード電極を取り除いた
後に、当該不良のＮ型カソード領域の直下およびその周
辺に、Ｐ型層を形成してリペアーを行うことを特徴とす
る静電誘導型半導体素子の製造方法。 - 【請求項３】 Ｎ型半導体基板の一方の主面に複数のス
リット状のＮ型カソード領域を、他方の主面にＰ型アノ
ード領域をそれぞれ備え、前記カソード領域とアノード
領域との間に電流通路となるＮ型高比抵抗領域を備え、
電流のオン、オフの制御を行うためのＰ型ゲート領域を
備えた静電誘導型半導体素子の製造方法において、 前記複数のＮ型カソード領域のうち、電気的特性が不良
であるＮ型カソード領域上のカソード電極を取り除いた
後に、当該不良のＮ型カソード領域の一部又は全部をエ
ッチングにより除去し、さらに前記不良のＮ型カソード
領域の直下およびその周辺にＰ型層を形成してリペアー
を行うことを特徴とする静電誘導型半導体素子の製造方
法。 - 【請求項４】 前記Ｐ型層の形成は、前記Ｎ型カソード
領域のＮ型不純物より拡散係数の大きいガリウムやアル
ミニウムをイオン注入により所定の場所に打ち込み、熱
処理により引き伸ばし拡散して行うことを特徴とする請
求項２又は３に記載の静電誘導型半導体素子の製造方
法。 - 【請求項５】 前記エッチングは、リアクティブイオン
エッチングモードのトレンチエッチングを用いることを
特徴とする請求項１又は３又は４に記載の静電誘導型半
導体素子の製造方法。 - 【請求項６】 前記複数のＮ型カソード領域のうち、所
定数のＮ型カソード領域を共通化するためのカソード電
極を備え、該カソード電極下のいずれかのＮ型カソード
領域の電気的特性が不良であるときは、当該カソード電
極下のすべてのＮ型カソード領域について前記リペアー
を行うことを特徴とする請求項１又は２又は３又は４又
は５に記載の静電誘導型半導体素子の製造方法。 - 【請求項７】 前記半導体素子は静電誘導型サイリスタ
であることを特徴とする請求項１又は２又は３又は４又
は５又は６に記載の静電誘導型半導体素子の製造方法。 - 【請求項８】 前記半導体素子は静電誘導型トランジス
タであることを特徴とする請求項１又は２又は３又は４
又は５又は６に記載の静電誘導型半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9780496A JPH09283741A (ja) | 1996-04-19 | 1996-04-19 | 静電誘導型半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9780496A JPH09283741A (ja) | 1996-04-19 | 1996-04-19 | 静電誘導型半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283741A true JPH09283741A (ja) | 1997-10-31 |
Family
ID=14201975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9780496A Pending JPH09283741A (ja) | 1996-04-19 | 1996-04-19 | 静電誘導型半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09283741A (ja) |
-
1996
- 1996-04-19 JP JP9780496A patent/JPH09283741A/ja active Pending
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