JPH0543192B2 - - Google Patents
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- JPH0543192B2 JPH0543192B2 JP59109164A JP10916484A JPH0543192B2 JP H0543192 B2 JPH0543192 B2 JP H0543192B2 JP 59109164 A JP59109164 A JP 59109164A JP 10916484 A JP10916484 A JP 10916484A JP H0543192 B2 JPH0543192 B2 JP H0543192B2
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- JP
- Japan
- Prior art keywords
- gto
- channel
- gate
- defects
- base
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/114—PN junction isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/343—Gate regions of field-effect devices having PN junction gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
- H10D62/405—Orientations of crystalline planes
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は埋め込みゲート構造のゲートターン
オフサイリスタ（GTO）に関する。
オフサイリスタ（GTO）に関する。
近年、半導体装置の高効率化、小型化の要求が
強まるとともに、転流回路を必要とするサイリス
タに代わつて自己消弧形半導体素子が注目される
ようになつて来た。それら素子の中でもGTOは
高耐圧化、大電流化が他の素子より容易である関
係から、最近実用化が進展している。蒸気GTO
はゲート構造から、表面ゲートGTOと埋め込み
ゲートGTOに大別できる。前者の表面ゲート
GTOでは入り組んだ形状のゲート電極が素子表
面に露出しているのに対して後者の埋め込みゲー
トGTOではゲートとして用いるP++高濃度拡散
層（埋め込みゲート）がエピタキシヤル成長によ
りＰベース中に埋め込まれている構造になつてい
る。（後述する第５図にその構成を示す。）特に後
者の埋め込みゲートGTOではエピタキシヤル成
長層の不純物濃度を下げてP-層とすれば、前者
の表面ゲートGTOに比較してカソードエミツタ
接合のプレークダウン電圧を大幅に増大させるこ
とができる。このため、埋め込みゲートGTOで
はターンオフに際してゲート、カソード間に大き
な逆電圧を印加させてターンオフ特性の向上を図
ることができる。このターンオフ特性を改善する
手段としては上記の他にゲート構造を微細化する
ことが考えられるけれども、表面ゲートGTOで
は表面凹凸加工技術や信頼性に問題があるのに対
して、埋め込みゲートGTOでは大変容易となる
利点がある。
強まるとともに、転流回路を必要とするサイリス
タに代わつて自己消弧形半導体素子が注目される
ようになつて来た。それら素子の中でもGTOは
高耐圧化、大電流化が他の素子より容易である関
係から、最近実用化が進展している。蒸気GTO
はゲート構造から、表面ゲートGTOと埋め込み
ゲートGTOに大別できる。前者の表面ゲート
GTOでは入り組んだ形状のゲート電極が素子表
面に露出しているのに対して後者の埋め込みゲー
トGTOではゲートとして用いるP++高濃度拡散
層（埋め込みゲート）がエピタキシヤル成長によ
りＰベース中に埋め込まれている構造になつてい
る。（後述する第５図にその構成を示す。）特に後
者の埋め込みゲートGTOではエピタキシヤル成
長層の不純物濃度を下げてP-層とすれば、前者
の表面ゲートGTOに比較してカソードエミツタ
接合のプレークダウン電圧を大幅に増大させるこ
とができる。このため、埋め込みゲートGTOで
はターンオフに際してゲート、カソード間に大き
な逆電圧を印加させてターンオフ特性の向上を図
ることができる。このターンオフ特性を改善する
手段としては上記の他にゲート構造を微細化する
ことが考えられるけれども、表面ゲートGTOで
は表面凹凸加工技術や信頼性に問題があるのに対
して、埋め込みゲートGTOでは大変容易となる
利点がある。
上述のような特徴がある埋め込みグートGTO
ではP++層の不純物濃度を大きく、またシート抵
抗を小さくして埋め込みゲートの抵抗を低減させ
ると、大きなゲート電流を引き出すことができる
ためにターンオフ特性の向上を図ることが知られ
ている。しかし、埋め込みゲートの抵抗を著しく
低減させると、P++層からの結晶欠陥発生が無視
できなくなる。上記欠陥はＮベースおよびＰベー
ス中の少数キヤリアのライフタイムを短くするた
め、素子内、素子間での特性ばらつきの原因を引
き起す。実験によれば、特にＮベース中に拡がつ
た欠陥が重要であることが判明した。第６図と第
７図にＮベース欠陥密度とＮベース中の少数キヤ
リアのライフタイムとの関係およびＮベース欠陥
密度とオン電圧との関係特性図を示す。なお、こ
の特性図を得るために用いた実験サンプルはライ
フタイムキラーとして金を拡散させたが、このと
きの温度と時間は第６図ものは760℃、１時間、
第７図ものは800℃、30分間であつた。また、実
験時の電流密度Ｊは、Ｊ＝350A／cm2であつた。
ではP++層の不純物濃度を大きく、またシート抵
抗を小さくして埋め込みゲートの抵抗を低減させ
ると、大きなゲート電流を引き出すことができる
ためにターンオフ特性の向上を図ることが知られ
ている。しかし、埋め込みゲートの抵抗を著しく
低減させると、P++層からの結晶欠陥発生が無視
できなくなる。上記欠陥はＮベースおよびＰベー
ス中の少数キヤリアのライフタイムを短くするた
め、素子内、素子間での特性ばらつきの原因を引
き起す。実験によれば、特にＮベース中に拡がつ
た欠陥が重要であることが判明した。第６図と第
７図にＮベース欠陥密度とＮベース中の少数キヤ
リアのライフタイムとの関係およびＮベース欠陥
密度とオン電圧との関係特性図を示す。なお、こ
の特性図を得るために用いた実験サンプルはライ
フタイムキラーとして金を拡散させたが、このと
きの温度と時間は第６図ものは760℃、１時間、
第７図ものは800℃、30分間であつた。また、実
験時の電流密度Ｊは、Ｊ＝350A／cm2であつた。
次にシリコンSiの（111）面を使用した埋め込
みゲートGTOでのスペース欠陥布について述べ
る。まず、第５図について簡単に述べるに、Ａは
アノード電極、Ｋはカソード電極、Ｇはゲート電
極、P++は高濃度拡散層、P-はエピタキシヤル成
長層、CHはチヤネル、Ｐ，Ｎは半導体である。
みゲートGTOでのスペース欠陥布について述べ
る。まず、第５図について簡単に述べるに、Ａは
アノード電極、Ｋはカソード電極、Ｇはゲート電
極、P++は高濃度拡散層、P-はエピタキシヤル成
長層、CHはチヤネル、Ｐ，Ｎは半導体である。
このように構成された埋め込みゲートGTOの
Ｎエースだけを取り出し、ジルトルエツチ液で結
晶欠陥を顕在化させ、アノード側から欠陥分布を
観察したものを第８図に示す。第８図から明らか
のようにアノード側からの欠陥観察では欠陥分布
に規則性が規則性が認められる。すなわち、第８
図において、WAはウエーハ、また図中斜線領域
は他の領域よりも欠陥密度の大きい領域で60゜毎
にそれが出現する。この領域ではP++層からＮベ
ース深さ方向に欠陥が拡がりやすく、観察される
欠陥はＮベースを貫通している。また、この領域
ではチヤンネルの長さ方向が〔01１〕、〔１１０〕、
〔１01〕のどれかと平行または略平行である。こ
のように、全円で放射状にチヤネルを形成した場
合、60゜毎に欠陥が拡がりやすい領域があるのは
（111）面特有の現象である。この欠陥が結晶構造
や（111）面に沿つて拡がりやすいというのは欠
陥自身の性質によるものである。
Ｎエースだけを取り出し、ジルトルエツチ液で結
晶欠陥を顕在化させ、アノード側から欠陥分布を
観察したものを第８図に示す。第８図から明らか
のようにアノード側からの欠陥観察では欠陥分布
に規則性が規則性が認められる。すなわち、第８
図において、WAはウエーハ、また図中斜線領域
は他の領域よりも欠陥密度の大きい領域で60゜毎
にそれが出現する。この領域ではP++層からＮベ
ース深さ方向に欠陥が拡がりやすく、観察される
欠陥はＮベースを貫通している。また、この領域
ではチヤンネルの長さ方向が〔01１〕、〔１１０〕、
〔１01〕のどれかと平行または略平行である。こ
のように、全円で放射状にチヤネルを形成した場
合、60゜毎に欠陥が拡がりやすい領域があるのは
（111）面特有の現象である。この欠陥が結晶構造
や（111）面に沿つて拡がりやすいというのは欠
陥自身の性質によるものである。
第９図は実験に使用したP++層（埋め込みゲー
ト）の形状を示す構成図で、上述したようにチヤ
ネルは全円で放射状に形成されている。なお、Ｎ
ベース中の欠陥は大部分がP++層に起因するた
め、Ｎベース内部ではカソード側の方がアノード
側よりも欠陥が多い。欠陥がＮベース中に拡がり
やすいこれらの領域では、欠陥の横方向の拡がり
も大きく、チヤネル内に多数と欠陥が侵入してい
る。これらの欠陥はＮベース中の少数キヤリアの
ライフタイムを短くするため、上記の領域では、
他に較べてオン電圧が大きいなどの異常特性を示
す。これは素子間、素子内特性のばらつきの原因
となる。特にGTOでは可制御電流増大の観点な
どから、素子内特性分布に高度の均一性が要求さ
れており、以上の現象は素子特性改善の重大な障
害となつていた。また、上記領域間でも、プロセ
ス条件やウエーハの履歴により欠陥密度の異なる
ことが多く、対策を一層困難にしていた。
ト）の形状を示す構成図で、上述したようにチヤ
ネルは全円で放射状に形成されている。なお、Ｎ
ベース中の欠陥は大部分がP++層に起因するた
め、Ｎベース内部ではカソード側の方がアノード
側よりも欠陥が多い。欠陥がＮベース中に拡がり
やすいこれらの領域では、欠陥の横方向の拡がり
も大きく、チヤネル内に多数と欠陥が侵入してい
る。これらの欠陥はＮベース中の少数キヤリアの
ライフタイムを短くするため、上記の領域では、
他に較べてオン電圧が大きいなどの異常特性を示
す。これは素子間、素子内特性のばらつきの原因
となる。特にGTOでは可制御電流増大の観点な
どから、素子内特性分布に高度の均一性が要求さ
れており、以上の現象は素子特性改善の重大な障
害となつていた。また、上記領域間でも、プロセ
ス条件やウエーハの履歴により欠陥密度の異なる
ことが多く、対策を一層困難にしていた。
この発明は上記の事情に鑑みてされたもので、
Ｎベース中の欠陥分布を考慮し、欠陥によつて素
子特性に与える影響を最小にするチヤネルを形成
したゲートターンオフサイリスタを提供すること
を目的とする、 〔発明の概要〕 この発明は上記の目的を達成するために、チヤ
ネルの長さ方向を＜211＞方向と平行または略平
行に形成した構成にある。
Ｎベース中の欠陥分布を考慮し、欠陥によつて素
子特性に与える影響を最小にするチヤネルを形成
したゲートターンオフサイリスタを提供すること
を目的とする、 〔発明の概要〕 この発明は上記の目的を達成するために、チヤ
ネルの長さ方向を＜211＞方向と平行または略平
行に形成した構成にある。
以下図面を参照してこの発明の一実施例を説明
する。
する。
第１図において、CHはチヤネル、P++は埋め
込みゲートで、この第１図は１方向に全チヤネル
CHを長さが＜211＞方向と平行または略平行と
なるように形成したものである。このように＜
211＞の１方向に全チヤネルCHを平行に形成し
たGTOと、チヤネルの長さ方向を＜110＞の１方
向にしたGTOの素子特性について実験した結果
を以下に述べる。
込みゲートで、この第１図は１方向に全チヤネル
CHを長さが＜211＞方向と平行または略平行と
なるように形成したものである。このように＜
211＞の１方向に全チヤネルCHを平行に形成し
たGTOと、チヤネルの長さ方向を＜110＞の１方
向にしたGTOの素子特性について実験した結果
を以下に述べる。
なお、実験に使用したGTOのチヤネル数は５
本で、かつこの発明により形成したものと、チヤ
ネルの長さ方向を＜110＞の１方向に形成した
GTOを各々10個使用した。実験結果を第２図に
示す。この第２図において、線分Ａと線分Ｂとで
囲まれる範囲がこの発明によるもので、線分Ａと
線分Ｃとで囲まれる範囲がチヤネルの長さ方向を
＜110＞の１方向に形成したGTOのオン電圧のば
らつきを示す。この第２図から明らかのようにこ
の発明によるものはチヤネル長さ方向を＜110＞
の１方向に形成したGTOによりものに比較して
素子間オン電圧のばらつきが約1/5に減少する。
本で、かつこの発明により形成したものと、チヤ
ネルの長さ方向を＜110＞の１方向に形成した
GTOを各々10個使用した。実験結果を第２図に
示す。この第２図において、線分Ａと線分Ｂとで
囲まれる範囲がこの発明によるもので、線分Ａと
線分Ｃとで囲まれる範囲がチヤネルの長さ方向を
＜110＞の１方向に形成したGTOのオン電圧のば
らつきを示す。この第２図から明らかのようにこ
の発明によるものはチヤネル長さ方向を＜110＞
の１方向に形成したGTOによりものに比較して
素子間オン電圧のばらつきが約1/5に減少する。
第３図は３方向にチヤネルCHを組み合せてそ
れらを平行または略平行に形成した実施例で、こ
の第３図のように＜211＞の方向を３方向にする
とGTOにおいてはゲート引き出し抵抗の面内バ
ランスが良くなる。この第３図のようにチヤネル
CHを３方向に形成したGTOと、従来の放射状チ
ヤネル形成のものとの実験による素子特性差を比
較すると次のようになつた。すなわち、この第３
図による実施例のものが、従来よりも素子間オン
電圧のばらつきが約1/3に減少するとともに可制
御電流を約２割も増大させることができる。
れらを平行または略平行に形成した実施例で、こ
の第３図のように＜211＞の方向を３方向にする
とGTOにおいてはゲート引き出し抵抗の面内バ
ランスが良くなる。この第３図のようにチヤネル
CHを３方向に形成したGTOと、従来の放射状チ
ヤネル形成のものとの実験による素子特性差を比
較すると次のようになつた。すなわち、この第３
図による実施例のものが、従来よりも素子間オン
電圧のばらつきが約1/3に減少するとともに可制
御電流を約２割も増大させることができる。
また、この第３図の実施例によつて形成した
GTOのＮベース中の欠陥を前述の方法で観察し
た結果アノード側から見た場合、従来の放射状チ
ヤネル形成によるものでは埋め込みゲートパター
ン領域内に多数の欠陥が出現し、かつ実験した素
子によつて各々欠陥密度にばらつきがあつたのに
対して、この実験例による＜211＞方向チヤネル
形成のものはほとんど欠陥が出現しなかつた。こ
のことは特性評価結果と一致する。
GTOのＮベース中の欠陥を前述の方法で観察し
た結果アノード側から見た場合、従来の放射状チ
ヤネル形成によるものでは埋め込みゲートパター
ン領域内に多数の欠陥が出現し、かつ実験した素
子によつて各々欠陥密度にばらつきがあつたのに
対して、この実験例による＜211＞方向チヤネル
形成のものはほとんど欠陥が出現しなかつた。こ
のことは特性評価結果と一致する。
上述のことからこの発明によるGTOのみなら
ず結晶欠陥が特性に与える影響を低減させる手段
として｛111｝面を用いる他のデバイスにも適用
できる。また、結晶構造から考えて、単に｛111｝
ウエーハだけでなく、他の面で切り出したウエー
ハにも上述のことが適用できる。
ず結晶欠陥が特性に与える影響を低減させる手段
として｛111｝面を用いる他のデバイスにも適用
できる。また、結晶構造から考えて、単に｛111｝
ウエーハだけでなく、他の面で切り出したウエー
ハにも上述のことが適用できる。
以上をまとめて表現するとこの発明では
｛n11｝ウエーハについて、（ｎ＝０、１、２、３
…）、チヤネルの長さ方向が＜2nn＞方向と平行
または略平行となるようにチヤネルを形成するこ
とにある。
｛n11｝ウエーハについて、（ｎ＝０、１、２、３
…）、チヤネルの長さ方向が＜2nn＞方向と平行
または略平行となるようにチヤネルを形成するこ
とにある。
上記各実施例ではチヤネルCHをリング状の領
域に形成する以外にも第４図に示すように四角形
の領域に形成するようにしてもよい。また、上記
実施例では埋め込みゲートをＰベース内に埋め込
んだGTOについて述べて来たが、Ｎベース中に
埋め込んでもよい、更に、GTO以外に制御層を
層内に埋込んだ静電誘導型トランジスタ（SIT）
あるいはサイリスタ（SITHY）、FET等にも適
用しても同じ効果が得られる。
域に形成する以外にも第４図に示すように四角形
の領域に形成するようにしてもよい。また、上記
実施例では埋め込みゲートをＰベース内に埋め込
んだGTOについて述べて来たが、Ｎベース中に
埋め込んでもよい、更に、GTO以外に制御層を
層内に埋込んだ静電誘導型トランジスタ（SIT）
あるいはサイリスタ（SITHY）、FET等にも適
用しても同じ効果が得られる。
以上述べたように、この発明によれば、チヤネ
ルの長さ方向を＜2nn＞方向（ｎ＝０、１、２、
３…）と平行または略平行に形成したので、面内
での欠陥密度を大幅に低減でくるとともにそのば
らつきも小さくできるようになり、これによつて
各素子間のオン電圧のばらつきを小さくできると
ともに可制御電流を２割増大させる利点がある。
ルの長さ方向を＜2nn＞方向（ｎ＝０、１、２、
３…）と平行または略平行に形成したので、面内
での欠陥密度を大幅に低減でくるとともにそのば
らつきも小さくできるようになり、これによつて
各素子間のオン電圧のばらつきを小さくできると
ともに可制御電流を２割増大させる利点がある。
第１図はこの発明の一実施例を示す構成説明
図、第２図はこの発明によるGTOと従来例の
GTOとの実験結果を示すオン電圧ばらつき範囲
の特性図、第３図および第４図はこの発明の他の
実施例を示す構成説明図、第５図は従来の埋め込
みゲートGTOの断面図、第６図および第７図は
ライフタイムキラーとして金を拡散させた場合の
欠陥密度を示す特性図、第８図はアノード側から
の欠陥観察を示す説明図、第９図はP++層の形状
を示す構成図である。 CH……チヤネル、P++……高濃度拡散層。
図、第２図はこの発明によるGTOと従来例の
GTOとの実験結果を示すオン電圧ばらつき範囲
の特性図、第３図および第４図はこの発明の他の
実施例を示す構成説明図、第５図は従来の埋め込
みゲートGTOの断面図、第６図および第７図は
ライフタイムキラーとして金を拡散させた場合の
欠陥密度を示す特性図、第８図はアノード側から
の欠陥観察を示す説明図、第９図はP++層の形状
を示す構成図である。 CH……チヤネル、P++……高濃度拡散層。
Claims (1)
- １ ｛n11｝面（ｎ＝０、１、２、３…）のウエ
ーハを用いる埋め込みゲートを有するゲートター
ンオフサイリスタにおいて、チヤネルの長さ方向
を＜2nn＞方向（ｎ＝０、１、２、３…）と平行
または略平行に形成したことを特徴とするゲート
ターンオフサイリスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109164A JPS60253269A (ja) | 1984-05-29 | 1984-05-29 | ゲ−トタ−ンオフサイリスタ |
| DE8585105410T DE3585302D1 (de) | 1984-05-29 | 1985-05-03 | Halbleiterschalteranordnung mit einer vergrabenen gate-struktur. |
| US06/730,118 US4651188A (en) | 1984-05-29 | 1985-05-03 | Semiconductor device with specifically oriented control layer |
| EP85105410A EP0165419B1 (en) | 1984-05-29 | 1985-05-03 | Buried-gate structure-type semiconductor switching device |
| KR8503669A KR930009809B1 (en) | 1984-05-29 | 1985-05-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109164A JPS60253269A (ja) | 1984-05-29 | 1984-05-29 | ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253269A JPS60253269A (ja) | 1985-12-13 |
| JPH0543192B2 true JPH0543192B2 (ja) | 1993-06-30 |
Family
ID=14503270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109164A Granted JPS60253269A (ja) | 1984-05-29 | 1984-05-29 | ゲ−トタ−ンオフサイリスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4651188A (ja) |
| EP (1) | EP0165419B1 (ja) |
| JP (1) | JPS60253269A (ja) |
| KR (1) | KR930009809B1 (ja) |
| DE (1) | DE3585302D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0535293A1 (en) * | 1991-01-29 | 1993-04-07 | Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. | A method of fabricating a compositional semiconductor device |
| US6383871B1 (en) * | 1999-08-31 | 2002-05-07 | Micron Technology, Inc. | Method of forming multiple oxide thicknesses for merged memory and logic applications |
| US6245615B1 (en) * | 1999-08-31 | 2001-06-12 | Micron Technology, Inc. | Method and apparatus on (110) surfaces of silicon structures with conduction in the <110> direction |
| DE102004040524B4 (de) * | 2004-08-20 | 2006-06-29 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Thyristor mit gleichmäßigem Zündverhalten |
| WO2008063704A2 (en) | 2006-05-03 | 2008-05-29 | Rochester Institute Of Technology | Nanostructured quantum dots or dashes in photovoltaic devices and methods thereof |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4813572B1 (ja) * | 1969-12-01 | 1973-04-27 | ||
| NL171309C (nl) * | 1970-03-02 | 1983-03-01 | Hitachi Ltd | Werkwijze voor de vervaardiging van een halfgeleiderlichaam, waarbij een laag van siliciumdioxyde wordt gevormd op een oppervlak van een monokristallijn lichaam van silicium. |
| DE2422748C3 (de) * | 1974-05-10 | 1978-10-19 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Thyristor |
| FR2299727A1 (fr) * | 1975-01-28 | 1976-08-27 | Alsthom Cgee | Thyristor a caracteristiques de commutation ameliorees |
| JPS5598871A (en) * | 1979-01-22 | 1980-07-28 | Semiconductor Res Found | Static induction transistor |
| US4268848A (en) * | 1979-05-07 | 1981-05-19 | Motorola, Inc. | Preferred device orientation on integrated circuits for better matching under mechanical stress |
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