JPH09283768A

JPH09283768A - 半導体装置

Info

Publication number: JPH09283768A
Application number: JP11322196A
Authority: JP
Inventors: Koji Shiozaki; 宏司塩崎
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 1996-04-09
Filing date: 1996-04-09
Publication date: 1997-10-31

Abstract

(57)【要約】【課題】ＳＯＩ−ＭＯＳにおいて活性層エッジ部への
電界集中によるゲート絶縁膜の破壊を防止すること。【解決手段】ＳＯＩ基板に埋め込み酸化層８０に達す
る厚さのフィールド酸化膜２０を形成して素子相互間の
完全分離を行い、電界集中を緩和する。このとき問題と
なる基板浮遊効果は、キャリア引き抜きのための拡散領
域１４、１５をチャネル領域１１の側部に設けてキャリ
アの蓄積を防止することにより排除する。同様に問題と
なるフィールド酸化膜２０の先端の応力による素子信頼
性への影響は、拡散領域１４、１５の上部に配線を形成
してその接触幅の間隔をフィールド酸化膜２０とゲート
絶縁膜１９との間に設けることにより防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＳＯＩ基板
（埋め込み絶縁層を有する半導体基板）のような絶縁物
層を有する基板上に半導体素子を形成した半導体装置に
関し、更に詳細には、素子の微細化に伴う電界や応力の
集中による絶縁膜の破壊を防止して信頼性を向上させた
半導体装置に関する。

【０００２】

【従来の技術】ＳＯＩ基板上に形成された半導体装置で
素子微細化のためトランジスタのチャネル長を短縮する
と、ドレイン近傍に強電界領域が形成され、ここに進入
するキャリアが大きなエネルギーを得て電子と正孔とを
対生成させるので、発生した正孔（電子よりモビリティ
が低い）がＳＯＩ層（素子が形成される半導体層）と埋
め込み絶縁層との界面に溜まり、基板電位が上昇する基
板浮遊効果が起こる場合がある。この効果により、ドレ
イン電流が増大したりサブスレッショルド域におけるリ
ーク特性が変動したりするいわゆるキンク現象が発生し
て素子の動作特性に歪みが生じることとなる。これを防
ぐためには、対生成で発生したキャリア（特に正孔）が
界面に蓄積しないように、これを取り除く工夫をしなけ
ればならない。

【０００３】そのような工夫をした半導体装置として
は、例えば特開昭６０−２４１２６６号公報に記載され
ているものが挙げられる。その半導体装置では図９の平
面図に示すように、ｐ形の能動層１２２の両側に高濃度
ｎ形の第１ソース領域１２８および第１ドレイン領域１
３０を設けるだけでなく、これらと直交する方向の両側
に高濃度ｐ形の第２ソース領域１３４および第２ドレイ
ン領域１３２を設けている。通常の素子でいうソースお
よびドレインに該当するのは第１ソース領域１２８およ
び第１ドレイン領域１３０である。そして、これらと絶
縁されたゲート電極１２６が、能動層１２２を覆う位置
に設けられている。

【０００４】この素子は、第１ソース領域１２８と第２
ドレイン領域１３２とを配線で接続し、第２ソース領域
１３４を接地し、第１ドレイン領域１３０に正電圧を印
加した状態で作動させる。すなわちゲート電極１２６に
電圧を印加することにより第１ソース領域１２８と第１
ドレイン領域１３０との間の導通を制御する。この動作
中に能動層１２２のうち第１ドレイン領域１３０の近傍
に電界が集中するのでここで対生成が起こるが、そこで
生じた正孔は電位の低い第２ソース領域１３４により引
き抜かれる。このため界面に溜まってキンク現象を引き
起こすことがない。

【０００５】

【発明が解決しようとする課題】しかしながら前記従来
の半導体装置では、活性層の特にエッジ部に電界が集中
する構造となっているので、素子サイズをさらに微細化
してゲート絶縁膜が薄くなると、電界集中によりゲート
絶縁膜が破壊されるおそれがある。このため、ソース−
ドレイン間電圧やゲート電圧をあまり大きくすることが
できない。フィールド酸化膜を用いたＬＯＣＯＳ法で素
子分離を行えば活性層エッジ部への電界集中を防止でき
ると考えられるが、フィールド酸化膜の端部（特にエッ
ジ部）には大きな圧縮応力がかかるので、ゲート電極下
にフィールド酸化膜端部が存在するような構造である
と、応力集中によるゲート絶縁膜などの信頼性低下が問
題となる。

【０００６】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、少なくとも、電界集中に
よるゲート絶縁膜の破壊を防止して耐圧を上げた半導体
装置を提供することを目的とし、さらに好ましくは、応
力集中のゲート絶縁膜への影響も排除して信頼性を向上
させようとするものである。

【０００７】

【課題を解決するための手段】この目的を達成するため
請求項１に係る発明は、絶縁物層上に半導体素子を形成
した半導体装置であって、前記半導体素子の周囲に前記
絶縁物層に達する厚さのフィールド酸化膜を形成したこ
とを特徴とする。

【０００８】この半導体装置では、半導体素子相互間の
電気的分離は、絶縁物層に達する厚さのフィールド酸化
膜が半導体素子の周囲に形成されることにより達成され
ている。そしてそのことにより、電界集中による半導体
素子の破壊が防止されるので、耐圧が向上している。

【０００９】また、請求項２に係る発明は、請求項１に
記載する半導体装置であって、前記半導体素子が、第１
導電形半導体の第１領域と、前記第１領域の両側に設け
られた他導電形半導体のソース領域およびドレイン領域
とを有し、前記第１領域に電界効果を起こさせて前記ソ
ース領域およびドレイン領域間の導通を制御する電界効
果型半導体素子であり、前記第１領域の導通方向側部に
第１導電形半導体の第２領域を設けたことを特徴とす
る。ここで第２領域は、第１領域の導通方向の両側部に
設けてもよく、また一方のみに設けてもよい。

【００１０】前記半導体素子は通常、少なくとも第１領
域を覆うゲート電極と、第１領域とゲート電極とを絶縁
するゲート絶縁膜とを有している。この場合にゲート電
極に電圧が印加されると第１領域に電界効果が生じ、ソ
ース領域およびドレイン領域間の導通が制御される。

【００１１】この半導体装置では、動作中に第１領域内
のドレイン領域近傍部分に強電界領域が形成される。こ
の強電界領域に進入したキャリアは強電界により大きな
エネルギーを得るので、電離衝突により電子と正孔とを
対生成させる。この対生成で生じた電子および正孔のう
ちモビリティの高い電子は、ドレイン領域もしくは第２
領域のうち導電形がｎ形であるものに引き抜かれる。一
方正孔は、モビリティが電子に比べて低いが、発生箇所
の近傍にドレイン領域および第２領域が存在し、これら
の一方は必ず導電形がｐ形であり動作中高電位なのでこ
こに引き抜かれる。従って、絶縁物層と半導体素子との
界面に正孔が溜まることがなく、基板浮遊効果によるキ
ンク現象が生じて半導体素子の動作特性に異常が生じる
ことはない。

【００１２】この半導体装置は、第１導電形がｐ形であ
り他導電形がｎ形である場合、すなわち半導体素子がｎ
チャネル型である場合に特に意義が大きい。この場合に
は半導体素子動作時の主たるキャリアが電子であるため
モビリティが高く、強電界領域で受ける加速も大きいた
め、ｐチャネル型の場合よりも対生成が著しいからであ
る。また、対生成で生じた電子および正孔のうちモビリ
ティの低い正孔は、ｐチャネル型の場合には主キャリア
たる正孔とともにドレイン領域に抜けるのでさほど問題
にならないが、ｎチャネル型の場合には第２領域以外に
抜け場がないからである。

【００１３】そして請求項３に係る発明は、請求項２に
記載する半導体装置であって、前記第２領域の上部に接
続された導電部を有することを特徴とする。この場合に
第２領域およびその上部に接続された導電部は、第１領
域の導通方向の両側部に設けることが望ましい。

【００１４】この半導体装置では、第２領域の導通をと
る導電部（電極と通称されるもの）を第２領域の上部に
形成したので、フィールド酸化膜の端部と第１領域との
間に少なくともこの導電部の幅分の間隔がある。フィー
ルド酸化膜の端部には大きな応力が加わっているがその
半導体素子への影響はこの間隔により緩和される。半導
体素子に応力の影響が加わると、ゲート絶縁膜の絶縁耐
圧低下等の信頼性低下が起こったり、絶縁物層との界面
が活性化してキャリアをトラップしやすくなり基板浮遊
効果が顕著化する等の弊害があるが、この半導体装置で
はそれらが防止されている。

【００１５】

【発明の実施の形態】以下、本発明を具体化した実施の
形態を、図面を参照して詳細に説明する。本実施の形態
に係る半導体装置は、ＳＯＩ基板に多数の半導体素子を
形成した集積回路であって、半導体素子相互間の電気的
分離をフィールド酸化膜により行ったものである。半導
体素子は、主としてＭＯＳトランジスタである。

【００１６】この半導体装置に形成されているＭＯＳト
ランジスタの平面構造を図１を参照して説明する。この
ＭＯＳトランジスタは、中央にｐ形半導体のチャネル領
域１１を有し、その両側（図１では左右方向）に高不純
物濃度ｎ形半導体のソース領域１２、ドレイン領域１３
が配置されている。そして、ソース領域１２およびドレ
イン領域１３と略直交する方向の両側に高不純物濃度ｐ
形半導体の引き抜き領域１４、１５を設けている。引き
抜き領域１４、１５は、動作中に生じる正孔を引き抜い
てチャネル領域１１の電位上昇を防止することを目的と
するものである。そして図１には示していないが（図
２、３参照）、引き抜き領域１４、１５のそれぞれ上部
にはポリシリコンの配線１６、１７が形成されており、
またチャネル領域１１はポリシリコンのゲート電極１８
で覆われている。ただしゲート電極１８はゲート酸化膜
１９等によりチャネル領域１１など他の部分と絶縁され
ている。

【００１７】このＭＯＳトランジスタの断面構造を図
２、３を参照して説明する。図１中Ｘ−Ｘ’方向の断面
は図２に示す構造である。すなわち埋め込み酸化層８０
上にはチャネル領域１１とその両側のソース領域１２、
ドレイン領域１３が設けられている。そしてソース領域
１２、ドレイン領域１３のさらに外方には、隣の半導体
素子との電気的分離のためのフィールド酸化膜２０、２
０が形成されている。これらは埋め込み酸化層８０に達
する厚さを有しており、従ってＭＯＳトランジスタは完
全分離されている。一方、チャネル領域１１の上部に
は、ゲート電極１８が、ゲート酸化膜１９によりチャネ
ル領域１１などと絶縁されて形成されている。

【００１８】図１中Ｙ−Ｙ’方向の断面は図３に示す構
造である。すなわち埋め込み酸化層８０上にはチャネル
領域１１とその両側の引き抜き領域１４、１５とが設け
られている。そして引き抜き領域１４、１５のさらに外
方には、埋め込み酸化層８０に達する厚さのフィールド
酸化膜２０、２０が形成されており、隣の半導体素子と
の電気的な完全分離が図られている。そして、引き抜き
領域１４、１５のそれぞれ上部には配線１６、１７が形
成されている。配線１６は引き抜き領域１４と、配線１
７は引き抜き領域１５と、それぞれ電気的に接触してい
るが、ともにチャネル領域１１と直接には接触していな
い。配線１６、１７の外延はフィールド酸化膜２０、２
０の上部に達しており、従ってフィールド酸化膜２０、
２０の先端は配線１６、１７に覆われている。

【００１９】また、チャネル領域１１および配線１６、
１７の上部には、ゲート電極１８が形成されている。ゲ
ート電極１８とチャネル領域１１との間にはゲート酸化
膜１９が存在し、またゲート電極１８と配線１６、１７
との間には層間酸化膜２１が存在し、このためゲート電
極１８は、他の部分から絶縁されている。なお、フィー
ルド酸化膜２０、２０の先端とチャネル領域１１との間
には、引き抜き領域１４、１５と配線１６、１７との接
触幅に相当する間隔がある。

【００２０】このＭＯＳトランジスタは、ソース領域１
２、ドレイン領域１３間にドレイン領域１３が高電位と
なるように電圧（Ｖ_DS）を印加し、この状態でのソース
領域１２、ドレイン領域１３間の導通、具体的にはドレ
イン領域１３に流れる電流（Ｉ_D）をゲート電極１８の
電圧（Ｖ_G）で制御するものである。

【００２１】すなわち、ドレイン電圧Ｖ_DSに対してチャ
ネル領域１１とドレイン領域１３との間がｐｎ逆接合と
なるので、ゲート電圧Ｖ_G が掛けられていないときに
は、ソース領域１２、ドレイン領域１３間が高抵抗であ
りドレイン電流Ｉ_D はほとんど流れない（トランジスタ
オフ）が、ゲート電圧Ｖ_G （正）を掛けるとチャネル領
域１１のうちゲート酸化膜１９との界面付近に導電形が
反転したチャネルが形成されてソース領域１２、ドレイ
ン領域１３間が導通しドレイン電流Ｉ_D が流れる（トラ
ンジスタオン）。なお動作中引き抜き領域１４、１５
は、ドレイン領域１３より低い電位に維持しておく。通
常、配線１６、１７を電源ライン（Ｖ_SSライン）につな
ぐことによりこれを行う。

【００２２】トランジスタオンの状態では、チャネル領
域１１のうちドレイン領域１３近傍部分にドレイン電圧
Ｖ_DSおよびゲート電圧Ｖ_G の影響で強電界領域が形成さ
れている。そしてこの強電界領域は、ドレイン電流Ｉ_D
を担うチャネルが形成されている領域でもあるので、ソ
ース領域１２から供給されたキャリアである電子がここ
に進入する。すると、進入した電子は強電界により強く
加速されてエネルギーの高いホットエレクトロンとな
り、このホットエレクトロンにより電子と正孔との対生
成が誘起される。対生成により生じた電子は、ソース領
域１２から供給された電子とともに高電位なドレイン領
域１３に抜き取られる。一方正孔は、電位が低くまたｐ
形半導体である引き抜き領域１４、１５に抜き取られ
る。従って、対生成により生じた正孔がどこにも流出せ
ずそのまま蓄積して基板浮遊効果を起こすことはない。

【００２３】また、このＭＯＳトランジスタでは、隣の
半導体素子との電気的分離をフィールド酸化膜２０によ
り行っているので、ＭＥＳＡ型の素子分離を採用した場
合と異なり、チャネル領域１１のエッジ部に、ゲート酸
化膜１９を破壊するほどの電界集中が起こることはな
い。

【００２４】また、フィールド酸化膜２０の端部には大
きな残留応力が掛かっているが、フィールド酸化膜２０
の先端とＭＯＳトランジスタとの間には少なくとも、引
き抜き領域１４、１５と配線１６、１７との接触幅に相
当する間隔があるので、その応力がＭＯＳトランジスタ
に直接作用することはない。フィールド酸化膜２０の応
力がＭＯＳトランジスタに作用することによる弊害とし
ては、ゲート酸化膜１９の絶縁耐圧低下による信頼性欠
如や、チャネル領域１１と埋め込み酸化層８０（または
ゲート酸化膜１９）との界面が活性化して正孔がトラッ
プされやすくなり、基板浮遊効果によるキンク現象が顕
著になる等が挙げられる。このＭＯＳトランジスタでは
このようなことが防止されているのである。

【００２５】次に、この半導体装置の製造プロセスを説
明する。この半導体装置の製造に当たってはｐ形ＳＯＩ
基板を半導体基板として用いる。

【００２６】まず、素子形成領域以外の領域に公知のＬ
ＯＣＯＳ法で、埋め込み酸化層８０に達する厚さのフィ
ールド酸化膜２０、２０を形成する。これにより、形成
される半導体素子相互間の電気的完全分離が図られると
ともに、ＭＥＳＡ型の素子分離を行った場合よりも素子
端への電界集中が緩和されることとなる。この状態の断
面を図４に示す。図４は、図３に相当する方向（図１中
Ｙ−Ｙ’方向）の断面を示している（図５〜図８も同
様）。

【００２７】そして、レジストマスクを用いてイオン注
入法（Ｂ、ＢＦ₃ 等）により引き抜き領域１４、１５と
なるｐ⁺拡散層を形成する。このｐ⁺拡散層形成のための
イオン注入は、図５の断面図に示すように、素子形成領
域を酸化膜９０で覆ってからその上にレジストマスク９
１を形成して行う。なお、ｎ⁺拡散層形成時もｐ⁺拡散層
形成時も、チャネル領域１１となる部分上にはレジスト
マスクが存在しており、この部分には不純物の導入が行
われない。従って、チャネル領域１１と引き抜き領域１
４、１５とはともにｐ形であるが、引き抜き領域１４、
１５のほうが不純物濃度が高く低抵抗である。

【００２８】そして、酸化膜９０を湿式エッチングで先
に除去してからレジストマスク９１を除去する。すると
図６に示すように、チャネル領域１１の上には酸化膜９
０が残っている状態となる。この状態で第１層ポリシリ
コンをＣＶＤにより成膜し、不純物を拡散させて導電性
を付与してから、配線１６、１７となる部分を残してド
ライエッチングで除去する。かくして図７に示すように
配線１６、１７が形成される。この第１層ポリシリコン
のエッチングの際、チャネル領域１１の上の酸化膜９０
がエッチストッパとして作用し、チャネル領域１１がエ
ッチングされるのを防ぐ。

【００２９】形成された配線１６、１７は、それぞれ引
き抜き領域１４、１５を覆ってこれらと電気的に接続さ
れている。ただしともにチャネル領域１１とは直接接触
していない。配線１６、１７の外延はフィールド酸化膜
２０、２０の上部に及んでおり、すなわちフィールド酸
化膜２０、２０の先端は配線１６、１７に被覆されてい
る。また、引き抜き領域１４、１５と配線１６、１７と
の接触幅の分、フィールド酸化膜２０、２０の先端とチ
ャネル領域１１との間に間隔ができるので、フィールド
酸化膜２０、２０の先端の残留応力のチャネル領域１１
（および後に形成されるゲート酸化膜１９等）への影響
が緩和される。

【００３０】そして、残っている酸化膜９０を湿式エッ
チングで一旦除去してから、図８に示すようにチャネル
領域１１の表面を酸化してゲート酸化膜１９を形成す
る。このとき配線１６、１７の表面も酸化され、層間酸
化膜２１、２１が形成される。その後第２層ポリシリコ
ンをＣＶＤにより成膜し、不純物を拡散させて導電性を
付与してから所定の形状に加工してゲート電極１８を形
成し、更にこのゲート電極１８をマスクとしてイオン注
入法によりソース領域１２、ドレイン領域１３を形成す
ると、図２乃至図３に示した断面構造ができあがる。前
記のようにこの状態では、ゲート酸化膜１９および層間
酸化膜２１、２１によりゲート電極１８はチャネル領域
１１など他の部分と電気的に絶縁されている。そして必
要な素子間配線や保護膜を形成すると半導体装置は完成
する。

【００３１】この製造プロセスの骨子は、第１導電形半
導体の第１領域（チャネル領域１１）と、前記第１領域
の両側の他導電形半導体のソース領域およびドレイン領
域とを有する半導体素子を絶縁物層上に形成した半導体
装置の製造方法において、前記半導体素子を形成する箇
所の周囲に前記絶縁物層に達する深さのフィールド酸化
膜を形成する分離工程と、前記第１領域の導通方向側部
に第１導電形半導体の第２領域（引き抜き領域１４、１
５）を形成する第２領域形成行程とを含むことにある。

【００３２】そしてさらに、前記第２領域の上部にこれ
と接続された導電部（配線１６、１７）を形成する導電
部形成行程を含むことができる。

【００３３】以上詳細に説明したように本実施の形態に
係る半導体装置によれば、ゲート酸化膜１９を破壊する
ほどの強電界が生じることはなく、ＭＯＳトランジスタ
の耐圧が高い。そしてこのことは、ＭＯＳトランジスタ
と他の半導体素子との電気的分離をＬＯＣＯＳ法により
埋め込み酸化層８０に達する厚さのフィールド酸化膜２
０、２０を形成して行うことにより達成されている。ま
た、埋め込み酸化層８０に達する厚さのフィールド酸化
膜２０、２０を形成して完全分離としたことにより問題
となる基板浮遊効果については、チャネル領域１１に接
して高不純物濃度ｐ形半導体の引き抜き領域１４、１５
を設けて正孔をここに引き抜くようにして防止が図られ
ている。

【００３４】さらに、この引き抜き領域１４、１５の上
部にその配線１６、１７を設けることとしたので、フィ
ールド酸化膜２０、２０の先端とゲート酸化膜１９やチ
ャネル領域１１などとの間に配線１６、１７の引き抜き
領域１４、１５との接触幅分の隙間があり、フィールド
酸化膜２０、２０の先端の応力のＭＯＳトランジスタへ
の影響が防止されている。これにより、ゲート酸化膜１
９の絶縁耐圧が低下してＭＯＳトランジスタの信頼性が
低くなったり、チャネル領域１１と絶縁層（埋め込み酸
化層８０またはゲート酸化膜１９）との界面活性化によ
りキンク現象が顕著化する等の弊害が排除されている。

【００３５】なお、本発明は前記実施の形態に限定され
るものではなく、その要旨を逸脱しない範囲内で種々の
改良、変形が可能であることはもちろんであり、各部分
の材質や製造プロセスの詳細等は、単なる例示にすぎな
い。

【００３６】例えば前記実施の形態における半導体素子
は、チャネル領域１１がｐ形半導体であるｎチャネルＭ
ＯＳトランジスタであったが、各部の導電形を入れ替え
たｐチャネルＭＯＳトランジスタにも本発明を適用する
ことができる。その場合にはＭＯＳトランジスタ動作時
のキャリアがモビリティの低い正孔なので対生成があま
り起こらないため基板浮遊効果はもともとあまり問題と
ならないが、電界集中によるゲート酸化膜破壊の防止や
応力緩和による信頼性確保に関しては本発明適用の効果
がある。また、前記実施の形態ではチャネル領域１１の
両側部に引き抜き領域１４、１５を設けたが、正孔引き
抜きの観点からは片側だけでもよい。ただし応力緩和の
観点からは両側部に設けることが好ましい。

【００３７】さらに、前記実施の形態では配線１６、１
７やゲート電極１８をポリシリコンで形成したが、導電
性があり成膜、加工が可能なものなら他の材質でもよ
く、例えば金属シリサイド（ＷＳｉ_X、ＭｏＳｉ_X、Ｔｉ
Ｓｉ_X 等）や、ポリサイド（金属シリサイドとポリシリ
コンとの２層構造）でもよい。特に、引き抜き領域１
４、１５との接触部分を持たないゲート電極１８につい
ては、接合界面でのシリサイド形成が問題とならないの
で、金属そのものでもよい。

【００３８】

【発明の効果】以上の説明から明らかなように請求項１
の発明によれば、絶縁物層に達する厚さのフィールド酸
化膜により半導体素子相互間の分離を行ったので、電界
集中によるゲート絶縁膜の破壊を防止して耐圧を上げた
半導体装置が提供されている。また請求項２の発明によ
れば、半導体素子動作中に対生成により生じるキャリア
は第２領域に抜き取られるので、絶縁物層との界面にキ
ャリアが溜まって基板浮遊効果を起こすことがない半導
体装置が提供されている。さらに請求項３の発明によれ
ば、フィールド酸化膜の先端の応力の影響による半導体
素子の信頼性低下を防止した半導体装置が提供されてい
る。

【図面の簡単な説明】

【図１】実施の形態に係る半導体素子の平面構成図であ
る。

【図２】実施の形態に係る半導体素子の断面構成図であ
る。

【図３】実施の形態に係る半導体素子の断面構成図であ
る。

【図４】フィールド酸化膜を形成した状態を示す断面構
成図である。

【図５】引き抜き領域の形成過程を説明する断面構成図
である。

【図６】レジストマスクを除去した状態を示す断面構成
図である。

【図７】引き抜き領域上に配線を形成した状態を示す断
面構成図である。

【図８】ゲート酸化膜を形成した状態を示す断面構成図
である。

【図９】従来技術に係る半導体素子の平面構成図であ
る。

【符号の説明】

１１チャネル領域（第１領域）１２ソース領域１３ドレイン領域１４、１５引き抜き領域（第２領域）１６、１７配線（導電部）２０フィールド酸化膜８０埋め込み酸化層

Claims

【特許請求の範囲】

【請求項１】絶縁物層上に半導体素子を形成した半導
体装置において、前記半導体素子の周囲に前記絶縁物層に達する厚さのフ
ィールド酸化膜を形成したことを特徴とする半導体装
置。
【請求項２】請求項１に記載する半導体装置におい
て、前記半導体素子が、第１導電形半導体の第１領域と、前
記第１領域の両側に設けられた他導電形半導体のソース
領域およびドレイン領域とを有し、前記第１領域に電界
効果を起こさせて前記ソース領域およびドレイン領域間
の導通を制御する電界効果型半導体素子であり、前記第１領域の導通方向側部に第１導電形半導体の第２
領域を設けたことを特徴とする半導体装置。
【請求項３】請求項２に記載する半導体装置におい
て、前記第２領域の上部に接続された導電部を有することを
特徴とする半導体装置。