JPH1093093A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1093093A JPH1093093A JP8246289A JP24628996A JPH1093093A JP H1093093 A JPH1093093 A JP H1093093A JP 8246289 A JP8246289 A JP 8246289A JP 24628996 A JP24628996 A JP 24628996A JP H1093093 A JPH1093093 A JP H1093093A
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- gate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
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- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】ＳＯＩ基板上に、ゲート材料の残留問題や、素
子特性の劣化問題を解決できる、半導体層の側面にＭＯ
Ｓゲート構造が形成されたＭＯＳＦＥＴを実現するこ
と。 【解決手段】埋込み酸化膜８上に形成された島状のシリ
コン層１０と、このシリコン層１０の側面に形成された
ゲート絶縁膜１１と、このゲート絶縁膜１１上に形成さ
れたゲート電極４とからなるＭＯＳゲート構造を有し、
シリコン層１０とゲート電極１０との間に窒化シリコン
膜１３などの絶縁膜が挿設されている。
子特性の劣化問題を解決できる、半導体層の側面にＭＯ
Ｓゲート構造が形成されたＭＯＳＦＥＴを実現するこ
と。 【解決手段】埋込み酸化膜８上に形成された島状のシリ
コン層１０と、このシリコン層１０の側面に形成された
ゲート絶縁膜１１と、このゲート絶縁膜１１上に形成さ
れたゲート電極４とからなるＭＯＳゲート構造を有し、
シリコン層１０とゲート電極１０との間に窒化シリコン
膜１３などの絶縁膜が挿設されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型トランジ
スタを有する半導体装置およびその製造方法に関する。
スタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、コンピューターや通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。
【０００３】ＬＳＩ単体の性能向上は、集積度を高める
こと、つまり、素子の微細化により実現できる。このよ
うな導体装置の高集積化、素子の微細化に伴い、近年、
素子間分離領域の面積の微細化も必要となってきてい
る。
こと、つまり、素子の微細化により実現できる。このよ
うな導体装置の高集積化、素子の微細化に伴い、近年、
素子間分離領域の面積の微細化も必要となってきてい
る。
【０００４】従来より用いられてきた素子分離方法の一
つとしてＬＯＣＯＳ法（選択酸化法）があるが、この方
法は、バーズビークと呼ばれる寸法変換差が生じてしま
うことと、分離幅の狭いところで分離用酸化膜が薄くな
ってしまうこと（フィールドシンニング効果）のため、
素子分離領域の微細化に向かない。
つとしてＬＯＣＯＳ法（選択酸化法）があるが、この方
法は、バーズビークと呼ばれる寸法変換差が生じてしま
うことと、分離幅の狭いところで分離用酸化膜が薄くな
ってしまうこと（フィールドシンニング効果）のため、
素子分離領域の微細化に向かない。
【０００５】他の素子分離方法として代表的なものにト
レンチ分離法がある。この方法では、通常、半導体層に
溝を形成して、この溝に絶縁物を埋め込むことによって
素子分離を実現する。
レンチ分離法がある。この方法では、通常、半導体層に
溝を形成して、この溝に絶縁物を埋め込むことによって
素子分離を実現する。
【０００６】また、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）基板を用いれば、埋込み酸化膜８２
に達するトレンチ溝を形成するだけで、絶縁物を埋め込
まずに素子分離を行なうこともできる（メサ型素子分
離）。これらトレンチ分離法を用いれば、変換差が小さ
く、微細化に適した素子分離を実現できる。
ｎｓｕｌａｔｏｒ）基板を用いれば、埋込み酸化膜８２
に達するトレンチ溝を形成するだけで、絶縁物を埋め込
まずに素子分離を行なうこともできる（メサ型素子分
離）。これらトレンチ分離法を用いれば、変換差が小さ
く、微細化に適した素子分離を実現できる。
【０００７】図２２に、従来のＳＯＩ基板に形成され、
トレンチ分離されたＭＯＳＦＥＴのチャネル幅方向に平
行な断面図を示す。支持基板８１上には埋込み酸化膜８
２を介して凸型島状のシリコン層８３が形成されてい
る。この凸型島状のシリコン層８３にＭＯＳゲート構造
が形成されている。
トレンチ分離されたＭＯＳＦＥＴのチャネル幅方向に平
行な断面図を示す。支持基板８１上には埋込み酸化膜８
２を介して凸型島状のシリコン層８３が形成されてい
る。この凸型島状のシリコン層８３にＭＯＳゲート構造
が形成されている。
【０００８】ここで、シリコン層８３は、ＳＯＩ層上に
酸化膜からなるエッチングマスクを形成した後、上記Ｓ
ＯＩ層をＲＩＥ（リアクティブ・イオン・エッチング）
により異方性エッチングして形成したものである。
酸化膜からなるエッチングマスクを形成した後、上記Ｓ
ＯＩ層をＲＩＥ（リアクティブ・イオン・エッチング）
により異方性エッチングして形成したものである。
【０００９】ゲート絶縁膜８６は、上記エッチングマス
クやエッチング副生成物を除去した後に形成される。こ
の除去は、通常、ＨＦ（フッ酸）系のウェットエッチン
グにより行なう。このとき、埋込み酸化膜８２もエッチ
ングされ、シリコン層８３の下部に窪み８７が形成さ
れ、シリコン層８３の下部にコーナー部分８５が露出す
る。また、シリコン層８３の上部にもコーナー部分８５
が露出する。
クやエッチング副生成物を除去した後に形成される。こ
の除去は、通常、ＨＦ（フッ酸）系のウェットエッチン
グにより行なう。このとき、埋込み酸化膜８２もエッチ
ングされ、シリコン層８３の下部に窪み８７が形成さ
れ、シリコン層８３の下部にコーナー部分８５が露出す
る。また、シリコン層８３の上部にもコーナー部分８５
が露出する。
【００１０】この結果、コーナー部分８５のゲート絶縁
膜８４で電界が集中し、ゲート耐圧が劣化したり、サブ
スレショルド特性の劣化（寄生トランジスタ）等の問題
が生じる。
膜８４で電界が集中し、ゲート耐圧が劣化したり、サブ
スレショルド特性の劣化（寄生トランジスタ）等の問題
が生じる。
【００１１】コーナー部８５を酸化して丸めたり、コー
ナー部８５を絶縁物で覆い隠したりする提案はいくつも
なされているが、工程が複雑になる等の問題がある。ま
た、ゲート電極８４の形成工程で、窪み８７にゲート材
料が残留する。このような残留ゲート材料は、素子分離
幅が狭くなると配線間ショートの原因となる。
ナー部８５を絶縁物で覆い隠したりする提案はいくつも
なされているが、工程が複雑になる等の問題がある。ま
た、ゲート電極８４の形成工程で、窪み８７にゲート材
料が残留する。このような残留ゲート材料は、素子分離
幅が狭くなると配線間ショートの原因となる。
【００１２】一方、凸型島状のシリコン層のコーナー部
や側面部の寄生トランジスタを積極的に使う提案もある
（例えば、K. Hieda, et al "Effects of New Trench-i
solated Transistor Using Side wall Gates", IEEE Tr
ans. Electron Devices, vol.36, p.1615, (1959））。
や側面部の寄生トランジスタを積極的に使う提案もある
（例えば、K. Hieda, et al "Effects of New Trench-i
solated Transistor Using Side wall Gates", IEEE Tr
ans. Electron Devices, vol.36, p.1615, (1959））。
【００１３】これは、図２３に示すように、凸部島状の
シリコン層９３のコーナー部９９や側面部９８にもＭＯ
Ｓゲート構造を形成し、シリコン層９３を完全空乏化す
ることにより、全体として基板バイアス効果の小さいト
ランジスタを実現するというものである。
シリコン層９３のコーナー部９９や側面部９８にもＭＯ
Ｓゲート構造を形成し、シリコン層９３を完全空乏化す
ることにより、全体として基板バイアス効果の小さいト
ランジスタを実現するというものである。
【００１４】なお、ここでのシリコン層９３はＳＯＩ層
をエッチングして形成したものではなく、シリコン基板
９１にトレンチ溝を掘って形成したものである。このト
レンチ溝にはトレンチ分離のために素子分離用絶縁膜９
２が埋め込まれている。
をエッチングして形成したものではなく、シリコン基板
９１にトレンチ溝を掘って形成したものである。このト
レンチ溝にはトレンチ分離のために素子分離用絶縁膜９
２が埋め込まれている。
【００１５】しかしながら、この種のＭＯＳＦＥＴには
以下のような問題があった。すなわち、側面部９８のト
ランジスタを大きくしようとしてトレンチ溝を深くする
と、シリコン層９３の下部側壁にゲート材料９５が残留
する。このような残留したゲート材料９５は、配線間シ
ョートの原因となる。
以下のような問題があった。すなわち、側面部９８のト
ランジスタを大きくしようとしてトレンチ溝を深くする
と、シリコン層９３の下部側壁にゲート材料９５が残留
する。このような残留したゲート材料９５は、配線間シ
ョートの原因となる。
【００１６】また、ゲート電極９４となる導電膜のエッ
チング時間を長くして、シリコン層９３の下部にゲート
材料９５が残留するのを防止しようとすると、ソース・
ドレイン領域のシリコン層９３上のゲート絶縁膜９６が
除去され、ソース・ドレイン領域のシリコン層９３がエ
ッチングされて消滅する恐れがある。
チング時間を長くして、シリコン層９３の下部にゲート
材料９５が残留するのを防止しようとすると、ソース・
ドレイン領域のシリコン層９３上のゲート絶縁膜９６が
除去され、ソース・ドレイン領域のシリコン層９３がエ
ッチングされて消滅する恐れがある。
【００１７】また、コーナー部９９のゲート耐圧確保に
は、コーナー部９９を酸化して丸める等の工夫がどうし
ても必要で、工程が複雑になる等の問題が生じる。ま
た、丸めることにより寸法変換差の増大が避けられない
という問題もある。
は、コーナー部９９を酸化して丸める等の工夫がどうし
ても必要で、工程が複雑になる等の問題が生じる。ま
た、丸めることにより寸法変換差の増大が避けられない
という問題もある。
【００１８】
【発明が解決しようとする課題】上述の如く、凸部島状
のシリコン層の側面にＭＯＳゲート構造が形成されたＭ
ＯＳＦＥＴは、ゲート電極の形成工程で、シリコン層の
下部に配線間ショートの原因となるゲート材料が残留す
るという問題があった。これを解決するために、シリコ
ン層の下部にゲート材料が残留しないように長時間エッ
チングを行なう方法があるが、これにはソース・ドレイ
ン領域のシリコン層がエッチングされ消滅する可能性が
あるという問題があった。
のシリコン層の側面にＭＯＳゲート構造が形成されたＭ
ＯＳＦＥＴは、ゲート電極の形成工程で、シリコン層の
下部に配線間ショートの原因となるゲート材料が残留す
るという問題があった。これを解決するために、シリコ
ン層の下部にゲート材料が残留しないように長時間エッ
チングを行なう方法があるが、これにはソース・ドレイ
ン領域のシリコン層がエッチングされ消滅する可能性が
あるという問題があった。
【００１９】また露出したコーナー部分にゲート絶縁膜
が形成されるため、ゲート耐圧の劣化やサブスレショル
ド特性の劣化が起こり、素子性能が劣化するという問題
があった。これを解決するために、コーナー部のゲート
絶縁膜を酸化して丸める方法があるが、これには工程が
複雑になる等の問題があった。
が形成されるため、ゲート耐圧の劣化やサブスレショル
ド特性の劣化が起こり、素子性能が劣化するという問題
があった。これを解決するために、コーナー部のゲート
絶縁膜を酸化して丸める方法があるが、これには工程が
複雑になる等の問題があった。
【００２０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、上記ゲート材料の残留
問題や、上記素子特性の劣化問題の解決が可能となる半
導体層の側面にＭＯＳゲート構造が形成されたＭＯＳＦ
ＥＴを備えた半導体装置およびその製造方法を提供する
ことにある。
ので、その目的とするところは、上記ゲート材料の残留
問題や、上記素子特性の劣化問題の解決が可能となる半
導体層の側面にＭＯＳゲート構造が形成されたＭＯＳＦ
ＥＴを備えた半導体装置およびその製造方法を提供する
ことにある。
【００２１】
［概要］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、絶縁層上に選択的に形成された
半導体層と、この半導体層の上面に形成された被覆絶縁
膜と、前記半導体層の一つの側面から、前記被覆絶縁
膜、前記側面に対向する前記半導体層の他の側面に跨が
って形成されたゲート電極と、前記ゲート電極と前記各
側面との間にそれぞれ設けられたゲート絶縁膜と、前記
各側面の表面にそれぞれ形成され、前記ゲート電極を介
して対向する１対のソース・ドレイン領域とを備えたこ
とを特徴とする。
体装置（請求項１）は、絶縁層上に選択的に形成された
半導体層と、この半導体層の上面に形成された被覆絶縁
膜と、前記半導体層の一つの側面から、前記被覆絶縁
膜、前記側面に対向する前記半導体層の他の側面に跨が
って形成されたゲート電極と、前記ゲート電極と前記各
側面との間にそれぞれ設けられたゲート絶縁膜と、前記
各側面の表面にそれぞれ形成され、前記ゲート電極を介
して対向する１対のソース・ドレイン領域とを備えたこ
とを特徴とする。
【００２２】また、本発明に係る他の半導体装置（請求
項２）は、上記半導体装置（請求項１）において、前記
被覆絶縁膜が、前記ゲート電極の下部にあり、前記ソー
ス・ドレイン領域が形成された側面で挟まれた領域の前
記半導体層の上面に存在しないことを特徴とする。
項２）は、上記半導体装置（請求項１）において、前記
被覆絶縁膜が、前記ゲート電極の下部にあり、前記ソー
ス・ドレイン領域が形成された側面で挟まれた領域の前
記半導体層の上面に存在しないことを特徴とする。
【００２３】また、本発明に係る他の半導体装置（請求
項３）は、上記半導体装置（請求項１）において、前記
被覆絶縁膜が、前記ゲート電極よりもエッチング速度が
遅いもの、前記ゲート絶縁膜よりも厚いもの、または前
記ゲート電極よりもエッチング速度が遅くかつ前記ゲー
ト絶縁膜よりも厚いものであることを特徴とする。
項３）は、上記半導体装置（請求項１）において、前記
被覆絶縁膜が、前記ゲート電極よりもエッチング速度が
遅いもの、前記ゲート絶縁膜よりも厚いもの、または前
記ゲート電極よりもエッチング速度が遅くかつ前記ゲー
ト絶縁膜よりも厚いものであることを特徴とする。
【００２４】また、本発明に係る他の半導体装置（請求
項４）は、上記半導体装置（請求項１）において、前記
ゲート絶縁膜が設けられた部分の前記側面が（１００）
面であることを特徴とする。
項４）は、上記半導体装置（請求項１）において、前記
ゲート絶縁膜が設けられた部分の前記側面が（１００）
面であることを特徴とする。
【００２５】また、本発明に係る他の半導体装置（請求
項５）は、上記半導体装置（請求項１）において、前記
半導体層の厚さが、前記対向する二つの側面間の距離よ
りも大きいこと特徴とする。
項５）は、上記半導体装置（請求項１）において、前記
半導体層の厚さが、前記対向する二つの側面間の距離よ
りも大きいこと特徴とする。
【００２６】本発明に係る半導体装置の製造方法（請求
項６）は、下地が絶縁層である半導体層の全面に被覆絶
縁膜を形成する工程と、前記被覆絶縁膜と前記半導体層
との積層膜を相対する二つの側面を有する凸状にパター
ニングする工程と、前記各側面にそれぞれゲート絶縁膜
を形成する工程と、全面に導電膜を形成した後、前記被
覆絶縁膜を前記半導体層のエッチング保護膜に用いて、
前記導電膜をエッチングして前記ゲート絶縁膜に隣接し
てゲート電極を形成する工程と、前記各側面にそれぞれ
前記ゲート電極を介して対向する１対のソース・ドレイ
ン領域を形成する工程とを有することを特徴とする。
項６）は、下地が絶縁層である半導体層の全面に被覆絶
縁膜を形成する工程と、前記被覆絶縁膜と前記半導体層
との積層膜を相対する二つの側面を有する凸状にパター
ニングする工程と、前記各側面にそれぞれゲート絶縁膜
を形成する工程と、全面に導電膜を形成した後、前記被
覆絶縁膜を前記半導体層のエッチング保護膜に用いて、
前記導電膜をエッチングして前記ゲート絶縁膜に隣接し
てゲート電極を形成する工程と、前記各側面にそれぞれ
前記ゲート電極を介して対向する１対のソース・ドレイ
ン領域を形成する工程とを有することを特徴とする。
【００２７】また、本発明に係る他の半導体装置の製造
方法（請求項７）は、上記半導体装置の製造方法（請求
項５）において、前記半導体層として絶縁膜上に形成さ
れた半導体層を用い、この半導体層に前記絶縁膜に達す
るトレンチ溝を形成するか、または前記半導体層として
半導体基板を用い、この半導体層の表面にトレンチ溝を
形成し、このトレンチ溝内に絶縁膜を埋め込むことによ
り素子分離を行なうことを特徴とする。
方法（請求項７）は、上記半導体装置の製造方法（請求
項５）において、前記半導体層として絶縁膜上に形成さ
れた半導体層を用い、この半導体層に前記絶縁膜に達す
るトレンチ溝を形成するか、または前記半導体層として
半導体基板を用い、この半導体層の表面にトレンチ溝を
形成し、このトレンチ溝内に絶縁膜を埋め込むことによ
り素子分離を行なうことを特徴とする。
【００２８】本発明においては、被覆絶縁膜はゲート絶
縁膜よりも誘電率が小さいことが好ましい。 ［作用］本発明によれば、例えば、半導体層の上面全面
に保護絶縁縁膜を設ければ、ゲート電極を形成する際の
エッチング工程で、上記半導体層の下部に配線間ショー
トの原因となるゲート材料が残らない程度の長時間エッ
チングしても、上記半導体層がエッチングされるのを効
果的に防止できる。したがって、本発明によれば、ソー
ス・ドレイン領域の上記半導体層のエッチングを招かず
に、上記半導体層の下部のゲート材料を除去できるよう
になる。
縁膜よりも誘電率が小さいことが好ましい。 ［作用］本発明によれば、例えば、半導体層の上面全面
に保護絶縁縁膜を設ければ、ゲート電極を形成する際の
エッチング工程で、上記半導体層の下部に配線間ショー
トの原因となるゲート材料が残らない程度の長時間エッ
チングしても、上記半導体層がエッチングされるのを効
果的に防止できる。したがって、本発明によれば、ソー
ス・ドレイン領域の上記半導体層のエッチングを招かず
に、上記半導体層の下部のゲート材料を除去できるよう
になる。
【００２９】また、この場合、上記半導体層の上部のコ
ーナー部分の露出が減るので、ゲート耐圧の劣化やサブ
スレショルド特性等の素子特性の劣化を防止できるよう
になる。
ーナー部分の露出が減るので、ゲート耐圧の劣化やサブ
スレショルド特性等の素子特性の劣化を防止できるよう
になる。
【００３０】また、本発明（請求項４）によれば、側面
が（１００）面なので、ゲート絶縁膜と側面との界面の
界面準位密度を十分に小さくできるようになる。また、
本発明では、半導体層の対向する２側面にゲート絶縁膜
を介してゲート電極が設けられているため、二つのＭＯ
Ｓゲートにより半導体層を挟んだサンドイッチ構造、い
わゆるダブルゲートＭＯＳＦＥＴが形成されている。
が（１００）面なので、ゲート絶縁膜と側面との界面の
界面準位密度を十分に小さくできるようになる。また、
本発明では、半導体層の対向する２側面にゲート絶縁膜
を介してゲート電極が設けられているため、二つのＭＯ
Ｓゲートにより半導体層を挟んだサンドイッチ構造、い
わゆるダブルゲートＭＯＳＦＥＴが形成されている。
【００３１】したがって、本発明（請求項５）のよう
に、半導体層の厚さを、対向する二つの側面間の距離よ
りも大きくすれば、つまり、半導体層の幅を狭くすれ
ば、半導体層を完全空乏化できるようになるので、トラ
ンジスタの性能を向上させることができる。また、二つ
の側面間の距離を短くすることにより、トランジスタの
占有面積を小さくできるようになる。
に、半導体層の厚さを、対向する二つの側面間の距離よ
りも大きくすれば、つまり、半導体層の幅を狭くすれ
ば、半導体層を完全空乏化できるようになるので、トラ
ンジスタの性能を向上させることができる。また、二つ
の側面間の距離を短くすることにより、トランジスタの
占有面積を小さくできるようになる。
【００３２】なお、微細化を進めることで素子領域の占
有面積が減少し、ソース・ドレイン領域とこれに接続す
る電極とのコンタクト抵抗が上昇する傾向がしばしば見
受けられるが、本発明の場合、半導体層の高さを大きく
してやることで、コンタクト抵抗の上昇を防止できるよ
うになる。
有面積が減少し、ソース・ドレイン領域とこれに接続す
る電極とのコンタクト抵抗が上昇する傾向がしばしば見
受けられるが、本発明の場合、半導体層の高さを大きく
してやることで、コンタクト抵抗の上昇を防止できるよ
うになる。
【００３３】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
わるＭＯＳＦＥＴを示す平面図である。また、図２は図
１のＭＯＳＦＥＴのＡ−Ａ′断面図、図３は図１のＭＯ
ＳＦＥＴのＢ−Ｂ′断面図、図４は図１のＭＯＳＦＥＴ
のＣ−Ｄ−Ｅ−Ｆ領域の断面斜視図である。なお、図１
において、２はＳＯＩ基板、３は素子分離領域、５は素
子領域を示している。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
わるＭＯＳＦＥＴを示す平面図である。また、図２は図
１のＭＯＳＦＥＴのＡ−Ａ′断面図、図３は図１のＭＯ
ＳＦＥＴのＢ−Ｂ′断面図、図４は図１のＭＯＳＦＥＴ
のＣ−Ｄ−Ｅ−Ｆ領域の断面斜視図である。なお、図１
において、２はＳＯＩ基板、３は素子分離領域、５は素
子領域を示している。
【００３４】図５〜図１１は、本実施形態のＭＯＳＦＥ
Ｔの製造方法を示す断面図である。これらの各図
（ａ）、図（ｂ）はそれぞれ図１のＭＯＳＦＥＴの製造
途中におけるＡ−Ａ′断面図、Ｂ−Ｂ′断面図である。
Ｔの製造方法を示す断面図である。これらの各図
（ａ）、図（ｂ）はそれぞれ図１のＭＯＳＦＥＴの製造
途中におけるＡ−Ａ′断面図、Ｂ−Ｂ′断面図である。
【００３５】まず、図５に示すように、支持基板９、埋
込み酸化膜８およびシリコン層１０からなるＳＯＩ基板
を用意する。このＳＯＩ基板はＳＩＭＯＸ法により形成
したものである。なお、ＳＯＩ基板は貼り合わせ法によ
り形成しても良い。また、ＳＯＳのように埋込み酸化膜
がないＳＯＩ基板を用いても良い。
込み酸化膜８およびシリコン層１０からなるＳＯＩ基板
を用意する。このＳＯＩ基板はＳＩＭＯＸ法により形成
したものである。なお、ＳＯＩ基板は貼り合わせ法によ
り形成しても良い。また、ＳＯＳのように埋込み酸化膜
がないＳＯＩ基板を用いても良い。
【００３６】次に図６に示すように、熱酸化によって厚
さ１０ｎｍのバッファ酸化膜１２をシリコン層１０の表
面に形成する。このとき、必要であれば、ＭＯＳＦＥＴ
のしきい値電圧を調整するためのイオン注入を行なう。
さ１０ｎｍのバッファ酸化膜１２をシリコン層１０の表
面に形成する。このとき、必要であれば、ＭＯＳＦＥＴ
のしきい値電圧を調整するためのイオン注入を行なう。
【００３７】なお、図には一つのＭＯＳＦＥＴしか示し
てないが、ＣＭＯＳのようにｎ型チャネルＭＯＳＦＥ
Ｔ、ｐ型チャネルＭＯＳＦＥＴを同時に形成する場合で
あれば、上記イオン注入は、ｎ型チャネルＭＯＳＦＥ
Ｔ、ｐ型チャネルＭＯＳＦＥＴそれぞれ別々に行なう。
てないが、ＣＭＯＳのようにｎ型チャネルＭＯＳＦＥ
Ｔ、ｐ型チャネルＭＯＳＦＥＴを同時に形成する場合で
あれば、上記イオン注入は、ｎ型チャネルＭＯＳＦＥ
Ｔ、ｐ型チャネルＭＯＳＦＥＴそれぞれ別々に行なう。
【００３８】その後、同図に示すように、バッファ酸化
膜１２上に保護絶縁膜（エッチングマスク）として例え
ば厚さ１５０ｎｍのシリコン窒化膜１３を形成する。保
護絶縁膜としては後工程で形成するゲート絶縁膜よりも
誘電率の低いものであることが好ましい。
膜１２上に保護絶縁膜（エッチングマスク）として例え
ば厚さ１５０ｎｍのシリコン窒化膜１３を形成する。保
護絶縁膜としては後工程で形成するゲート絶縁膜よりも
誘電率の低いものであることが好ましい。
【００３９】次に図７に示すように、ＥＢ描画やフォト
リソグラフィによるパターンニングによりシリコン窒化
膜１３上にフォトレジストパターン１５を形成した後、
このフォトレジストパターン１５をマスクとして、埋込
み酸化膜８の表面が露出するまで、シリコン窒化膜１
３、バッファ酸化膜１２、シリコン層１０をＲＩＥ法に
より連続的にエッチングし、シリコン窒化膜１３、バッ
ファ酸化膜１２、シリコン層１０を島状に加工する。
リソグラフィによるパターンニングによりシリコン窒化
膜１３上にフォトレジストパターン１５を形成した後、
このフォトレジストパターン１５をマスクとして、埋込
み酸化膜８の表面が露出するまで、シリコン窒化膜１
３、バッファ酸化膜１２、シリコン層１０をＲＩＥ法に
より連続的にエッチングし、シリコン窒化膜１３、バッ
ファ酸化膜１２、シリコン層１０を島状に加工する。
【００４０】基本的に、これだけの工程で、素子分離工
程は終了であり、非常に工程数が少なく容易で、半導体
装置の量産に有利である。しかも、変換差のないトレン
チ分離なので、微細化に適している。
程は終了であり、非常に工程数が少なく容易で、半導体
装置の量産に有利である。しかも、変換差のないトレン
チ分離なので、微細化に適している。
【００４１】次に図８に示すように、フォトレジストパ
ターン１５を除去した後、熱酸化によってシリコン層１
０の側面に厚さ６ｎｍのゲート絶縁膜１１を形成する。
次に同図に示すように、ゲート電極４となる厚さ１５０
ｎｍのポリシリコン膜、厚さ１００ｎｍのタングステン
シリサイド膜（またはタングステン膜）をそれぞれＬＰ
ＣＶＤ法とスパッタ法で積層形成する。
ターン１５を除去した後、熱酸化によってシリコン層１
０の側面に厚さ６ｎｍのゲート絶縁膜１１を形成する。
次に同図に示すように、ゲート電極４となる厚さ１５０
ｎｍのポリシリコン膜、厚さ１００ｎｍのタングステン
シリサイド膜（またはタングステン膜）をそれぞれＬＰ
ＣＶＤ法とスパッタ法で積層形成する。
【００４２】上記ポリシリコン膜には成膜後にイオン注
入により不純物をドーピングしておく。なお、ポリシリ
コン膜の代わりにＴｉＮ膜などの金属膜を用いた場合に
は、前記（同ページで述べた）しきい値電圧調整用のイ
オン注入は不要である。
入により不純物をドーピングしておく。なお、ポリシリ
コン膜の代わりにＴｉＮ膜などの金属膜を用いた場合に
は、前記（同ページで述べた）しきい値電圧調整用のイ
オン注入は不要である。
【００４３】この図８の工程では、シリコン窒化膜１
３、バッファ酸化膜１２を除去せずに残すので、ゲート
絶縁膜１１の形成直前に、シリコン窒化膜１３、バッフ
ァ酸化膜１２を除去するためのＣＤＥ（ケミカル・ドラ
イ・エッチング）やＨＦ系溶液によるエッチング処理は
行なわれない。
３、バッファ酸化膜１２を除去せずに残すので、ゲート
絶縁膜１１の形成直前に、シリコン窒化膜１３、バッフ
ァ酸化膜１２を除去するためのＣＤＥ（ケミカル・ドラ
イ・エッチング）やＨＦ系溶液によるエッチング処理は
行なわれない。
【００４４】したがって、図２２に示したような窪み８
７は形成され難く、シリコン層１０（素子領域）のエッ
ジ部の上下コーナー部分は露出しない。これにより、ゲ
ート絶縁膜１１の耐圧が向上し、サブスレショルド特性
のハンプは抑えられる構造になる。
７は形成され難く、シリコン層１０（素子領域）のエッ
ジ部の上下コーナー部分は露出しない。これにより、ゲ
ート絶縁膜１１の耐圧が向上し、サブスレショルド特性
のハンプは抑えられる構造になる。
【００４５】また、シリコンの結晶面方位を調節して、
島状のシリコン層１０の側面の少なくとも一部に（１０
０）面が露出するようにすると、シリコン層１０の側面
に界面準位が少ないゲート絶縁膜１１を形成できるよう
になる。
島状のシリコン層１０の側面の少なくとも一部に（１０
０）面が露出するようにすると、シリコン層１０の側面
に界面準位が少ないゲート絶縁膜１１を形成できるよう
になる。
【００４６】次に図９に示すように、ＥＢ描画やフォト
リソグラフィーによるパターンニングによりフォトレジ
ストパターン（不図示）をマスクとしてとＲＩＥ法によ
り上記ポリシリコン膜およびタングステンシリサイド膜
（またはタングステン膜）の積層膜をエッチングして、
ゲート電極４を形成する。この後、上記フォトレジスト
パターンを除去し、ゲート電極４の表面を軽く酸化して
薄い（５ｎｍ程度）酸化膜（不図示）を形成する。
リソグラフィーによるパターンニングによりフォトレジ
ストパターン（不図示）をマスクとしてとＲＩＥ法によ
り上記ポリシリコン膜およびタングステンシリサイド膜
（またはタングステン膜）の積層膜をエッチングして、
ゲート電極４を形成する。この後、上記フォトレジスト
パターンを除去し、ゲート電極４の表面を軽く酸化して
薄い（５ｎｍ程度）酸化膜（不図示）を形成する。
【００４７】ここで、ゲート電極４となる上記積層膜の
下には、埋込み酸化膜８または保護絶縁膜（エッチング
マスク）のシリコン窒化膜１３が存在する。したがっ
て、シリコン層１０の下部側面にゲート材料が残留しな
いように、上記積層膜を長時間エッチングしても、ソー
ス・ドレイン領域のシリコン層１０がエッチングされる
ことはない。
下には、埋込み酸化膜８または保護絶縁膜（エッチング
マスク）のシリコン窒化膜１３が存在する。したがっ
て、シリコン層１０の下部側面にゲート材料が残留しな
いように、上記積層膜を長時間エッチングしても、ソー
ス・ドレイン領域のシリコン層１０がエッチングされる
ことはない。
【００４８】また、ゲート材料の残留をさらに完全に防
ぐには、トレンチ角度にわずかなテーパー（鉛直面に対
して７度以下。深いところでトレンチの幅が狭くなる方
向）を与えることが有効である。
ぐには、トレンチ角度にわずかなテーパー（鉛直面に対
して７度以下。深いところでトレンチの幅が狭くなる方
向）を与えることが有効である。
【００４９】次に図１０に示すように、ソース・ドレイ
ン拡散層を形成するために、不純物イオン１４を斜めに
イオン注入した後、アニールを行なう。ここで、ｎ型チ
ャネルＭＯＳＦＥＴの場合であればＡｓ、ｐ型チャネル
ＭＯＳＦＥＴの場合であればＢＦ2 を１×１０15／ｃｍ
2 程度のドーズ量でイオン注入する。
ン拡散層を形成するために、不純物イオン１４を斜めに
イオン注入した後、アニールを行なう。ここで、ｎ型チ
ャネルＭＯＳＦＥＴの場合であればＡｓ、ｐ型チャネル
ＭＯＳＦＥＴの場合であればＢＦ2 を１×１０15／ｃｍ
2 程度のドーズ量でイオン注入する。
【００５０】次に図１１に示すように、全面に層間絶縁
膜７を形成する。この後、通常のＭＯＳＦＥＴの製造工
程に従う。すなわち、図１〜図４に示すようにゲート、
ソース・ドレインの各領域にコンタクトホール１G ，１
SDを開孔し、ゲート電極４、２つのソース・ドレイン拡
散層にそれぞれ接続する引出し配線１６，１７，１８を
形成する。
膜７を形成する。この後、通常のＭＯＳＦＥＴの製造工
程に従う。すなわち、図１〜図４に示すようにゲート、
ソース・ドレインの各領域にコンタクトホール１G ，１
SDを開孔し、ゲート電極４、２つのソース・ドレイン拡
散層にそれぞれ接続する引出し配線１６，１７，１８を
形成する。
【００５１】なお、微細化を進めることで素子領域の占
有面積が減少しても、シリコン層１０の厚さを大きくす
ることで（トレンチ溝の深さを大きくすることで）、一
方のソース・ドレイン層と引出し配線１７とのコンタク
ト部分の寄生抵抗および他方のソース・ドレイン層と引
出し配線１８とのコンタクト部分の寄生抵抗を低減で
き、コンタクト抵抗の上昇を防止できるようになる。
有面積が減少しても、シリコン層１０の厚さを大きくす
ることで（トレンチ溝の深さを大きくすることで）、一
方のソース・ドレイン層と引出し配線１７とのコンタク
ト部分の寄生抵抗および他方のソース・ドレイン層と引
出し配線１８とのコンタクト部分の寄生抵抗を低減で
き、コンタクト抵抗の上昇を防止できるようになる。
【００５２】なお、図４におけて引出し配線１７，１８
は省略されている。この引出し配線１７，１８は、シリ
コン層１０の側面でもコンタクトをとることができるの
で、コンタクト面積が増える。
は省略されている。この引出し配線１７，１８は、シリ
コン層１０の側面でもコンタクトをとることができるの
で、コンタクト面積が増える。
【００５３】また、本実施形態では、半導体層１０の対
向する２側面にゲート絶縁膜１１を介してゲート電極４
が設けられているため、二つのＭＯＳゲートにより半導
体層３を挟んだサンドイッチ構造、いわゆるダブルゲー
トＭＯＳＦＥＴが形成されている。
向する２側面にゲート絶縁膜１１を介してゲート電極４
が設けられているため、二つのＭＯＳゲートにより半導
体層３を挟んだサンドイッチ構造、いわゆるダブルゲー
トＭＯＳＦＥＴが形成されている。
【００５４】したがって、半導体層１０の厚さｄを、対
向する二つの側面間の距離よりも大きくすれば、つま
り、半導体層１０の幅ｗを狭くすれば（例えば４０ｎｍ
程度）、半導体層１０を完全空乏化できるようになるの
で、トランジスタの性能を向上させることができる。ま
た、二つの側面間の距離を短くすることにより、トラン
ジスタの占有面積を小さくできるようになる。 （第２の実施形態）本実施形態のＭＯＳＦＥＴの特徴
は、第１の実施形態のＭＯＳＦＥＴにおいて、ソース・
ドレイン拡散層が形成された側面間のシリコン層１０上
の保護絶縁膜としてのシリコン窒化膜１３を除去した構
成になっていることになる。
向する二つの側面間の距離よりも大きくすれば、つま
り、半導体層１０の幅ｗを狭くすれば（例えば４０ｎｍ
程度）、半導体層１０を完全空乏化できるようになるの
で、トランジスタの性能を向上させることができる。ま
た、二つの側面間の距離を短くすることにより、トラン
ジスタの占有面積を小さくできるようになる。 （第２の実施形態）本実施形態のＭＯＳＦＥＴの特徴
は、第１の実施形態のＭＯＳＦＥＴにおいて、ソース・
ドレイン拡散層が形成された側面間のシリコン層１０上
の保護絶縁膜としてのシリコン窒化膜１３を除去した構
成になっていることになる。
【００５５】このような構成のＭＯＳＦＥＴは、例え
ば、図９の工程でゲートを加工した後、ソース・ドレイ
ン拡散層が形成される側面間のシリコン層１０上のシリ
コン窒化膜１３をＲＩＥ（反応性イオンエッチング）に
より除去し、図１０に示すように、ソース・ドレイン拡
散層形成のためのイオン注入を行なう。シリコン窒化膜
がないため、半導体層１０にイオン注入しやすい。次い
で図１１に示すように全面に層間絶縁膜７を形成する。
この後は、第１の実施形態と同様の通常のＭＯＳＦＥＴ
の製造工程に従う。 （第３の実施形態）図１２〜図２０は、第３の実施形態
に係わるＭＯＳＦＥＴの製造方法を示す断面図である。
平面図は図１のそれに示すものと同じであり、各図
（ａ）、図（ｂ）はそれぞれ図１の平面図のＡ−Ａ′断
面図、Ｂ−Ｂ′断面図に相当する。
ば、図９の工程でゲートを加工した後、ソース・ドレイ
ン拡散層が形成される側面間のシリコン層１０上のシリ
コン窒化膜１３をＲＩＥ（反応性イオンエッチング）に
より除去し、図１０に示すように、ソース・ドレイン拡
散層形成のためのイオン注入を行なう。シリコン窒化膜
がないため、半導体層１０にイオン注入しやすい。次い
で図１１に示すように全面に層間絶縁膜７を形成する。
この後は、第１の実施形態と同様の通常のＭＯＳＦＥＴ
の製造工程に従う。 （第３の実施形態）図１２〜図２０は、第３の実施形態
に係わるＭＯＳＦＥＴの製造方法を示す断面図である。
平面図は図１のそれに示すものと同じであり、各図
（ａ）、図（ｂ）はそれぞれ図１の平面図のＡ−Ａ′断
面図、Ｂ−Ｂ′断面図に相当する。
【００５６】本実施形態は、ＳＯＩ基板ではなく通常の
シリコン基板を用いた例である。すなわち、本実施形態
は、本発明に係る実施形態ではないが、本発明と同様な
効果が得られる。
シリコン基板を用いた例である。すなわち、本実施形態
は、本発明に係る実施形態ではないが、本発明と同様な
効果が得られる。
【００５７】まず、図１２に示すように、シリコン基板
２１を用意し、次いで熱酸化によって厚さ１０ｎｍのバ
ッファ酸化膜２２をシリコン基板２１の表面に形成す
る。このとき、必要であれば、ＭＯＳＦＥＴのしきい値
電圧を調整するためのイオン注入を行なう。
２１を用意し、次いで熱酸化によって厚さ１０ｎｍのバ
ッファ酸化膜２２をシリコン基板２１の表面に形成す
る。このとき、必要であれば、ＭＯＳＦＥＴのしきい値
電圧を調整するためのイオン注入を行なう。
【００５８】なお、図には一つのＭＯＳＦＥＴしか示し
てないが、ＣＭＯＳのようにｎ型チャネルＭＯＳＦＥ
Ｔ、ｐ型チャネルＭＯＳＦＥＴを同時に形成する場合で
あれば、上記イオン注入は、ｎ型チャネルＭＯＳＦＥ
Ｔ、ｐ型チャネルＭＯＳＦＥＴそえぞれ別々に行なう。
てないが、ＣＭＯＳのようにｎ型チャネルＭＯＳＦＥ
Ｔ、ｐ型チャネルＭＯＳＦＥＴを同時に形成する場合で
あれば、上記イオン注入は、ｎ型チャネルＭＯＳＦＥ
Ｔ、ｐ型チャネルＭＯＳＦＥＴそえぞれ別々に行なう。
【００５９】その後、同図に示すように、バッファ酸化
膜２２上に保護絶縁膜（エッチングマスク）として例え
ば厚さ１５０ｎｍのシリコン窒化膜２３を形成する。次
に図１３に示すように、ＥＢ描画やフォトリソグラフィ
によるパターンニングによりシリコン窒化膜２３上にフ
ォトレジストパターン２４を形成した後、このフォトレ
ジストパターン２４をマスクとして、シリコン窒化膜２
３、バッファ酸化膜２２、シリコン基板２１をＲＩＥ法
により連続的にエッチングし、例えば深さ２５０ｎｍの
トレンチ溝を形成し、シリコン窒化膜２３、バッファ酸
化膜２２、シリコン基板２１を島状に加工する。
膜２２上に保護絶縁膜（エッチングマスク）として例え
ば厚さ１５０ｎｍのシリコン窒化膜２３を形成する。次
に図１３に示すように、ＥＢ描画やフォトリソグラフィ
によるパターンニングによりシリコン窒化膜２３上にフ
ォトレジストパターン２４を形成した後、このフォトレ
ジストパターン２４をマスクとして、シリコン窒化膜２
３、バッファ酸化膜２２、シリコン基板２１をＲＩＥ法
により連続的にエッチングし、例えば深さ２５０ｎｍの
トレンチ溝を形成し、シリコン窒化膜２３、バッファ酸
化膜２２、シリコン基板２１を島状に加工する。
【００６０】次に図１４に示すように、フォトレジスト
パターン２４を除去した後、全面に厚さ３５０ｎｍの酸
化膜２５を形成した後、図１５に示すように、シリコン
窒化膜２３をストッパに用いて、酸化膜２５の表面をＣ
ＭＰ（chemical mechanicalpolish）法により研磨して
平坦化する。
パターン２４を除去した後、全面に厚さ３５０ｎｍの酸
化膜２５を形成した後、図１５に示すように、シリコン
窒化膜２３をストッパに用いて、酸化膜２５の表面をＣ
ＭＰ（chemical mechanicalpolish）法により研磨して
平坦化する。
【００６１】次に図１６に示すように、シリコン窒化膜
２３がエッチングされず、酸化膜２５が選択的にエッチ
ングされる条件のもとで、全面をＲＩＥ法によりエッチ
ングすることにより、酸化膜２５をトレンチ溝の底部に
１２５ｎｍだけ残置させる。
２３がエッチングされず、酸化膜２５が選択的にエッチ
ングされる条件のもとで、全面をＲＩＥ法によりエッチ
ングすることにより、酸化膜２５をトレンチ溝の底部に
１２５ｎｍだけ残置させる。
【００６２】基本的に、以上の工程で、素子分離工程は
終了する。絶縁膜埋め込みトレンチ分離なので、変換差
が小さく、微細化に適している。次に図１７に示すよう
に、熱酸化によって島状のシリコン基板２１の側面に厚
さ６ｎｍのゲート絶縁膜２６を形成した後、ゲート電極
２７となる厚さ１５０ｎｍのポリシリコン膜、厚さ１０
０ｎｍのタングステンシリサイド膜（またはタングステ
ン膜）をそれぞれＬＰＣＶＤ法とスパッタ法で積層形成
する。
終了する。絶縁膜埋め込みトレンチ分離なので、変換差
が小さく、微細化に適している。次に図１７に示すよう
に、熱酸化によって島状のシリコン基板２１の側面に厚
さ６ｎｍのゲート絶縁膜２６を形成した後、ゲート電極
２７となる厚さ１５０ｎｍのポリシリコン膜、厚さ１０
０ｎｍのタングステンシリサイド膜（またはタングステ
ン膜）をそれぞれＬＰＣＶＤ法とスパッタ法で積層形成
する。
【００６３】上記ポリシリコン膜には成膜後にイオン注
入により不純物をドーピングしておく。なお、ポリシリ
コン膜の代わりにＴｉＮ膜などの金属膜を用いた場合に
は、前ページで述べたしきい値電圧調整用のイオン注入
は不要である。
入により不純物をドーピングしておく。なお、ポリシリ
コン膜の代わりにＴｉＮ膜などの金属膜を用いた場合に
は、前ページで述べたしきい値電圧調整用のイオン注入
は不要である。
【００６４】この図１７の工程では、シリコン窒化膜２
３、バッファ酸化膜２２を除去せずに残すので、ゲート
絶縁膜２６の形成直前に、シリコン窒化膜２３、バッフ
ァ酸化膜２２を除去するためのＣＤＥ（ケミカル・ドラ
イ・エッチング）やＨＦ系溶液によるエッチング処理は
行なわれない。
３、バッファ酸化膜２２を除去せずに残すので、ゲート
絶縁膜２６の形成直前に、シリコン窒化膜２３、バッフ
ァ酸化膜２２を除去するためのＣＤＥ（ケミカル・ドラ
イ・エッチング）やＨＦ系溶液によるエッチング処理は
行なわれない。
【００６５】したがって、図２２に示したような窪み８
７は形成され難く、島状のシリコン基板２１（素子領
域）のエッジ部の上部コーナー部分は露出しない。これ
により、ゲート絶縁膜２６の耐圧が向上し、サブスレシ
ョルド特性のハンプは抑えられる構造になる。
７は形成され難く、島状のシリコン基板２１（素子領
域）のエッジ部の上部コーナー部分は露出しない。これ
により、ゲート絶縁膜２６の耐圧が向上し、サブスレシ
ョルド特性のハンプは抑えられる構造になる。
【００６６】また、シリコンの結晶面方位を調節して、
島状のシリコン基板２１の側面の少なくとも一部に（１
００）面が露出するようにすると、シリコン基板２１の
側面に界面準位が少ないゲート絶縁膜２６を形成できる
ようになる。
島状のシリコン基板２１の側面の少なくとも一部に（１
００）面が露出するようにすると、シリコン基板２１の
側面に界面準位が少ないゲート絶縁膜２６を形成できる
ようになる。
【００６７】次に図１８に示すように、ＥＢ描画やフォ
トリソグラフィーによるパターンニングによりフォトレ
ジストパターン（不図示）をマスクとしてとＲＩＥ法に
より上記ポリシリコン膜およびタングステンシリサイド
膜（またはタングステン膜）の積層膜をエッチングし
て、ゲート電極２７を形成する。この後、上記フォトレ
ジストパターンを除去し、ゲート電極２７の表面を軽く
酸化して薄い（５ｎｍ程度）酸化膜（不図示）を形成す
る。
トリソグラフィーによるパターンニングによりフォトレ
ジストパターン（不図示）をマスクとしてとＲＩＥ法に
より上記ポリシリコン膜およびタングステンシリサイド
膜（またはタングステン膜）の積層膜をエッチングし
て、ゲート電極２７を形成する。この後、上記フォトレ
ジストパターンを除去し、ゲート電極２７の表面を軽く
酸化して薄い（５ｎｍ程度）酸化膜（不図示）を形成す
る。
【００６８】ここで、ゲート電極２７となる上記積層膜
の下には、酸化膜２５または保護絶縁膜（エッチングマ
スク）のシリコン窒化膜２３が存在する。したがって、
島状のシリコン基板２１の下部側面にゲート材料が残留
しないように、上記積層膜を長時間エッチングしても、
ソース・ドレイン領域の島状のシリコン基板２１がエッ
チングされることはない。
の下には、酸化膜２５または保護絶縁膜（エッチングマ
スク）のシリコン窒化膜２３が存在する。したがって、
島状のシリコン基板２１の下部側面にゲート材料が残留
しないように、上記積層膜を長時間エッチングしても、
ソース・ドレイン領域の島状のシリコン基板２１がエッ
チングされることはない。
【００６９】また、ゲート材料の残留をさらに完全に防
ぐには、トレンチ角度にわずかなテーパー（鉛直面に対
して７度以下。深いところでトレンチの幅が狭くなる方
向）を与えることが有効である。
ぐには、トレンチ角度にわずかなテーパー（鉛直面に対
して７度以下。深いところでトレンチの幅が狭くなる方
向）を与えることが有効である。
【００７０】次に図１９に示すように、二つのソース・
ドレイン拡散層を形成するために、不純物イオン２８を
斜めにイオン注入した後、アニールを行なう。ここで、
ｎ型チャネルＭＯＳＦＥＴの場合であればＡｓ、ｐ型チ
ャネルＭＯＳＦＥＴの場合であればＢＦ2 を１×１０15
／ｃｍ2 程度のドーズ量でイオン注入する。
ドレイン拡散層を形成するために、不純物イオン２８を
斜めにイオン注入した後、アニールを行なう。ここで、
ｎ型チャネルＭＯＳＦＥＴの場合であればＡｓ、ｐ型チ
ャネルＭＯＳＦＥＴの場合であればＢＦ2 を１×１０15
／ｃｍ2 程度のドーズ量でイオン注入する。
【００７１】次に図２０に示すように、全面に層間絶縁
膜２９を形成した後、通常のＭＯＳＦＥＴの製造工程に
従って、ゲート、ソース、ドレインの各領域にコンタク
トホール３０を開孔し、ゲート電極２７、二つのソース
・ドレイン拡散層にそれぞれ接続する引出し配線３１，
３２，３３を形成する。
膜２９を形成した後、通常のＭＯＳＦＥＴの製造工程に
従って、ゲート、ソース、ドレインの各領域にコンタク
トホール３０を開孔し、ゲート電極２７、二つのソース
・ドレイン拡散層にそれぞれ接続する引出し配線３１，
３２，３３を形成する。
【００７２】なお、微細化を進めることで素子領域の占
有面積が減少しても、前述したＳＯＩ基板に形成した場
合と同様に島状のシリコン基板２１の厚さを大きくする
ことで（トレンチ溝の深さを大きくすることで）、ソー
ス・ドレイン層と引出し配線３２，３３とのコンタクト
部分の寄生抵抗を低減でき、コンタクト抵抗の上昇を防
止できるようになる。これは島状シリコンの側面でもコ
ンタクトを取れるようになるからである。
有面積が減少しても、前述したＳＯＩ基板に形成した場
合と同様に島状のシリコン基板２１の厚さを大きくする
ことで（トレンチ溝の深さを大きくすることで）、ソー
ス・ドレイン層と引出し配線３２，３３とのコンタクト
部分の寄生抵抗を低減でき、コンタクト抵抗の上昇を防
止できるようになる。これは島状シリコンの側面でもコ
ンタクトを取れるようになるからである。
【００７３】また、本実施形態では、島状のシリコン基
板２１の対向する２側面にゲート絶縁膜２６を介してゲ
ート電極２７が設けられているため、二つのＭＯＳゲー
トにより島状のシリコン基板２１を挟んだサンドイッチ
構造、いわゆるダブルゲートＭＯＳＦＥＴが形成されて
いる。
板２１の対向する２側面にゲート絶縁膜２６を介してゲ
ート電極２７が設けられているため、二つのＭＯＳゲー
トにより島状のシリコン基板２１を挟んだサンドイッチ
構造、いわゆるダブルゲートＭＯＳＦＥＴが形成されて
いる。
【００７４】したがって、島状のシリコン基板２１の厚
さｄを、対向する二つの側面間の距離よりも大きくすれ
ば、つまり、島状のシリコン基板２１の幅ｗを例えば４
０ｎｍ程度に狭くすれば、島状のシリコン基板２１を完
全空乏化できるようになるので、トランジスタの性能を
向上させることができる。また、二つの側面間の距離を
短くすることにより、トランジスタの占有面積を小さく
できるようになる。
さｄを、対向する二つの側面間の距離よりも大きくすれ
ば、つまり、島状のシリコン基板２１の幅ｗを例えば４
０ｎｍ程度に狭くすれば、島状のシリコン基板２１を完
全空乏化できるようになるので、トランジスタの性能を
向上させることができる。また、二つの側面間の距離を
短くすることにより、トランジスタの占有面積を小さく
できるようになる。
【００７５】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、微細化を進めて島状のシリ
コン層やシリコン基板（素子領域）の幅が狭くなり、ソ
ース・ドレインのコンタクトホールの位置合わせが困難
になった場合には、図２１に示すように、ソース・ドレ
インのコンタクトホール１SDの直径Ｄ１を素子領域の幅
Ｄ２よりも大きくすれば、コンタクトホール１SDの位置
合わせずれによるコンタクト抵抗の上昇を防止できるよ
うになる。
れるものではない。例えば、微細化を進めて島状のシリ
コン層やシリコン基板（素子領域）の幅が狭くなり、ソ
ース・ドレインのコンタクトホールの位置合わせが困難
になった場合には、図２１に示すように、ソース・ドレ
インのコンタクトホール１SDの直径Ｄ１を素子領域の幅
Ｄ２よりも大きくすれば、コンタクトホール１SDの位置
合わせずれによるコンタクト抵抗の上昇を防止できるよ
うになる。
【００７６】また、上記実施形態では、保護絶縁膜とし
てシリコン窒化膜を用いたが他の絶縁膜を用いても良
い。要は、保護絶縁膜として、ゲート電極よりもエッチ
ング速度が遅いもの、ゲート絶縁膜よりも厚いもの、ま
たはゲート電極よりもエッチング速度が遅くかつゲート
絶縁膜よりも厚いものを用いることにより、ゲート電極
となる導電膜を長時間エッチングする際にソース・ドレ
イン領域上のシリコン層がエッチングされ消滅されない
ようにすれば良い。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施できる。
てシリコン窒化膜を用いたが他の絶縁膜を用いても良
い。要は、保護絶縁膜として、ゲート電極よりもエッチ
ング速度が遅いもの、ゲート絶縁膜よりも厚いもの、ま
たはゲート電極よりもエッチング速度が遅くかつゲート
絶縁膜よりも厚いものを用いることにより、ゲート電極
となる導電膜を長時間エッチングする際にソース・ドレ
イン領域上のシリコン層がエッチングされ消滅されない
ようにすれば良い。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施できる。
【００７７】
【発明の効果】以上詳述したように本発明によれば、半
導体層の側面にＭＯＳゲート構造が形成されたＭＯＳＦ
ＥＴを備えた半導体装置において、ゲート材料の残留問
題や、素子特性の劣化問題を解決できるようになる。
導体層の側面にＭＯＳゲート構造が形成されたＭＯＳＦ
ＥＴを備えた半導体装置において、ゲート材料の残留問
題や、素子特性の劣化問題を解決できるようになる。
【図１】本発明の第１の実施形態に係わるＭＯＳＦＥＴ
を示す平面図
を示す平面図
【図２】図１のＭＯＳＦＥＴのＡ−Ａ′断面図
【図３】図１のＭＯＳＦＥＴのＢ−Ｂ′断面図
【図４】図１のＭＯＳＦＥＴのＣ−Ｄ−Ｅ−Ｆ領域の断
面斜視図
面斜視図
【図５】本発明の第１の実施形態に係わるＭＯＳＦＥＴ
を示す断面図
を示す断面図
【図６】本発明の第１の実施形態に係わるＭＯＳＦＥＴ
を示す断面図
を示す断面図
【図７】本発明の第１の実施形態に係わるＭＯＳＦＥＴ
を示す断面図
を示す断面図
【図８】本発明の第１の実施形態に係わるＭＯＳＦＥＴ
を示す断面図
を示す断面図
【図９】本発明の第１の実施形態に係わるＭＯＳＦＥＴ
を示す断面図
を示す断面図
【図１０】本発明の第１の実施形態に係わるＭＯＳＦＥ
Ｔを示す断面図
Ｔを示す断面図
【図１１】本発明の第１の実施形態に係わるＭＯＳＦＥ
Ｔを示す断面図
Ｔを示す断面図
【図１２】本発明の第３の実施形態に係わるＭＯＳＦＥ
Ｔの製造方法を示す断面図
Ｔの製造方法を示す断面図
【図１３】本発明の第３の実施形態に係わるＭＯＳＦＥ
Ｔの製造方法を示す断面図
Ｔの製造方法を示す断面図
【図１４】本発明の第３の実施形態に係わるＭＯＳＦＥ
Ｔの製造方法を示す断面図
Ｔの製造方法を示す断面図
【図１５】本発明の第３の実施形態に係わるＭＯＳＦＥ
Ｔの製造方法を示す断面図
Ｔの製造方法を示す断面図
【図１６】本発明の第３の実施形態に係わるＭＯＳＦＥ
Ｔの製造方法を示す断面図
Ｔの製造方法を示す断面図
【図１７】本発明の第３の実施形態に係わるＭＯＳＦＥ
Ｔの製造方法を示す断面図
Ｔの製造方法を示す断面図
【図１８】本発明の第３の実施形態に係わるＭＯＳＦＥ
Ｔの製造方法を示す断面図
Ｔの製造方法を示す断面図
【図１９】本発明の第３の実施形態に係わるＭＯＳＦＥ
Ｔの製造方法を示す断面図
Ｔの製造方法を示す断面図
【図２０】本発明の第３の実施形態に係わるＭＯＳＦＥ
Ｔの製造方法を示す断面図
Ｔの製造方法を示す断面図
【図２１】コンタクトホールの位置合わせずれを防止す
る方法を説明するための平面図
る方法を説明するための平面図
【図２２】従来のＭＯＳＦＥＴを示す断面図
【図２３】従来のＭＯＳＦＥＴを示す断面斜視図
１G ，１SD…コンタクトホール ２…ＳＯＩ基板 ３…素子分離領域 ４…ゲート電極 ５…素子領域 ７…層間絶縁膜 ８…埋込み酸化膜 ９…支持基板 １０…シリコン層 １１…ゲート絶縁膜 １２…バッファ酸化膜 １３…シリコン窒化膜（保護絶縁膜） １４…不純物イオン １５…フォトレジストパターン １６…引出し配線 １７…引出し配線 １８…引出し配線 ２１…シリコン基板 ２２…バッファ酸化膜 ２３…シリコン窒化膜（保護絶縁膜） ２４…フォトレジストパターン ２５…酸化膜 ２６…ゲート絶縁膜 ２７…ゲート電極 ２８…不純物イオン ２９…層間絶縁膜 ３０G ，３０SD…コンタクトホール ３１…引出し配線 ３２…引出し配線 ３３…引出し配線
Claims (7)
- 【請求項１】絶縁層上に形成された凸状の半導体層と、 この半導体層の上面に形成された被覆絶縁膜と、 前記半導体層の一つの側面から、前記被覆絶縁膜、前記
側面に対向する前記半導体層の他の側面に跨がって形成
されたゲート電極と、 前記ゲート電極と前記各側面との間にそれぞれ設けられ
たゲート絶縁膜と、 前記各側面の表面にそれぞれ形成され、前記ゲート電極
を介して対向する１対のソース・ドレイン領域とを具備
してなることを特徴とする半導体装置。 - 【請求項２】前記被覆絶縁膜は、前記ゲート電極の下部
にあり、前記ソース・ドレイン領域が形成された側面で
挟まれた領域の前記半導体層の上面に存在しないことを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記被覆絶縁膜は、前記ゲート電極よりも
エッチング速度が遅いもの、前記ゲート絶縁膜よりも厚
いもの、または前記ゲート電極よりもエッチング速度が
遅くかつ前記ゲート絶縁膜よりも厚いものであることを
特徴とする請求項１に記載の半導体装置。 - 【請求項４】前記ゲート絶縁膜が設けられた部分の前記
側面は（１００）面であることを特徴とする請求項１に
記載の半導体装置。 - 【請求項５】前記半導体層の厚さは、前記対向する二つ
の側面間の距離よりも大きいことを特徴とする請求項１
に記載の半導体装置。 - 【請求項６】下地が絶縁層である半導体層の全面に被覆
絶縁膜を形成する工程と、 前記被覆絶縁膜と前記半導体層との積層膜を相対する二
つの側面を有するように凸状にパターニングする工程
と、 前記各側面にそれぞれゲート絶縁膜を形成する工程と、 全面に導電膜を形成した後、前記被覆絶縁膜を前記半導
体層のエッチング保護膜に用いて、前記導電膜をエッチ
ングして前記ゲート絶縁膜に隣接してゲート電極を形成
する工程と、 前記各側面にそれぞれ前記ゲート電極を介して対向する
１対のソース・ドレイン領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項７】前記ソース・ドレイン領域が形成された側
面間の前記半導体層上の前記被覆絶縁膜を除去して、前
記被覆絶縁膜を前記ゲート電極の下部に選択的に残置さ
せることを特徴とする請求項６に記載の半導体装置の製
造方法。
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