JPH09288652A - 並列プロセッサの冗長切り替え装置 - Google Patents
並列プロセッサの冗長切り替え装置Info
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- JPH09288652A JPH09288652A JP8101532A JP10153296A JPH09288652A JP H09288652 A JPH09288652 A JP H09288652A JP 8101532 A JP8101532 A JP 8101532A JP 10153296 A JP10153296 A JP 10153296A JP H09288652 A JPH09288652 A JP H09288652A
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- 238000010586 diagram Methods 0.000 description 11
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- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】 不良プロセッサ・エレメント（ＰＥ）を含む
並列プロセッサの救済を行う。 【解決手段】 複数のＰＥそれぞれに設けられた稼働・
停止を制御する信号線１３を不良プロセッサ・エレメン
トに対して割り当てることなく、置き換え用の冗長ＰＥ
１６に割り当てる冗長切り替え装置を設ける。これによ
り、不良ＰＥが含まれる並列プロセッサを正常に動作さ
せることができる。
並列プロセッサの救済を行う。 【解決手段】 複数のＰＥそれぞれに設けられた稼働・
停止を制御する信号線１３を不良プロセッサ・エレメン
トに対して割り当てることなく、置き換え用の冗長ＰＥ
１６に割り当てる冗長切り替え装置を設ける。これによ
り、不良ＰＥが含まれる並列プロセッサを正常に動作さ
せることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のプロセッサ
が、異なるデータに対して同一の命令を処理可能な並列
プロセッサ（ＳＩＭＤ：Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃ
ｔｉｏｎ Ｍｕｌｔｉ Ｄａｔａ型並列プロセッサ）の
冗長切り替え装置に関するものである。
が、異なるデータに対して同一の命令を処理可能な並列
プロセッサ（ＳＩＭＤ：Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃ
ｔｉｏｎ Ｍｕｌｔｉ Ｄａｔａ型並列プロセッサ）の
冗長切り替え装置に関するものである。
【０００２】
【従来の技術】従来、ＳＩＭＤ型並列プロセッサとして
アイ・イー・イー・イー ジャーナルオブ ソリッド
ステイト サーキット（ＩＥＥＥ ＪＯＵＲＮＡＬ Ｏ
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ），Ｖ
ｏｌ．２９，Ｎｏ．１１，ｐ１３３６−１３４３に記載
されているような技術が知られている。前記文献に記載
されている並列プロセッサの構成を図７に示す。各プロ
セッサ・エレメント（ＰＥ）１４には、命令１５とプロ
セッサ・アドレス・デコーダ（ＤＥＣ）２１からプロセ
ッサ・エレメント・イネーブル（ＰＥイネーブル）信号
１３とが供給されている。
アイ・イー・イー・イー ジャーナルオブ ソリッド
ステイト サーキット（ＩＥＥＥ ＪＯＵＲＮＡＬ Ｏ
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ），Ｖ
ｏｌ．２９，Ｎｏ．１１，ｐ１３３６−１３４３に記載
されているような技術が知られている。前記文献に記載
されている並列プロセッサの構成を図７に示す。各プロ
セッサ・エレメント（ＰＥ）１４には、命令１５とプロ
セッサ・アドレス・デコーダ（ＤＥＣ）２１からプロセ
ッサ・エレメント・イネーブル（ＰＥイネーブル）信号
１３とが供給されている。
【０００３】ＤＥＣ２１にはプロセッサ・アドレス２２
が供給されている。ＰＥイネーブル信号１３は各ＰＥの
稼働あるいは停止を制御し、プロセッサ・アドレス２２
をＤＥＣ２１に供給することにより得られる。すなわ
ち、複数のＰＥを必ずしも全部動作させず、プロセッサ
・アドレス２２で指定されたＰＥのみを動作させる機能
を有している。
が供給されている。ＰＥイネーブル信号１３は各ＰＥの
稼働あるいは停止を制御し、プロセッサ・アドレス２２
をＤＥＣ２１に供給することにより得られる。すなわ
ち、複数のＰＥを必ずしも全部動作させず、プロセッサ
・アドレス２２で指定されたＰＥのみを動作させる機能
を有している。
【０００４】
【発明が解決しようとする課題】しかしながら、複数の
ＰＥのうち１つでも不良が生じた場合には、ＰＥイネー
ブル信号が不良ＰＥにも割り当てられているため、プロ
セッサ自体を救済することができない。
ＰＥのうち１つでも不良が生じた場合には、ＰＥイネー
ブル信号が不良ＰＥにも割り当てられているため、プロ
セッサ自体を救済することができない。
【０００５】また、情報処理学会第３２回（昭和６１年
前期）全国大会、３Ｒ−６、ｐ１７５−１７６「階層化
２次元アレイ計算機ＨＡＰの自動再構成法」島田他、に
は、１行１列の予備ＰＥを設けておき、故障ＰＥを自動
的に検出して、その故障ＰＥを除外した２次元アレイを
再構成する技術が記載されている。しかしこれは、不良
か否かに関わらずある特定のＰＥを稼働・停止させる方
式についての不良救済ではない。
前期）全国大会、３Ｒ−６、ｐ１７５−１７６「階層化
２次元アレイ計算機ＨＡＰの自動再構成法」島田他、に
は、１行１列の予備ＰＥを設けておき、故障ＰＥを自動
的に検出して、その故障ＰＥを除外した２次元アレイを
再構成する技術が記載されている。しかしこれは、不良
か否かに関わらずある特定のＰＥを稼働・停止させる方
式についての不良救済ではない。
【０００６】本発明の目的は、ＰＥイネーブル信号によ
り特定プロセッサのみを動作可能とする機能を有する並
列プロセッサにおいて、ＰＥに不良が生じた場合でも並
列プロセッサ全体の機能を救済することにある。
り特定プロセッサのみを動作可能とする機能を有する並
列プロセッサにおいて、ＰＥに不良が生じた場合でも並
列プロセッサ全体の機能を救済することにある。
【０００７】
【課題を解決するための手段】本発明の並列プロセッサ
の冗長切り替え装置は、不良プロセッサ・エレメントを
置き換えるための冗長プロセッサ・エレメントと、プロ
セッサ・エレメントを指定する信号を前記不良プロセッ
サ・エレメントに割り当てず冗長プロセッサ・エレメン
トに割り当てを行うスイッチとを有する。
の冗長切り替え装置は、不良プロセッサ・エレメントを
置き換えるための冗長プロセッサ・エレメントと、プロ
セッサ・エレメントを指定する信号を前記不良プロセッ
サ・エレメントに割り当てず冗長プロセッサ・エレメン
トに割り当てを行うスイッチとを有する。
【０００８】また、この並列プロセッサの冗長切り替え
装置において、プロセッサ・エレメントの稼働・停止状
態の組み合わせを示すコードにより、各プロセッサ・エ
レメントの稼働・停止状態を制御するデコーダを設ける
と、プロセッサ・アドレスを送る信号線を減らすことが
できる。
装置において、プロセッサ・エレメントの稼働・停止状
態の組み合わせを示すコードにより、各プロセッサ・エ
レメントの稼働・停止状態を制御するデコーダを設ける
と、プロセッサ・アドレスを送る信号線を減らすことが
できる。
【０００９】また不良プロセッサ・エレメントに代えて
冗長プロセッサ・エレメントに割り当てるスイッチは、
例えば、各プロセッサ・エレメント不良プロセッサ・エ
レメントを識別するＲＯＭ等のメモリと、不良プロセッ
サ・エレメントの有無を隣接するプロセッサ・エレメン
トに伝播する装置と、プロセッサ・エレメントを指定す
る信号を不良プロセッサ・エレメントに割り当てず冗長
プロセッサ・エレメントに割り当てを行うスイッチとを
有して構成されている。
冗長プロセッサ・エレメントに割り当てるスイッチは、
例えば、各プロセッサ・エレメント不良プロセッサ・エ
レメントを識別するＲＯＭ等のメモリと、不良プロセッ
サ・エレメントの有無を隣接するプロセッサ・エレメン
トに伝播する装置と、プロセッサ・エレメントを指定す
る信号を不良プロセッサ・エレメントに割り当てず冗長
プロセッサ・エレメントに割り当てを行うスイッチとを
有して構成されている。
【００１０】また各プロセッサ・エレメントに記憶装置
を設け、この記憶装置が不良の場合、プロセッサ・エレ
メントを指定する信号により記憶装置の動作をプロセッ
サ・エレメントにより行うかもしくは動作を完全に停止
させるかを制御する書き込み制御装置を設ければ救済で
きる。
を設け、この記憶装置が不良の場合、プロセッサ・エレ
メントを指定する信号により記憶装置の動作をプロセッ
サ・エレメントにより行うかもしくは動作を完全に停止
させるかを制御する書き込み制御装置を設ければ救済で
きる。
【００１１】また、本発明の並列プロセッサの冗長切り
替え装置は、請求項１の並列プロセッサの冗長切り替え
装置において、隣接するプロセッサ・エレメントにデー
タを転送する隣接プロセッサ・エレメント間データバス
と、不良プロセッサ・エレメントの隣接プロセッサ・エ
レメント間データをバイパスするバスと、不良プロセッ
サ・エレメントを識別するＲＯＭにより隣接プロセッサ
・エレメント間データバスかバイパスしたデータバスの
どちらかを選択するセレクタとを有して構成されてい
る。
替え装置は、請求項１の並列プロセッサの冗長切り替え
装置において、隣接するプロセッサ・エレメントにデー
タを転送する隣接プロセッサ・エレメント間データバス
と、不良プロセッサ・エレメントの隣接プロセッサ・エ
レメント間データをバイパスするバスと、不良プロセッ
サ・エレメントを識別するＲＯＭにより隣接プロセッサ
・エレメント間データバスかバイパスしたデータバスの
どちらかを選択するセレクタとを有して構成されてい
る。
【００１２】また、本発明の並列プロセッサの冗長切り
替え装置は、請求項１の並列プロセッサの冗長切り替え
装置において、プロセッサ・エレメントからの出力デー
タを選択して伝播する外部出力データバスと、プロセッ
サを指定する信号によりデータを出力もしくはハイイン
ピーダンス状態になるバッファとを有して構成されてい
る。
替え装置は、請求項１の並列プロセッサの冗長切り替え
装置において、プロセッサ・エレメントからの出力デー
タを選択して伝播する外部出力データバスと、プロセッ
サを指定する信号によりデータを出力もしくはハイイン
ピーダンス状態になるバッファとを有して構成されてい
る。
【００１３】本発明においては、不良ＰＥを置き換える
ための冗長ＰＥを付加し、不良ＰＥを除外してＰＥイネ
ーブル信号を割り当てる切り替え装置を備えることによ
り、不良ＰＥを含む並列プロセッサを救済できる。
ための冗長ＰＥを付加し、不良ＰＥを除外してＰＥイネ
ーブル信号を割り当てる切り替え装置を備えることによ
り、不良ＰＥを含む並列プロセッサを救済できる。
【００１４】
【発明の実施の形態】次に図１から６を参照して本発明
について説明する。
について説明する。
【００１５】図１は本発明による並列プロセッサの一構
成図を示す。本発明の並列プロセッサはＰＥ１４と冗長
切り替えスイッチ（ＳＷ）１２とから構成され、ＰＥ１
４には命令１５とＰＥイネーブル信号１３とが供給さ
れ、ＳＷにはプロセッサ指定信号１１が供給されてい
る。複数のＰＥ１４の中には不良ＰＥを置換するための
冗長ＰＥ１６が設けられている。本発明の並列プロセッ
サは、ＰＥ１４の中に不良ＰＥが含まれていても正常に
稼働できる。不良ＰＥが含まれている場合、切り替えス
イッチＳＷによりプロセッサ指定信号１１は不良ＰＥを
除外してＰＥイネーブル信号１３として供給される。こ
れにより、不良ＰＥにはＰＥイネーブル信号が供給され
ない。その代わり、ＰＥイネーブル信号は冗長ＰＥに供
給され稼働あるいは停止を制御する。
成図を示す。本発明の並列プロセッサはＰＥ１４と冗長
切り替えスイッチ（ＳＷ）１２とから構成され、ＰＥ１
４には命令１５とＰＥイネーブル信号１３とが供給さ
れ、ＳＷにはプロセッサ指定信号１１が供給されてい
る。複数のＰＥ１４の中には不良ＰＥを置換するための
冗長ＰＥ１６が設けられている。本発明の並列プロセッ
サは、ＰＥ１４の中に不良ＰＥが含まれていても正常に
稼働できる。不良ＰＥが含まれている場合、切り替えス
イッチＳＷによりプロセッサ指定信号１１は不良ＰＥを
除外してＰＥイネーブル信号１３として供給される。こ
れにより、不良ＰＥにはＰＥイネーブル信号が供給され
ない。その代わり、ＰＥイネーブル信号は冗長ＰＥに供
給され稼働あるいは停止を制御する。
【００１６】図２の実施例は、プロセッサ指定信号を供
給するプロセッサ・アドレス・デコーダ（ＤＥＣ）２１
が、図１に示した並列プロセッサのＳＷ１２に対応して
設けたものである。ＤＥＣ２１にはプロセッサ・アドレ
ス２２が供給されている。このプロセッサ・アドレス
は、どのＰＥを稼働可能にするかによってコード化して
ある。
給するプロセッサ・アドレス・デコーダ（ＤＥＣ）２１
が、図１に示した並列プロセッサのＳＷ１２に対応して
設けたものである。ＤＥＣ２１にはプロセッサ・アドレ
ス２２が供給されている。このプロセッサ・アドレス
は、どのＰＥを稼働可能にするかによってコード化して
ある。
【００１７】例えば、ＰＥが４つ（ＰＥ０〜ＰＥ４）あ
ったとした場合、ＰＥ０を稼働させるコードを０、ＰＥ
１を稼働させるコードを１、ＰＥ２を稼働させるコード
を２、ＰＥ３を稼働させるコードを３とする。ＰＥ０と
ＰＥ３だけを稼働させたい場合は“０、３”というコー
ドをＤＥＣ２１に送る。同様にＰＥ１、２、３を稼働さ
せたい場合は“１、２、３”というコードをＤＥＣに送
る。ＤＥＣ２１では、コードによって示された稼働ＰＥ
にＰＥイネーブル信号を供給する。このように、稼働さ
せるアドレスを直接ＳＷ１２に送るのではなく、コード
化して送れば、ＰＥイネーブル信号の本数に比べてプロ
セッサ・アドレス制御線２２の本数は少なくなる。例え
ば上述の、ＰＥが４個の例では、ＰＥイネーブル信号は
４本、プロセッサ・アドレスは２（＝ｌｏｇ（２）４）
本まで減る。ＰＥが１６個の場合なら４（＝ｌｏｇ
（２）１６）本に減る。
ったとした場合、ＰＥ０を稼働させるコードを０、ＰＥ
１を稼働させるコードを１、ＰＥ２を稼働させるコード
を２、ＰＥ３を稼働させるコードを３とする。ＰＥ０と
ＰＥ３だけを稼働させたい場合は“０、３”というコー
ドをＤＥＣ２１に送る。同様にＰＥ１、２、３を稼働さ
せたい場合は“１、２、３”というコードをＤＥＣに送
る。ＤＥＣ２１では、コードによって示された稼働ＰＥ
にＰＥイネーブル信号を供給する。このように、稼働さ
せるアドレスを直接ＳＷ１２に送るのではなく、コード
化して送れば、ＰＥイネーブル信号の本数に比べてプロ
セッサ・アドレス制御線２２の本数は少なくなる。例え
ば上述の、ＰＥが４個の例では、ＰＥイネーブル信号は
４本、プロセッサ・アドレスは２（＝ｌｏｇ（２）４）
本まで減る。ＰＥが１６個の場合なら４（＝ｌｏｇ
（２）１６）本に減る。
【００１８】図３は図１、２に示した冗長切り替えスイ
ッチ１２の一構成例である。ＳＷ１２は、各ＰＥ毎に設
けた不良識別ＲＯＭ（ここではフューズドＰＲＯＭ）
と、２入力論理積ゲート３５により制御され、ＰＥにＰ
Ｅイネーブル信号を供給するセレクタ３２により構成し
ている。この実施例では製造直後のテストで判別するＰ
Ｅの不良を救済するので、ＲＯＭを使った。ＰＥが不良
か否かを判定する方法は、通常と同じく、データの書込
み後の読み出しが出来るかどうかをテストすることによ
り行う。ただし冗長ブロックのテストはテスト信号（図
３の３１）を切り替えることにより行う。
ッチ１２の一構成例である。ＳＷ１２は、各ＰＥ毎に設
けた不良識別ＲＯＭ（ここではフューズドＰＲＯＭ）
と、２入力論理積ゲート３５により制御され、ＰＥにＰ
Ｅイネーブル信号を供給するセレクタ３２により構成し
ている。この実施例では製造直後のテストで判別するＰ
Ｅの不良を救済するので、ＲＯＭを使った。ＰＥが不良
か否かを判定する方法は、通常と同じく、データの書込
み後の読み出しが出来るかどうかをテストすることによ
り行う。ただし冗長ブロックのテストはテスト信号（図
３の３１）を切り替えることにより行う。
【００１９】セレクタには隣接する２つのＰＥ分のプロ
セッサ識別信号が供給されている。不良ＰＥ識別ＲＯＭ
３４は不良ＰＥに対応するものは低レベル“０”に固定
され、それ以外は高レベル“１”に固定する。テスト信
号３１は冗長ＰＥを含め不良ＰＥを探す場合に用い、そ
れ以外では、高レベルに固定する。２入力論理積ゲート
３５の１つの入力は各ＰＥの不良ＰＥ識別ＲＯＭにより
供給され、もう１つの入力は隣接する２入力論理積ゲー
トの出力より供給される。これにより、不良ＰＥ以降の
２入力論理積ゲートの出力は低レベルを、それより前段
では高レベルをセレクタに供給する。これにより、不良
ＰＥにプロセッサ指定信号を割り当てることがなくな
る。
セッサ識別信号が供給されている。不良ＰＥ識別ＲＯＭ
３４は不良ＰＥに対応するものは低レベル“０”に固定
され、それ以外は高レベル“１”に固定する。テスト信
号３１は冗長ＰＥを含め不良ＰＥを探す場合に用い、そ
れ以外では、高レベルに固定する。２入力論理積ゲート
３５の１つの入力は各ＰＥの不良ＰＥ識別ＲＯＭにより
供給され、もう１つの入力は隣接する２入力論理積ゲー
トの出力より供給される。これにより、不良ＰＥ以降の
２入力論理積ゲートの出力は低レベルを、それより前段
では高レベルをセレクタに供給する。これにより、不良
ＰＥにプロセッサ指定信号を割り当てることがなくな
る。
【００２０】なお、この実施例ではＲＯＭを使ったが、
ＦＲＡＭ、フラッシュメモリ等でも良いことは自明であ
る。また、この実施例は製造直後のテストで判別する不
良を救済するものであるが、本発明は基本的にブロック
を切り替えるものであるため、不良識別ＲＯＭをＲＡＭ
に置き換えれば、動作中に生じる故障でも救済可能であ
る。
ＦＲＡＭ、フラッシュメモリ等でも良いことは自明であ
る。また、この実施例は製造直後のテストで判別する不
良を救済するものであるが、本発明は基本的にブロック
を切り替えるものであるため、不良識別ＲＯＭをＲＡＭ
に置き換えれば、動作中に生じる故障でも救済可能であ
る。
【００２１】図４は本発明の他の実施例を示す並列プロ
セッサの構成図である。ＰＥは、そのＰＥ毎に設けら
れ、そのＰＥだけがアクセスする記憶装置ＭＥＭ（ロー
カルメモリ）４２とその書き込み制御装置ＷＣＴＲ（Ｗ
ｒｉｔｅ Ｃｏｎｔｒｏｌ）４１を持っている場合が多
い。この実施例はその記憶装置４２に不良が生じた場合
の救済手段を示している。
セッサの構成図である。ＰＥは、そのＰＥ毎に設けら
れ、そのＰＥだけがアクセスする記憶装置ＭＥＭ（ロー
カルメモリ）４２とその書き込み制御装置ＷＣＴＲ（Ｗ
ｒｉｔｅ Ｃｏｎｔｒｏｌ）４１を持っている場合が多
い。この実施例はその記憶装置４２に不良が生じた場合
の救済手段を示している。
【００２２】ＰＥイネーブル信号１３をＰＥ１４と並列
に記憶装置４２に入力して、ＰＥと同様に稼働・停止を
制御する。記憶装置が不良の場合に備えて、冗長ＰＥ及
び冗長記憶装置（図示せず）を用意しておく。記憶装置
４２が不良の場合、ＰＥが正常であっても、ＰＥも一緒
にその冗長ＰＥ及び冗長記憶装置と切り替える。このよ
うにすれば記憶装置４２の不良に対して並列プロセッサ
の救済を計ることができる。
に記憶装置４２に入力して、ＰＥと同様に稼働・停止を
制御する。記憶装置が不良の場合に備えて、冗長ＰＥ及
び冗長記憶装置（図示せず）を用意しておく。記憶装置
４２が不良の場合、ＰＥが正常であっても、ＰＥも一緒
にその冗長ＰＥ及び冗長記憶装置と切り替える。このよ
うにすれば記憶装置４２の不良に対して並列プロセッサ
の救済を計ることができる。
【００２３】図５は隣接するＰＥ間に隣接ＰＥデータ転
送バスを設けた場合に並列プロセッサの冗長切り替え装
置の構成図である。同図では、図３に示した不良ＰＥ識
別ＲＯＭにより制御され、隣接するＰＥからのデータ転
送バス５２と不良ＰＥバイパス・バス５１を選択するセ
レクタ３２を設けている。これにより、不良ＰＥがある
場合はそこをバイパスさせることができるので、隣接す
るデータバスがとぎれることがなく維持することができ
る。
送バスを設けた場合に並列プロセッサの冗長切り替え装
置の構成図である。同図では、図３に示した不良ＰＥ識
別ＲＯＭにより制御され、隣接するＰＥからのデータ転
送バス５２と不良ＰＥバイパス・バス５１を選択するセ
レクタ３２を設けている。これにより、不良ＰＥがある
場合はそこをバイパスさせることができるので、隣接す
るデータバスがとぎれることがなく維持することができ
る。
【００２４】なお、本実施例でも、図２、３で説明した
ようなプロセッサ・アドレス・デコーダＤＥＣ２１を設
けて、プロセッサ・アドレスの信号線を減らすことがで
きる。
ようなプロセッサ・アドレス・デコーダＤＥＣ２１を設
けて、プロセッサ・アドレスの信号線を減らすことがで
きる。
【００２５】なお、この実施例でも、図４で説明したよ
うな、各ＰＥに対応する記憶装置４２を設けてもよく、
その記憶装置が不良の場合は図４と同様にして救済すれ
ばよい。
うな、各ＰＥに対応する記憶装置４２を設けてもよく、
その記憶装置が不良の場合は図４と同様にして救済すれ
ばよい。
【００２６】図６は本発明の他の実施例を示す並列プロ
セッサの構成図である。同図は、図１に示した並列プロ
セッサのＰＥからデータを供給するスリーステイト・バ
ッファ６２及び、各ＰＥごとに設けられたスリーステイ
ト・バッファより選択的にデータが供給される外部出力
データバス６１が設けられている点が異なる。スリース
テイト・バッファはＰＥイネーブル信号１３により制御
され、ＰＥが稼働している場合にはデータを外部出力デ
ータバスに供給し、ＰＥが停止している場合には供給し
ない。本提案の冗長切り替え装置を用いることにより不
良ＰＥからのデータの選択がなくなる。
セッサの構成図である。同図は、図１に示した並列プロ
セッサのＰＥからデータを供給するスリーステイト・バ
ッファ６２及び、各ＰＥごとに設けられたスリーステイ
ト・バッファより選択的にデータが供給される外部出力
データバス６１が設けられている点が異なる。スリース
テイト・バッファはＰＥイネーブル信号１３により制御
され、ＰＥが稼働している場合にはデータを外部出力デ
ータバスに供給し、ＰＥが停止している場合には供給し
ない。本提案の冗長切り替え装置を用いることにより不
良ＰＥからのデータの選択がなくなる。
【００２７】なお、本実施例でも、図２、３で説明した
ようなプロセッサ・アドレス・デコーダＤＥＣ２１を設
けて、プロセッサ・アドレスの信号線を減らすことがで
きる。また図４で説明したような、各ＰＥに対応する記
憶装置４２を設けてもよく、その記憶装置が不良の場合
は図４と同様にして救済すればよい。さらに、図５のよ
うに、隣接するＰＥ間に隣接ＰＥデータ転送バスを設け
ても良い。
ようなプロセッサ・アドレス・デコーダＤＥＣ２１を設
けて、プロセッサ・アドレスの信号線を減らすことがで
きる。また図４で説明したような、各ＰＥに対応する記
憶装置４２を設けてもよく、その記憶装置が不良の場合
は図４と同様にして救済すればよい。さらに、図５のよ
うに、隣接するＰＥ間に隣接ＰＥデータ転送バスを設け
ても良い。
【００２８】
【発明の効果】本発明においては、不良ＰＥを置き換え
るための冗長ＰＥを付加し、不良ＰＥを除外してＰＥイ
ネーブル信号を割り当てる切り替え装置を備えることに
より、不良ＰＥを含む並列プロセッサを救済できる。
るための冗長ＰＥを付加し、不良ＰＥを除外してＰＥイ
ネーブル信号を割り当てる切り替え装置を備えることに
より、不良ＰＥを含む並列プロセッサを救済できる。
【図１】図１は本提案の冗長切り替え装置を設けた並列
プロセッサの一実施例を説明するためのブロック図であ
る。
プロセッサの一実施例を説明するためのブロック図であ
る。
【図２】図２は本発明の他の実施例を説明するためのブ
ロック図である。
ロック図である。
【図３】図３は本提案の並列プロセッサの冗長切り替え
装置の冗長切り替えスイッチの一実施例を説明するため
の構成図である。
装置の冗長切り替えスイッチの一実施例を説明するため
の構成図である。
【図４】図４は各プロセッサ・エレメントにそれぞれ記
憶装置を設けた場合の並列プロセッサの冗長切り替え装
置の一実施例を説明するためのブロック図である。
憶装置を設けた場合の並列プロセッサの冗長切り替え装
置の一実施例を説明するためのブロック図である。
【図５】図５は隣接するプロセッサ間にデータバスを設
けた場合の並列プロセッサの冗長切り替え装置を説明す
るためのブロック図である。
けた場合の並列プロセッサの冗長切り替え装置を説明す
るためのブロック図である。
【図６】図６は並列プロセッサに外部出力用のデータバ
スを設けた場合の冗長切り替え装置を説明するためのブ
ロック図である。
スを設けた場合の冗長切り替え装置を説明するためのブ
ロック図である。
【図７】図７は従来技術を説明するためのブロック図で
ある。
ある。
１１ プロセッサ指定信号 １２ 冗長切り替えスイッチ １３ プロセッサ・エレメント・イネーブル信号 １４ プロセッサ・エレメント １５ 命令 １６ 冗長プロセッサ・エレメント ２１ プロセッサ・アドレス・デコーダ ２２ プロセッサ・アドレス ３１ テスト信号 ３２ セレクタ ３３ 不良プロセッサ・エレメント ３４ 不良プロセッサ・エレメント識別ＲＯＭ ３５ ２入力論理積ゲート ４１ 書き込み制御装置 ４２ 記憶装置 ５１ 不良ＰＥバイパス・バス ５２ 隣接ＰＥデータ転送バス ６１ 外部出力データバス ６２ スリーステイト・バッファ
Claims (6)
- 【請求項１】各プロセッサ・エレメントの稼働・停止状
態を制御可能である並列プロセッサにおいて、不良プロ
セッサ・エレメントを置き換えるための前記冗長プロセ
ッサ・エレメントを設け、プロセッサ・エレメントを指
定する信号を前記不良プロセッサ・エレメントに割り当
てず冗長プロセッサ・エレメントに割り当てを行うスイ
ッチを設けることを特徴とする並列プロセッサの冗長切
り替え装置。 - 【請求項２】プロセッサ・エレメントの稼働・停止状態
の組み合せを示すコードにより、各プロセッサ・エレメ
ントの稼働・停止状態を制御する信号を生成するデコー
ダを設ける請求項１の並列プロセッサの冗長切り替え装
置。 - 【請求項３】そのプロセッサ・エレメントが不良である
か否かを識別するメモリを各プロセッサ・エレメントご
とに設け、不良プロセッサ・エレメントの有無を隣接す
るプロセッサ・エレメントに伝播する装置を設け、プロ
セッサ・エレメントを指定する信号を不良プロセッサ・
エレメントに割り当てず冗長プロセッサ・エレメントに
割り当てを行うスイッチを設ける請求項１または２に記
載の並列プロセッサの冗長切り替え装置。 - 【請求項４】各プロセッサ・エレメントに記憶装置を設
け、プロセッサ・エレメントを指定する信号により記憶
装置の動作をプロセッサ・エレメントにより行うかもし
くは動作を完全に停止させるかを制御する書き込み制御
装置を設けた請求項１の並列プロセッサの冗長切り替え
装置。 - 【請求項５】隣接するプロセッサ・エレメントにデータ
を転送する隣接プロセッサ・エレメント間データバスを
設け、不良プロセッサ・エレメントの隣接プロセッサ・
エレメント間データをバイパスするバスを設け、不良プ
ロセッサ・エレメントを識別するＲＯＭにより隣接プロ
セッサ・エレメント間データバスかバイパスしたデータ
バスのどちらかを選択するセレクタを設けた請求項３ま
たは４に記載の並列プロセッサの冗長切り替え装置。 - 【請求項６】プロセッサ・エレメントからの出力データ
を選択して伝播する外部出力データバスを設け、プロセ
ッサを指定する信号によりデータを出力もしくはハイイ
ンピーダンス状態になるバッファを設けた請求項１、
２、３、４または５に記載の並列プロセッサの冗長切り
替え装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8101532A JPH09288652A (ja) | 1996-04-23 | 1996-04-23 | 並列プロセッサの冗長切り替え装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8101532A JPH09288652A (ja) | 1996-04-23 | 1996-04-23 | 並列プロセッサの冗長切り替え装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09288652A true JPH09288652A (ja) | 1997-11-04 |
Family
ID=14303070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8101532A Pending JPH09288652A (ja) | 1996-04-23 | 1996-04-23 | 並列プロセッサの冗長切り替え装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09288652A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2348978A (en) * | 1999-04-09 | 2000-10-18 | Pixelfusion Ltd | Parallel redundant data processing apparatus |
| JP2002541586A (ja) * | 1999-04-09 | 2002-12-03 | クリアスピード・テクノロジー・リミテッド | 並列データ処理装置 |
| JP2008077151A (ja) * | 2006-09-19 | 2008-04-03 | Sony Corp | 共有メモリ装置 |
| US7506136B2 (en) | 1999-04-09 | 2009-03-17 | Clearspeed Technology Plc | Parallel data processing apparatus |
| US7526630B2 (en) | 1999-04-09 | 2009-04-28 | Clearspeed Technology, Plc | Parallel data processing apparatus |
| US7627736B2 (en) | 1999-04-09 | 2009-12-01 | Clearspeed Technology Plc | Thread manager to control an array of processing elements |
| JP2010118748A (ja) * | 2008-11-11 | 2010-05-27 | Nec Electronics Corp | 半導体集積回路装置および遅延路の制御方法 |
-
1996
- 1996-04-23 JP JP8101532A patent/JPH09288652A/ja active Pending
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| JP2011023037A (ja) * | 1999-04-09 | 2011-02-03 | Rambus Inc | 並列データ処理装置 |
| JP2011023036A (ja) * | 1999-04-09 | 2011-02-03 | Rambus Inc | 並列データ処理装置 |
| JP2008077151A (ja) * | 2006-09-19 | 2008-04-03 | Sony Corp | 共有メモリ装置 |
| JP2010118748A (ja) * | 2008-11-11 | 2010-05-27 | Nec Electronics Corp | 半導体集積回路装置および遅延路の制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990316 |