JPH0556561A - 電源制御装置 - Google Patents
電源制御装置Info
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- JPH0556561A JPH0556561A JP3216795A JP21679591A JPH0556561A JP H0556561 A JPH0556561 A JP H0556561A JP 3216795 A JP3216795 A JP 3216795A JP 21679591 A JP21679591 A JP 21679591A JP H0556561 A JPH0556561 A JP H0556561A
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Abstract
(57)【要約】
【目的】 本発明は、情報処理装置等に使用されシステ
ムの電源を制御する電源制御装置に関し、電源制御部を
冗長化する電源制御装置を提供することを目的とする。 【構成】 複数の電源制御部１−１，１−２，・・・，
１−ｎからの制御信号は共通制御部２に集められ、共通
制御部２は電源制御部１−１，１−２，・・・，１−ｎ
からの制御信号に基づき電源部３に対して制御信号を出
力し、電源制御部１−１，１−２，・・・，１−ｎのい
ずれか１個でも電源部３の運転継続を指示していれば共
通制御部２は電源部３に対して運転継続を指示する制御
信号を出力する。また、非常時にＣＥによる交換時や修
理後の電源制御部１−１，１−２，・・・，１−ｎの立
ち上げ時も、共通制御部２は電源の運転をレジスタで記
憶しており、電源部３に対して電源の運転を連続的に指
示することができる構成とする。
ムの電源を制御する電源制御装置に関し、電源制御部を
冗長化する電源制御装置を提供することを目的とする。 【構成】 複数の電源制御部１−１，１−２，・・・，
１−ｎからの制御信号は共通制御部２に集められ、共通
制御部２は電源制御部１−１，１−２，・・・，１−ｎ
からの制御信号に基づき電源部３に対して制御信号を出
力し、電源制御部１−１，１−２，・・・，１−ｎのい
ずれか１個でも電源部３の運転継続を指示していれば共
通制御部２は電源部３に対して運転継続を指示する制御
信号を出力する。また、非常時にＣＥによる交換時や修
理後の電源制御部１−１，１−２，・・・，１−ｎの立
ち上げ時も、共通制御部２は電源の運転をレジスタで記
憶しており、電源部３に対して電源の運転を連続的に指
示することができる構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置等に使用
される電源装置に係り、さらに詳しくはシステムの電源
を制御する電源制御装置に関する。
される電源装置に係り、さらに詳しくはシステムの電源
を制御する電源制御装置に関する。
【０００２】
【従来の技術】近年、情報処理装置は２４時間運転がな
され、高い信頼性、保守性が要求されている。図５は従
来の電源装置の説明図である。電源装置は電源部５，６
と電源制御装置７により構成されている。なお、電源制
御装置７内には電源制御部８を有し、この電源制御部８
の制御によって電源部５，６を制御している。この電源
部５，６は冗長化されており、一方の電源がダウンして
も他方の電源を動作させ、電源部の信頼性の向上を図っ
ている。
され、高い信頼性、保守性が要求されている。図５は従
来の電源装置の説明図である。電源装置は電源部５，６
と電源制御装置７により構成されている。なお、電源制
御装置７内には電源制御部８を有し、この電源制御部８
の制御によって電源部５，６を制御している。この電源
部５，６は冗長化されており、一方の電源がダウンして
も他方の電源を動作させ、電源部の信頼性の向上を図っ
ている。
【０００３】図６は従来の電源制御装置の構成図であ
る。電源制御部８はマイクロプロセッサ（ＭＰＵ）９と
ランダムアクセスメモリ（ＲＡＭ）１０と、リードオン
リメモリ（ＲＯＭ）１１とシステム制御ユニット（ＳＣ
Ｕ）１２とからなる。マイクロプロセッサ９はリードオ
ンリメモリ１１内に格納されているプログラムを読み出
し、そのプログラムに従って実行する。このプログラム
には電源部５，６に対する制御プログラムが設けられて
おり、電源部５，６から出力される状態通知信号を特定
のＳＣＵアドレスから読み出して状態を判別し、その状
態に対応して電源部５，６に対し駆動信号を与えてい
る。
る。電源制御部８はマイクロプロセッサ（ＭＰＵ）９と
ランダムアクセスメモリ（ＲＡＭ）１０と、リードオン
リメモリ（ＲＯＭ）１１とシステム制御ユニット（ＳＣ
Ｕ）１２とからなる。マイクロプロセッサ９はリードオ
ンリメモリ１１内に格納されているプログラムを読み出
し、そのプログラムに従って実行する。このプログラム
には電源部５，６に対する制御プログラムが設けられて
おり、電源部５，６から出力される状態通知信号を特定
のＳＣＵアドレスから読み出して状態を判別し、その状
態に対応して電源部５，６に対し駆動信号を与えてい
る。
【０００４】また、電源制御部８にはパネル１３が接続
しており、このパネルによって例えばメンテナンス等に
よる一時的な電源オフを行うことができる。また、上位
装置、下位装置への信号もＳＣＵを介して伝送され、さ
らには他筺体の電源装置等もこの電源制御部８によって
制御される。すなわち、電源における総合的な制御をこ
の電源制御部８によって行う。
しており、このパネルによって例えばメンテナンス等に
よる一時的な電源オフを行うことができる。また、上位
装置、下位装置への信号もＳＣＵを介して伝送され、さ
らには他筺体の電源装置等もこの電源制御部８によって
制御される。すなわち、電源における総合的な制御をこ
の電源制御部８によって行う。
【０００５】
【発明が解決しようとする課題】前述したような電源制
御部８においては、電源部５，６は複数設けられて冗長
化している。この冗長化によって信頼性は向上している
が、電源制御部８は１台しか設けられておらず、電源制
御部８に一時的な障害が発生した場合には電源制御部８
の再立ち上げによって装置全体にその影響を及ぼしてし
まうという問題を有していた。
御部８においては、電源部５，６は複数設けられて冗長
化している。この冗長化によって信頼性は向上している
が、電源制御部８は１台しか設けられておらず、電源制
御部８に一時的な障害が発生した場合には電源制御部８
の再立ち上げによって装置全体にその影響を及ぼしてし
まうという問題を有していた。
【０００６】しかしながら、システムからは装置全体に
影響を及ぼすことなく動作可能であることが要求され、
また固定障害の場合には運転装置８中に交換可能である
ことが要求されている。
影響を及ぼすことなく動作可能であることが要求され、
また固定障害の場合には運転装置８中に交換可能である
ことが要求されている。
【０００７】さらには、上記電源制御部８に障害が発生
した場合には、その障害が冗長化された全ての電源に及
ぶため、情報処理装置の障害として現われ継続運転が困
難であった。
した場合には、その障害が冗長化された全ての電源に及
ぶため、情報処理装置の障害として現われ継続運転が困
難であった。
【０００８】本発明は電源制御部８を冗長化する電源制
御装置を提供することを目的とする。
御装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】複数の電源制御部１−
１，１−２，・・・，１−ｎは電源３を制御する制御信
号を出力する。共通制御部２は前記電源制御部１−１，
１−２，・・・，１−ｎのそれぞれの制御信号が加わり
少なくとも１個の制御信号が前記電源３の運転継続を指
示している際には前記電源３の運転継続信号を出力す
る。
１，１−２，・・・，１−ｎは電源３を制御する制御信
号を出力する。共通制御部２は前記電源制御部１−１，
１−２，・・・，１−ｎのそれぞれの制御信号が加わり
少なくとも１個の制御信号が前記電源３の運転継続を指
示している際には前記電源３の運転継続信号を出力す
る。
【００１０】例えばこの共通制御部２は電源制御部１−
１，１−２，・・・，１−ｎの制御信号を記憶するレジ
スタと、該レジスタの出力が加わりオア論理を求めて電
源に加えるオアゲートよりなる。
１，１−２，・・・，１−ｎの制御信号を記憶するレジ
スタと、該レジスタの出力が加わりオア論理を求めて電
源に加えるオアゲートよりなる。
【００１１】
【作用】複数の電源制御部１−１，１−２，・・・，１
−ｎからの制御信号は共通制御部２に集められる。共通
制御部２は電源制御部１−１，１−２，・・・，１−ｎ
からの制御信号に基づき電源部３に対して制御信号を出
力する。例えば、電源制御部１−１，１−２，・・・，
１−ｎのいずれか１個でも電源部の運転継続を指示して
いれば共通制御部２は電源部３に対して運転継続を指示
する制御信号を出力する。
−ｎからの制御信号は共通制御部２に集められる。共通
制御部２は電源制御部１−１，１−２，・・・，１−ｎ
からの制御信号に基づき電源部３に対して制御信号を出
力する。例えば、電源制御部１−１，１−２，・・・，
１−ｎのいずれか１個でも電源部の運転継続を指示して
いれば共通制御部２は電源部３に対して運転継続を指示
する制御信号を出力する。
【００１２】また、ＣＥによる交換時や修理後の電源制
御部１−１，１−２，・・・，１−ｎの立ち上げ時も、
共通制御部２は電源の運転をレジスタで記憶しており、
電源部３に対して電源の運転を連続的に指示することが
できる。
御部１−１，１−２，・・・，１−ｎの立ち上げ時も、
共通制御部２は電源の運転をレジスタで記憶しており、
電源部３に対して電源の運転を連続的に指示することが
できる。
【００１３】
【実施例】以下、図面を用いて本発明を詳細に説明す
る。図２は本発明の実施例の構成図である。２台の電源
制御部２１，２２は電源部２３，２４を制御する回路で
ある。なお、電源制御部２１，２２並びに電源部２３，
２４はそれぞれ冗長化されたものである。共通制御部２
５はレジスタ２６，２７とオアゲート２８とよりなりこ
のセットが２組設けられている。
る。図２は本発明の実施例の構成図である。２台の電源
制御部２１，２２は電源部２３，２４を制御する回路で
ある。なお、電源制御部２１，２２並びに電源部２３，
２４はそれぞれ冗長化されたものである。共通制御部２
５はレジスタ２６，２７とオアゲート２８とよりなりこ
のセットが２組設けられている。
【００１４】電源制御部２１より入力する電源部２４に
対する制御信号はレジスタ２６に、また電源制御部２２
より入力する電源部２４に対する制御信号はレジスタ２
７にそれぞれ加わり格納される。
対する制御信号はレジスタ２６に、また電源制御部２２
より入力する電源部２４に対する制御信号はレジスタ２
７にそれぞれ加わり格納される。
【００１５】そして、レジスタ２６，２７の出力はオア
ゲート２８を介し電源部２４に出力される。レジスタ２
６，２７にはリセット信号端子が設けられ、図示しない
が他のシステムよりリセットが加わった時にレジスタの
出力を０とする構成となっている。電源制御部２１，２
２からはそのリセット指示は加えないので、電源制御部
２１，２２が例えば一方が暴走、更には共に暴走が発生
してもレジスタ２６，２７の内容には変化はなく、電源
部２４は通常の動作を持続する。
ゲート２８を介し電源部２４に出力される。レジスタ２
６，２７にはリセット信号端子が設けられ、図示しない
が他のシステムよりリセットが加わった時にレジスタの
出力を０とする構成となっている。電源制御部２１，２
２からはそのリセット指示は加えないので、電源制御部
２１，２２が例えば一方が暴走、更には共に暴走が発生
してもレジスタ２６，２７の内容には変化はなく、電源
部２４は通常の動作を持続する。
【００１６】また更にレジスタ２６やレジスタ２７の一
方が電源制御部２１，２２等の異常によってその記憶す
る内容が変えられたとしても、例えば“０”になったと
しても一方が１であるため電源部２４には“１”が加わ
り動作を継続する。また、この上述した回路は電源部２
３に対応しても同様に設けられ、さらに電源制御部２
１，２２はこの電源部２３をも制御する。この制御も前
述した電源部２４の制御と同様である。
方が電源制御部２１，２２等の異常によってその記憶す
る内容が変えられたとしても、例えば“０”になったと
しても一方が１であるため電源部２４には“１”が加わ
り動作を継続する。また、この上述した回路は電源部２
３に対応しても同様に設けられ、さらに電源制御部２
１，２２はこの電源部２３をも制御する。この制御も前
述した電源部２４の制御と同様である。
【００１７】図３は電源制御装置の構成図である。電源
制御部３０は図６に示す従来の構成と同様であり、図３
に示すごとく、マイクロプロセッサ（ＭＰＵ）３１、ラ
ンダムアクセスメモリ３２、リードオンリメモリ３３、
システム制御ユニット３４からなる。
制御部３０は図６に示す従来の構成と同様であり、図３
に示すごとく、マイクロプロセッサ（ＭＰＵ）３１、ラ
ンダムアクセスメモリ３２、リードオンリメモリ３３、
システム制御ユニット３４からなる。
【００１８】電源制御部３０はＭＰＵ３１がＲＯＭ３３
内に格納されたプログラムを読み出しそれに従って制御
を行う。電源部２３，２４に対する制御はＭＰＵのアド
レス空間に割りつけられたＳＣＵ内の制御レジスタへの
命令の書き込み、そしてＳＣＵ３４が制御信号を出力す
ることで行われる。
内に格納されたプログラムを読み出しそれに従って制御
を行う。電源部２３，２４に対する制御はＭＰＵのアド
レス空間に割りつけられたＳＣＵ内の制御レジスタへの
命令の書き込み、そしてＳＣＵ３４が制御信号を出力す
ることで行われる。
【００１９】電源制御部３０の状態や、操作パネル３５
からのパワーオン／オフ信号は、ＳＣＵ３４内に割りつ
けられたレジスタを読み出することによって知ることが
できる。そしてこの読み出した制御信号によってパネル
からの制御で電源部２３，２４を制御する。一方、他筺
体の通信や上位装置／下位装置との通信もＳＣＵ３４を
介して行われ、複数の筺体からなるシステムの電源制御
を行う。
からのパワーオン／オフ信号は、ＳＣＵ３４内に割りつ
けられたレジスタを読み出することによって知ることが
できる。そしてこの読み出した制御信号によってパネル
からの制御で電源部２３，２４を制御する。一方、他筺
体の通信や上位装置／下位装置との通信もＳＣＵ３４を
介して行われ、複数の筺体からなるシステムの電源制御
を行う。
【００２０】電源部２３，２４は前述した如く多重化さ
れており、制御信号は電源制御部３０から個々に出力さ
れる。また電源部２３，２４の状態を通知する信号も個
別に接続されている。従って、電源部２３，２４の個々
の状態は他の電源部の状態とは独立に制御することがで
きる。
れており、制御信号は電源制御部３０から個々に出力さ
れる。また電源部２３，２４の状態を通知する信号も個
別に接続されている。従って、電源部２３，２４の個々
の状態は他の電源部の状態とは独立に制御することがで
きる。
【００２１】さらには筺体内のユニットへの電流供給は
各電源部から冗長に行われいるため電源部２３，２４の
いずれか１個の障害に対しては電流供給に障害がないよ
うになされている。
各電源部から冗長に行われいるため電源部２３，２４の
いずれか１個の障害に対しては電流供給に障害がないよ
うになされている。
【００２２】電源制御部３０も冗長化されており（３
０，３０′）、お互いに直接接続されている部分がな
く、電源制御が各電源制御部３０に搭載されたリードオ
ンリメモリ３３内のメモリから読み出したプログラムに
従って行われる。すなわち自立系の動作状態が他系の電
源制御部の動作に影響を及ぼすことなく動作する。従っ
て電源制御部の立ち上げ等の初期状態の一致が必要な場
合を除けば基本的に電源部２３，２４の状態によっての
み電源制御部３０，３１の内部状態が決定され、他系の
電源制御部の動作状態によらず並列に独立して動作可能
である。すなわち、前述の電源制御部３０，３０′の制
御信号は共通制御部３６に加わり、共通制御部３６の動
作によって電源部は冗長に制御される。
０，３０′）、お互いに直接接続されている部分がな
く、電源制御が各電源制御部３０に搭載されたリードオ
ンリメモリ３３内のメモリから読み出したプログラムに
従って行われる。すなわち自立系の動作状態が他系の電
源制御部の動作に影響を及ぼすことなく動作する。従っ
て電源制御部の立ち上げ等の初期状態の一致が必要な場
合を除けば基本的に電源部２３，２４の状態によっての
み電源制御部３０，３１の内部状態が決定され、他系の
電源制御部の動作状態によらず並列に独立して動作可能
である。すなわち、前述の電源制御部３０，３０′の制
御信号は共通制御部３６に加わり、共通制御部３６の動
作によって電源部は冗長に制御される。
【００２３】例えばパネル３５からパワーオン信号が出
力されたことを検出すると、ＳＣＵ３４内の電源制御レ
ジスタに対して運転指示の書き込みをＭＰＵ３１は行
う。ＳＣＵ３４はＭＰＵ３１からのこの書き込みが電源
制御空間であることを認識し、共通制御部２５との間に
張られたバス上にアドレス及びデータを出力しデータの
書き込みを指示する。共通制御部２５ではこのバスのア
ドレスをデコードし、与えられたデータを規定のレジス
タに書き込む。レジスタの出力は他系の対応するレジス
タの出力との論理和が取られ、電源の運転指示信号とし
て電源部に接続される。
力されたことを検出すると、ＳＣＵ３４内の電源制御レ
ジスタに対して運転指示の書き込みをＭＰＵ３１は行
う。ＳＣＵ３４はＭＰＵ３１からのこの書き込みが電源
制御空間であることを認識し、共通制御部２５との間に
張られたバス上にアドレス及びデータを出力しデータの
書き込みを指示する。共通制御部２５ではこのバスのア
ドレスをデコードし、与えられたデータを規定のレジス
タに書き込む。レジスタの出力は他系の対応するレジス
タの出力との論理和が取られ、電源の運転指示信号とし
て電源部に接続される。
【００２４】電源制御部３０，３０′が各電源部に対し
て個別に運転指示を行うことを可能とするため、共通制
御部２５の電源制御のための各レジスタは片系あたりに
必要とする電源部の個数だけ設けられらる。
て個別に運転指示を行うことを可能とするため、共通制
御部２５の電源制御のための各レジスタは片系あたりに
必要とする電源部の個数だけ設けられらる。
【００２５】図４は共通制御部２５の詳細な構成図であ
る。電源制御部３０，３０′からは共通制御部２５に対
するデータバスとアドレスバスがそれぞれ出力されてお
り、電源制御部３０のデータバスはセレクタ３７に、ア
ドレスバスはデコーダ３８に加わる。アドレスバスには
どのレジスタにデータを格納するかを指示するアドレス
信号が加わり、デコーダ３８はその指示に従ってセレク
タ３７を切り替える。例えばレジスタ２６への指示であ
るならば、セレクタ３７にレジスタ２６を選択し、デー
タバスに加える信号をそのレジスタ２６に出力する。電
源制御部３０′のデータバスとアドレスバスも同様であ
り、セレクタ３７′，３８′によって選択的にレジスタ
２７，２７′に出力される。
る。電源制御部３０，３０′からは共通制御部２５に対
するデータバスとアドレスバスがそれぞれ出力されてお
り、電源制御部３０のデータバスはセレクタ３７に、ア
ドレスバスはデコーダ３８に加わる。アドレスバスには
どのレジスタにデータを格納するかを指示するアドレス
信号が加わり、デコーダ３８はその指示に従ってセレク
タ３７を切り替える。例えばレジスタ２６への指示であ
るならば、セレクタ３７にレジスタ２６を選択し、デー
タバスに加える信号をそのレジスタ２６に出力する。電
源制御部３０′のデータバスとアドレスバスも同様であ
り、セレクタ３７′，３８′によって選択的にレジスタ
２７，２７′に出力される。
【００２６】上述した制御によってデータバスのデータ
はレジスタ２６，２７やレジスタ２６′，２７′に格納
される。そして格納されたデータは出力され、オアゲー
ト２８，２８′に加わる。その一方が例えばリセットや
障害等によって変更されても電源部２３，２４は正常に
動作する。
はレジスタ２６，２７やレジスタ２６′，２７′に格納
される。そして格納されたデータは出力され、オアゲー
ト２８，２８′に加わる。その一方が例えばリセットや
障害等によって変更されても電源部２３，２４は正常に
動作する。
【００２７】１個の電源制御部が抜かれ、共通制御部２
５から切り離された場合は電源制御レジスタに対してリ
セット信号が印加され、レジスタの出力は０になる。し
かし、電源制御部が電源部の運転中に抜き去された場合
でも、他系の電源制御部が電源の運転を指示する１をレ
ジスタに書き込んでいる限り電源は運転を継続する。
５から切り離された場合は電源制御レジスタに対してリ
セット信号が印加され、レジスタの出力は０になる。し
かし、電源制御部が電源部の運転中に抜き去された場合
でも、他系の電源制御部が電源の運転を指示する１をレ
ジスタに書き込んでいる限り電源は運転を継続する。
【００２８】さらに詳細に説明する。電源制御部３０，
３１は二重化され、共通制御部２５内のレジスタ２６，
２６′、レジスタ２７，２７′にはそれぞれ対応する電
源制御部３０，３１からクロックが図示しないが供給さ
れている。電源部への運転を指示する場合には、電源制
御部３０，３１がその配下のレジスタの電源部の運転を
指示するビットに１を書き込むことによって行われ、電
源部の運転停止はこのビットに０を書き込むことで行わ
れる。レジスタに格納されたビットの値は論理和がとら
れて電源部に対し制御信号として出力される。
３１は二重化され、共通制御部２５内のレジスタ２６，
２６′、レジスタ２７，２７′にはそれぞれ対応する電
源制御部３０，３１からクロックが図示しないが供給さ
れている。電源部への運転を指示する場合には、電源制
御部３０，３１がその配下のレジスタの電源部の運転を
指示するビットに１を書き込むことによって行われ、電
源部の運転停止はこのビットに０を書き込むことで行わ
れる。レジスタに格納されたビットの値は論理和がとら
れて電源部に対し制御信号として出力される。
【００２９】制御信号は出力“１”で電源部の運転を、
出力“０”で運転の停止を指示しており、共通制御部か
ら電源部に対し出力される信号はレジスタ２６とレジス
タ２７との論理和をとっているので電源制御部１，２の
両方が電源部の運転停止を意味する０を該当するレジス
タに書き込まない限り電源部は運転を継続する。
出力“０”で運転の停止を指示しており、共通制御部か
ら電源部に対し出力される信号はレジスタ２６とレジス
タ２７との論理和をとっているので電源制御部１，２の
両方が電源部の運転停止を意味する０を該当するレジス
タに書き込まない限り電源部は運転を継続する。
【００３０】一方、電源制御部はそれ自身の障害のため
に誤って当該レジスタに０を書き込んだ場合でも電源部
に対して運転停止を意味する０が出力されず、電源切断
には至らない。電源制御部３０，３１が障害を検出した
場合、もしくは電源制御部が取り外された場合には対応
するリセット信号が入力され、レジスタがリセットされ
るが、どちらか一方の電源制御部が正常に動作していれ
ば電源部は運転を継続する。
に誤って当該レジスタに０を書き込んだ場合でも電源部
に対して運転停止を意味する０が出力されず、電源切断
には至らない。電源制御部３０，３１が障害を検出した
場合、もしくは電源制御部が取り外された場合には対応
するリセット信号が入力され、レジスタがリセットされ
るが、どちらか一方の電源制御部が正常に動作していれ
ば電源部は運転を継続する。
【００３１】以上、本発明の実施例を用いて詳細に説明
したが、本実施例によれば、レジスタ２６，２７の出力
をオアゲートに加えているが、本発明はこれに限るもの
ではなく、例えば“０”で動作、“１”で運転の停止で
あるならばアンドゲートでもよい。さらには、電源部の
論理によってはノアゲートやナンドゲートでもよい。
したが、本実施例によれば、レジスタ２６，２７の出力
をオアゲートに加えているが、本発明はこれに限るもの
ではなく、例えば“０”で動作、“１”で運転の停止で
あるならばアンドゲートでもよい。さらには、電源部の
論理によってはノアゲートやナンドゲートでもよい。
【００３２】
【発明の効果】以上本発明によれば、個々の電源制御部
は独立して動作しており、冗長化しているため、１個の
電源制御部の障害が装置全体の運転に影響を及ぼすこと
はなく信頼性を向上している。また、電源装置の運転中
に電源制御部の交換が可能であり、電源装置の保守性の
向上に効果が有する。
は独立して動作しており、冗長化しているため、１個の
電源制御部の障害が装置全体の運転に影響を及ぼすこと
はなく信頼性を向上している。また、電源装置の運転中
に電源制御部の交換が可能であり、電源装置の保守性の
向上に効果が有する。
【図１】本発明の原理ブロック図である。
【図２】本発明の実施例の構成図である。
【図３】電源制御装置の構成図である。
【図４】共通制御部の詳細な構成図である。
【図５】従来の電源装置の説明図である。
【図６】従来の電源制御の構成図である。
１−１，１−２，・・・，１−ｎ 電源制御部 ２ 共通制御部 ３ 電源部
Claims (2)
- 【請求項１】 電源（３）を制御する制御信号を出力す
る複数の電源制御部（１−１，１−２，・・・，１−
ｎ）と、 該電源制御部（１−１，１−２，・・・，１−ｎ）のそ
れぞれの制御信号が加わり、少なくとも１個の制御信号
が前記電源（３）の運転継続を指示している際には、前
記電源（３）の運転継続信号を出力する共通制御部
（２）とを有することを特徴とする電源制御装置。 - 【請求項２】 前記共通制御部（２）は制御信号を記憶
するレジスタと、該レジスタの出力が加わるオアゲート
を有し、オアゲートの出力を前記電源（３）に加えるこ
とを特徴とする請求項１記載の電源制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216795A JPH0556561A (ja) | 1991-08-28 | 1991-08-28 | 電源制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216795A JPH0556561A (ja) | 1991-08-28 | 1991-08-28 | 電源制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0556561A true JPH0556561A (ja) | 1993-03-05 |
Family
ID=16694000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3216795A Withdrawn JPH0556561A (ja) | 1991-08-28 | 1991-08-28 | 電源制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0556561A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011048534A (ja) * | 2009-08-26 | 2011-03-10 | Nec Corp | フォールトトレラントコンピュータ及び電源制御方法 |
| US9625558B2 (en) | 2014-03-17 | 2017-04-18 | Lsis Co., Ltd. | Duplex system |
| CN106627181A (zh) * | 2015-09-10 | 2017-05-10 | 北汽福田汽车股份有限公司 | 电池管理系统及包括其的车辆以及控制电池继电器的方法 |
-
1991
- 1991-08-28 JP JP3216795A patent/JPH0556561A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011048534A (ja) * | 2009-08-26 | 2011-03-10 | Nec Corp | フォールトトレラントコンピュータ及び電源制御方法 |
| US9625558B2 (en) | 2014-03-17 | 2017-04-18 | Lsis Co., Ltd. | Duplex system |
| CN106627181A (zh) * | 2015-09-10 | 2017-05-10 | 北汽福田汽车股份有限公司 | 电池管理系统及包括其的车辆以及控制电池继电器的方法 |
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Legal Events
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