JPH09289323A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09289323A JPH09289323A JP8101584A JP10158496A JPH09289323A JP H09289323 A JPH09289323 A JP H09289323A JP 8101584 A JP8101584 A JP 8101584A JP 10158496 A JP10158496 A JP 10158496A JP H09289323 A JPH09289323 A JP H09289323A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＩ基板を用いて、製造期間が短く、か
つ、コストを減少させることのできる半導体装置の製造
方法を提供する。 【解決手段】 ＳＯＩ基板１の活性シリコン層１ｃの素
子間分離を行うことにより複数の素子分離領域８を形成
し、素子分離領域８が形成された面全面にＮウェル領域
形成用の不純物のイオン注入を行った後、Ｐウェル領域
形成用マスク９を用いてＮウェル領域形成用の不純物の
イオン注入を行う。次に、Ｐ型高濃度不純物拡散用マス
ク１０を用いて２種類の不純物のイオン注入を行った後
に、Ｎ型高濃度不純物拡散用マスク１１を用いて２種類
の不純物のイオン注入を行う。続いて、絶縁膜１ｂの所
望の位置にポリシリコン層７ａを堆積させた後、抵抗値
調整を行い、所定形状にパターニングすることによりポ
リシリコン抵抗７を形成する。そして、素子分離領域８
及びポリシリコン抵抗７上にゲート酸化膜１２を形成し
て、コンタクトホール１３を形成し、最後に、金属配線
１４を形成する。
つ、コストを減少させることのできる半導体装置の製造
方法を提供する。 【解決手段】 ＳＯＩ基板１の活性シリコン層１ｃの素
子間分離を行うことにより複数の素子分離領域８を形成
し、素子分離領域８が形成された面全面にＮウェル領域
形成用の不純物のイオン注入を行った後、Ｐウェル領域
形成用マスク９を用いてＮウェル領域形成用の不純物の
イオン注入を行う。次に、Ｐ型高濃度不純物拡散用マス
ク１０を用いて２種類の不純物のイオン注入を行った後
に、Ｎ型高濃度不純物拡散用マスク１１を用いて２種類
の不純物のイオン注入を行う。続いて、絶縁膜１ｂの所
望の位置にポリシリコン層７ａを堆積させた後、抵抗値
調整を行い、所定形状にパターニングすることによりポ
リシリコン抵抗７を形成する。そして、素子分離領域８
及びポリシリコン抵抗７上にゲート酸化膜１２を形成し
て、コンタクトホール１３を形成し、最後に、金属配線
１４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特に半導体集積回路の製造方
法に関する。
方法に関するものであり、特に半導体集積回路の製造方
法に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳを用いたゲートアレイ等
の高密度半導体集積回路はバルクＳｉを用いたものが主
流であり、ＳＯＩ（Silicon on Insulator）基板を用
いたものは数が少なかった。これは、ＳＯＩ基板のコス
トが、バルクＳｉに比べて約１０倍と非常に高価である
ことが一因になっている。
の高密度半導体集積回路はバルクＳｉを用いたものが主
流であり、ＳＯＩ（Silicon on Insulator）基板を用
いたものは数が少なかった。これは、ＳＯＩ基板のコス
トが、バルクＳｉに比べて約１０倍と非常に高価である
ことが一因になっている。
【０００３】
【発明が解決しようとする課題】ところが、バルクＳｉ
を用いた工程は、１層配線の工程でも標準でマスク回数
が１０回以上であり、また、製造期間においても長いウ
ェルドライブ等があるために２ヶ月程かかるという問題
があった。
を用いた工程は、１層配線の工程でも標準でマスク回数
が１０回以上であり、また、製造期間においても長いウ
ェルドライブ等があるために２ヶ月程かかるという問題
があった。
【０００４】また、抵抗，ダイオード，コンデンサ等の
受動素子を組み込む場合、工程数が増えて製造期間が更
に長くなるという問題があった。
受動素子を組み込む場合、工程数が増えて製造期間が更
に長くなるという問題があった。
【０００５】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ＳＯＩ基板を用い
て、製造期間が短く、かつ、コストを減少させることの
できる半導体装置の製造方法を提供することにある。
であり、その目的とするところは、ＳＯＩ基板を用い
て、製造期間が短く、かつ、コストを減少させることの
できる半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
支持体シリコン基板と該支持体シリコン基板上に形成さ
れた絶縁膜と該絶縁膜上に形成された活性シリコン層と
が一体的に構成されたＳＯＩ基板の活性シリコン層の所
望の位置を、前記絶縁膜に到達するまでエッチングを行
うことにより前記活性シリコン層から成る複数の素子分
離領域を形成し、前記ＳＯＩ基板の前記素子分離領域が
形成された面全面にＮウェル領域形成用の不純物のイオ
ン注入を行うことによりＰＭＯＳ形成用の前記素子分離
領域のＭＯＳ構造における閾値を制御し、前記ＰＭＯＳ
形成用の前記素子分離領域上にフォトレジストを塗布
し、ＮＭＯＳ形成用の前記素子分離領域上にはフォトレ
ジストを塗布しないようにして、Ｐウェル領域形成用の
不純物のイオン注入を行うことにより前記ＮＭＯＳ形成
用の前記素子分離領域のＭＯＳ構造における閾値を制御
した後、前記フォトレジストを除去し、所望の位置にフ
ォトレジストを塗布して前記ＰＭＯＳ及びＮＭＯＳのソ
ース及びドレイン領域形成用の不純物のイオン注入を行
った後、前記フォトレジストを除去し、前記素子分離領
域上に熱酸化によりゲート酸化膜を形成して該酸化膜の
所望の位置に前記素子分離領域に到達する開口部を形成
し、該開口部を埋め込むように金属配線を行うことによ
りＣＭＯＳを形成するようにしたことを特徴とするもの
である。
支持体シリコン基板と該支持体シリコン基板上に形成さ
れた絶縁膜と該絶縁膜上に形成された活性シリコン層と
が一体的に構成されたＳＯＩ基板の活性シリコン層の所
望の位置を、前記絶縁膜に到達するまでエッチングを行
うことにより前記活性シリコン層から成る複数の素子分
離領域を形成し、前記ＳＯＩ基板の前記素子分離領域が
形成された面全面にＮウェル領域形成用の不純物のイオ
ン注入を行うことによりＰＭＯＳ形成用の前記素子分離
領域のＭＯＳ構造における閾値を制御し、前記ＰＭＯＳ
形成用の前記素子分離領域上にフォトレジストを塗布
し、ＮＭＯＳ形成用の前記素子分離領域上にはフォトレ
ジストを塗布しないようにして、Ｐウェル領域形成用の
不純物のイオン注入を行うことにより前記ＮＭＯＳ形成
用の前記素子分離領域のＭＯＳ構造における閾値を制御
した後、前記フォトレジストを除去し、所望の位置にフ
ォトレジストを塗布して前記ＰＭＯＳ及びＮＭＯＳのソ
ース及びドレイン領域形成用の不純物のイオン注入を行
った後、前記フォトレジストを除去し、前記素子分離領
域上に熱酸化によりゲート酸化膜を形成して該酸化膜の
所望の位置に前記素子分離領域に到達する開口部を形成
し、該開口部を埋め込むように金属配線を行うことによ
りＣＭＯＳを形成するようにしたことを特徴とするもの
である。
【０００７】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法において、前記ＰＭＯＳ及びＮＭＯ
Ｓのソース及びドレイン領域形成用の不純物として、複
数種類の不純物をイオン注入し、拡散速度の差を利用し
て前記ソース及びドレイン領域に濃度勾配をつけたこと
を特徴とするものである。
導体装置の製造方法において、前記ＰＭＯＳ及びＮＭＯ
Ｓのソース及びドレイン領域形成用の不純物として、複
数種類の不純物をイオン注入し、拡散速度の差を利用し
て前記ソース及びドレイン領域に濃度勾配をつけたこと
を特徴とするものである。
【０００８】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置の製造方法において、前記Ｎウ
ェル領域形成用の不純物のイオン注入を行う前に前記素
子分離領域上に酸化膜を形成し、全ての前記イオン注入
終了後に前記酸化膜をエッチングにより除去するように
したことを特徴とするものである。
求項２記載の半導体装置の製造方法において、前記Ｎウ
ェル領域形成用の不純物のイオン注入を行う前に前記素
子分離領域上に酸化膜を形成し、全ての前記イオン注入
終了後に前記酸化膜をエッチングにより除去するように
したことを特徴とするものである。
【０００９】請求項４記載の発明は、請求項１乃至請求
項３記載の半導体装置の製造方法において、前記複数の
素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領域
及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記素
子分離領域の少なくとも１つを抵抗素子として用い、前
記ソース及びドレイン領域形成用の不純物のイオン注入
を行う際に、前記抵抗素子形成用の素子分離領域の所望
の位置に同時にイオン注入を行うことによりコンタクト
を形成するようにしたことを特徴とするものである。
項３記載の半導体装置の製造方法において、前記複数の
素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領域
及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記素
子分離領域の少なくとも１つを抵抗素子として用い、前
記ソース及びドレイン領域形成用の不純物のイオン注入
を行う際に、前記抵抗素子形成用の素子分離領域の所望
の位置に同時にイオン注入を行うことによりコンタクト
を形成するようにしたことを特徴とするものである。
【００１０】請求項５記載の発明は、請求項１乃至請求
項４記載の半導体装置の製造方法において、前記複数の
素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領域
及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記素
子分離領域の少なくとも１つをコンデンサとして用い、
前記ソース及びドレイン領域形成用の不純物のイオン注
入を行う際に、前記コンデンサ用の素子分離領域上に同
時にイオン注入を行うようにしたことを特徴とするもの
である。
項４記載の半導体装置の製造方法において、前記複数の
素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領域
及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記素
子分離領域の少なくとも１つをコンデンサとして用い、
前記ソース及びドレイン領域形成用の不純物のイオン注
入を行う際に、前記コンデンサ用の素子分離領域上に同
時にイオン注入を行うようにしたことを特徴とするもの
である。
【００１１】請求項６記載の発明は、請求項１乃至請求
項５記載の半導体装置の製造方法において、前記複数の
素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領域
及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記素
子分離領域の少なくとも１つをダイオードとして用い、
前記ソース及びドレイン領域形成用の不純物のイオン注
入を行う際に、前記ダイオード用の素子分離領域の所望
の位置に同時にイオン注入を行うことによりコンタクト
を形成するようにしたことを特徴とするものである。
項５記載の半導体装置の製造方法において、前記複数の
素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領域
及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記素
子分離領域の少なくとも１つをダイオードとして用い、
前記ソース及びドレイン領域形成用の不純物のイオン注
入を行う際に、前記ダイオード用の素子分離領域の所望
の位置に同時にイオン注入を行うことによりコンタクト
を形成するようにしたことを特徴とするものである。
【００１２】請求項７記載の発明は、請求項１乃至請求
項６記載の半導体装置の製造方法において、全ての前記
イオン注入終了後に、前記絶縁膜上の所望の位置にポリ
シリコン層を形成し、該ポリシリコン層に不純物のイオ
ン注入を行うことにより抵抗値調整をし、前記ポリシリ
コン層をポリシリコン抵抗として用いたことを特徴とす
るものである。
項６記載の半導体装置の製造方法において、全ての前記
イオン注入終了後に、前記絶縁膜上の所望の位置にポリ
シリコン層を形成し、該ポリシリコン層に不純物のイオ
ン注入を行うことにより抵抗値調整をし、前記ポリシリ
コン層をポリシリコン抵抗として用いたことを特徴とす
るものである。
【００１３】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ基板１上にＣＭＯＳ及び受動素子を製造す
る工程の前段を示す略断面図であり、図２は、本実施形
態に係るＳＯＩ基板１上にＣＭＯＳ及び受動素子を製造
する工程の後段を示す略断面図である。なお、本実施形
態においては、説明の便宜上ＳＯＩ基板１上にＮＭＯＳ
２，ＰＭＯＳ３，拡散抵抗４，ダイオード５，コンデン
サ６，ポリシリコン抵抗７を形成する場合について説明
する。ＳＯＩ（Silicon on Insulator）基板１は、支
持体シリコン基板１ａと、支持体シリコン基板１ａ上に
形成されたシリコン酸化膜等の絶縁膜１ｂと、絶縁膜１
ｂ上に形成された半導体素子領域となる活性シリコン層
１ｃとが一体的に構成されている（図１（ａ））。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ基板１上にＣＭＯＳ及び受動素子を製造す
る工程の前段を示す略断面図であり、図２は、本実施形
態に係るＳＯＩ基板１上にＣＭＯＳ及び受動素子を製造
する工程の後段を示す略断面図である。なお、本実施形
態においては、説明の便宜上ＳＯＩ基板１上にＮＭＯＳ
２，ＰＭＯＳ３，拡散抵抗４，ダイオード５，コンデン
サ６，ポリシリコン抵抗７を形成する場合について説明
する。ＳＯＩ（Silicon on Insulator）基板１は、支
持体シリコン基板１ａと、支持体シリコン基板１ａ上に
形成されたシリコン酸化膜等の絶縁膜１ｂと、絶縁膜１
ｂ上に形成された半導体素子領域となる活性シリコン層
１ｃとが一体的に構成されている（図１（ａ））。
【００１４】なお、ＳＯＩ基板１の形成方法としては、
絶縁層上に気相，液相，固相の各相で単結晶シリコンを
成長させるＳＯＩ成長法や、基板を張り合わせる張り合
わせＳＯＩ法や、単結晶シリコン基板中に酸素をイオン
注入して内部に絶縁層を形成するＳＩＭＯＸ（Silicon
Implanted Oxidation）法や、陽極酸化によってシリ
コンを部分的に多孔質化して酸化することにより形成す
る方法等がある。
絶縁層上に気相，液相，固相の各相で単結晶シリコンを
成長させるＳＯＩ成長法や、基板を張り合わせる張り合
わせＳＯＩ法や、単結晶シリコン基板中に酸素をイオン
注入して内部に絶縁層を形成するＳＩＭＯＸ（Silicon
Implanted Oxidation）法や、陽極酸化によってシリ
コンを部分的に多孔質化して酸化することにより形成す
る方法等がある。
【００１５】先ず、ＳＯＩ基板１の活性シリコン層１ｃ
の所望の位置を、絶縁層１ｂに到達するようにエッチン
グを行うことにより素子分離領域８を形成し、後述する
ＰＭＯＳ３の閾値制御のために、リン（Ｐ+）等のＮウ
ェル領域形成用の不純物をＳＯＩ基板１の活性シリコン
層１ｃが形成されている面全面にイオン注入を行う（図
１（ｂ））。なお、活性シリコン層１ｃの素子間分離を
行う方法の一例としては、活性シリコン層１ｃ上に熱酸
化を行うことによりシリコン酸化膜を形成し、前記シリ
コン酸化膜をフォトリソグラフィ技術及びエッチング技
術を用いて所定形状にパターニングし、パターニングさ
れたシリコン酸化膜をマスクとしてフッ化水素（ＨＦ）
と硝酸（ＨＮＯ3）の混合液を用いて活性シリコン層１
ｃのエッチングを行い、シリコン酸化膜をＨＦ水溶液等
のエッチャントを用いて除去することにより素子間分離
を行う方法である。
の所望の位置を、絶縁層１ｂに到達するようにエッチン
グを行うことにより素子分離領域８を形成し、後述する
ＰＭＯＳ３の閾値制御のために、リン（Ｐ+）等のＮウ
ェル領域形成用の不純物をＳＯＩ基板１の活性シリコン
層１ｃが形成されている面全面にイオン注入を行う（図
１（ｂ））。なお、活性シリコン層１ｃの素子間分離を
行う方法の一例としては、活性シリコン層１ｃ上に熱酸
化を行うことによりシリコン酸化膜を形成し、前記シリ
コン酸化膜をフォトリソグラフィ技術及びエッチング技
術を用いて所定形状にパターニングし、パターニングさ
れたシリコン酸化膜をマスクとしてフッ化水素（ＨＦ）
と硝酸（ＨＮＯ3）の混合液を用いて活性シリコン層１
ｃのエッチングを行い、シリコン酸化膜をＨＦ水溶液等
のエッチャントを用いて除去することにより素子間分離
を行う方法である。
【００１６】次に、ＰＭＯＳ３を製造する部分上にＰウ
ェル領域形成用マスク９をして、後述するＮＭＯＳ２の
閾値制御のために、ボロン（Ｂ+）等のＮウェル領域形
成用の不純物をＳＯＩ基板１の活性シリコン層１ｃが形
成されている面全面にイオン注入を行う（図１
（ｃ））。
ェル領域形成用マスク９をして、後述するＮＭＯＳ２の
閾値制御のために、ボロン（Ｂ+）等のＮウェル領域形
成用の不純物をＳＯＩ基板１の活性シリコン層１ｃが形
成されている面全面にイオン注入を行う（図１
（ｃ））。
【００１７】なお、本実施形態においては、図１，図２
において拡散抵抗４，ダイオード５，コンデンサ６をＮ
型で製造する場合について示しているが、これに限定さ
れる必要はなく、Ｐ型で製造する場合には、図１（ｃ）
の工程において拡散抵抗４，ダイオード５，コンデンサ
６上にＰウェル領域形成用マスク９を被せないようにす
れば良い。
において拡散抵抗４，ダイオード５，コンデンサ６をＮ
型で製造する場合について示しているが、これに限定さ
れる必要はなく、Ｐ型で製造する場合には、図１（ｃ）
の工程において拡散抵抗４，ダイオード５，コンデンサ
６上にＰウェル領域形成用マスク９を被せないようにす
れば良い。
【００１８】続いて、ＰＭＯＳ３のソース及びドレイン
領域形成，拡散抵抗４及びダイオード５のコンタクト形
成，コンデンサ６形成のために、Ｐ型高濃度不純物拡散
用マスク１０を用いてイオン注入を行った（図１
（ｄ））後、ＮＭＯＳ２のソース及びドレイン領域形成
のために、Ｎ型高濃度不純物拡散用マスク１１を用いて
イオン注入を行う（図１（ｅ））。
領域形成，拡散抵抗４及びダイオード５のコンタクト形
成，コンデンサ６形成のために、Ｐ型高濃度不純物拡散
用マスク１０を用いてイオン注入を行った（図１
（ｄ））後、ＮＭＯＳ２のソース及びドレイン領域形成
のために、Ｎ型高濃度不純物拡散用マスク１１を用いて
イオン注入を行う（図１（ｅ））。
【００１９】ここで、Ｎ型及びＰ型の高濃度不純物のイ
オン注入を行う際に、２種類のイオン源、例えばＮ型の
場合ではリン（Ｐ+）及びヒ素（Ａｓ+），Ｐ型の場合で
はボロン（Ｂ+）及び２フッ化ボロン（ＢＦ2 +）を同時
に注入し、後工程の熱拡散工程の時にこの２種類のイオ
ン源の拡散速度の差を利用してソース及びドレイン領域
に濃度勾配をつけるようにすれば耐圧の向上をはかるこ
とができる。
オン注入を行う際に、２種類のイオン源、例えばＮ型の
場合ではリン（Ｐ+）及びヒ素（Ａｓ+），Ｐ型の場合で
はボロン（Ｂ+）及び２フッ化ボロン（ＢＦ2 +）を同時
に注入し、後工程の熱拡散工程の時にこの２種類のイオ
ン源の拡散速度の差を利用してソース及びドレイン領域
に濃度勾配をつけるようにすれば耐圧の向上をはかるこ
とができる。
【００２０】また、拡散抵抗４，ダイオード５，コンデ
ンサ６をＰ型で製造した場合には、拡散抵抗４及びダイ
オード５のコンタクト形成，コンデンサ６形成にはＰ型
の高濃度不純物拡散を行う。
ンサ６をＰ型で製造した場合には、拡散抵抗４及びダイ
オード５のコンタクト形成，コンデンサ６形成にはＰ型
の高濃度不純物拡散を行う。
【００２１】なお、本実施形態においては、Ｎ型の高濃
度不純物のイオン注入を行った後に、Ｐ型の高濃度不純
物のイオン注入を行うようにしたが、これに限定される
必要はなく、Ｐ型の高濃度不純物のイオン注入を行った
後に、Ｎ型の高濃度不純物のイオン注入を行うようにし
ても良い。
度不純物のイオン注入を行った後に、Ｐ型の高濃度不純
物のイオン注入を行うようにしたが、これに限定される
必要はなく、Ｐ型の高濃度不純物のイオン注入を行った
後に、Ｎ型の高濃度不純物のイオン注入を行うようにし
ても良い。
【００２２】また、本実施形態においては、２種類のイ
オン源をイオン注入する場合について説明したが、これ
に限定される必要はなく、３種類以上のイオン源をイオ
ン注入するようにしても良い。
オン源をイオン注入する場合について説明したが、これ
に限定される必要はなく、３種類以上のイオン源をイオ
ン注入するようにしても良い。
【００２３】続いて、原料ガスとしてシラン（Ｓｉ
Ｈ4）を用いた減圧ＣＶＤ法等によりポリシリコン層７
ａを堆積して、ポリシリコン層７ａの抵抗値調整のため
に三塩化ホスホリル（ＰＯＣｌ3）をイオン注入した
後、所定形状にパターニングしてポリシリコン抵抗７を
製造する（図２（ｆ））。なお、ポリシリコン抵抗７の
製造方法の一例としては、ポリシリコン層７ａ上にフォ
トレジストを塗布後、露光，現像を行って所望の位置に
開口部を形成し、前記フォトレジストをマスクとしてド
ライエッチングによりポリシリコン層７ａのエッチング
を行った後、プラズマアッシング等によりフォトレジス
トを除去することによりポリシリコン抵抗７を製造する
方法である。
Ｈ4）を用いた減圧ＣＶＤ法等によりポリシリコン層７
ａを堆積して、ポリシリコン層７ａの抵抗値調整のため
に三塩化ホスホリル（ＰＯＣｌ3）をイオン注入した
後、所定形状にパターニングしてポリシリコン抵抗７を
製造する（図２（ｆ））。なお、ポリシリコン抵抗７の
製造方法の一例としては、ポリシリコン層７ａ上にフォ
トレジストを塗布後、露光，現像を行って所望の位置に
開口部を形成し、前記フォトレジストをマスクとしてド
ライエッチングによりポリシリコン層７ａのエッチング
を行った後、プラズマアッシング等によりフォトレジス
トを除去することによりポリシリコン抵抗７を製造する
方法である。
【００２４】そして、ＮＭＯＳ２，ＰＭＯＳ３，拡散抵
抗４，ダイオード５，コンデンサ６，ポリシリコン抵抗
７の製造する部分にシリコン酸化膜等のゲート酸化膜１
２を形成し（図２（ｇ））、コンタクトホール形成用マ
スク（図示せず）を用いてコンタクトホール１３を形成
する（図２（ｈ））。なお、コンタクトホール１３の形
成方法の一例としては、ゲート酸化膜１２上にフォトレ
ジストを塗布後、露光，現像を行うことにより所望の位
置に開口部を形成し、前記フォトレジストをマスクとし
てドライエッチングを行った後、プラズマアッシング等
によりフォトレジストを除去することにより形成でき
る。
抗４，ダイオード５，コンデンサ６，ポリシリコン抵抗
７の製造する部分にシリコン酸化膜等のゲート酸化膜１
２を形成し（図２（ｇ））、コンタクトホール形成用マ
スク（図示せず）を用いてコンタクトホール１３を形成
する（図２（ｈ））。なお、コンタクトホール１３の形
成方法の一例としては、ゲート酸化膜１２上にフォトレ
ジストを塗布後、露光，現像を行うことにより所望の位
置に開口部を形成し、前記フォトレジストをマスクとし
てドライエッチングを行った後、プラズマアッシング等
によりフォトレジストを除去することにより形成でき
る。
【００２５】ここで、本実施形態においては、ゲート酸
化膜１２を熱酸化により形成するようにしており、この
熱酸化工程によりこれまでの工程においてイオン注入し
てきた不純物をまとめて熱拡散（ドライブ）することが
できる。
化膜１２を熱酸化により形成するようにしており、この
熱酸化工程によりこれまでの工程においてイオン注入し
てきた不純物をまとめて熱拡散（ドライブ）することが
できる。
【００２６】最後に、コンタクトホール１３を埋め込む
ように金属配線１４を行うことによりＳＯＩ基板１上
に、ＮＭＯＳ２，ＰＭＯＳ３，拡散抵抗４，ダイオード
５，コンデンサ６，ポリシリコン抵抗７を製造する（図
２（ｉ））。なお、金属配線１４の形成方法の一例とし
ては、アルミニウム（Ａｌ）をターゲットに用いてスパ
ッタリングを行うことによりアルミニウム層を形成し、
フォトリソグラフィ技術及びエッチング技術を用いて所
定形状にパターニングすることにより形成する。
ように金属配線１４を行うことによりＳＯＩ基板１上
に、ＮＭＯＳ２，ＰＭＯＳ３，拡散抵抗４，ダイオード
５，コンデンサ６，ポリシリコン抵抗７を製造する（図
２（ｉ））。なお、金属配線１４の形成方法の一例とし
ては、アルミニウム（Ａｌ）をターゲットに用いてスパ
ッタリングを行うことによりアルミニウム層を形成し、
フォトリソグラフィ技術及びエッチング技術を用いて所
定形状にパターニングすることにより形成する。
【００２７】従って、本実施形態においては、ＳＯＩ基
板１上にＣＭＯＳを製造する際に、アナログ回路に必要
な拡散抵抗４，ダイオード５，コンデンサ６，ポリシリ
コン抵抗７等を混在させようとした場合でもほとんどプ
ロセス変更をする必要がなく、製造期間を減少させるこ
とができる。また、本実施形態においては、表面の段差
が非常に少ないため、表面平滑化をする工程を省略する
ことができ、更に多層配線をする場合にも有効である。
板１上にＣＭＯＳを製造する際に、アナログ回路に必要
な拡散抵抗４，ダイオード５，コンデンサ６，ポリシリ
コン抵抗７等を混在させようとした場合でもほとんどプ
ロセス変更をする必要がなく、製造期間を減少させるこ
とができる。また、本実施形態においては、表面の段差
が非常に少ないため、表面平滑化をする工程を省略する
ことができ、更に多層配線をする場合にも有効である。
【００２８】なお、本実施形態に用いられるマスクとし
ては、フォトレジスト等が用いられる。また、本実施形
態においては、素子分離領域８上に直接不純物をイオン
注入する場合について説明したが、これに限定される必
要はなく、例えばイオン注入する前に素子分離領域８上
にシリコン酸化膜を形成し、全てのイオン注入が終了し
た後に前記シリコン酸化膜を除去するようにすれば、イ
オン注入による素子分離領域８表面の劣化を防止するこ
とができるとともに、チャネリングを防止することがで
きる。
ては、フォトレジスト等が用いられる。また、本実施形
態においては、素子分離領域８上に直接不純物をイオン
注入する場合について説明したが、これに限定される必
要はなく、例えばイオン注入する前に素子分離領域８上
にシリコン酸化膜を形成し、全てのイオン注入が終了し
た後に前記シリコン酸化膜を除去するようにすれば、イ
オン注入による素子分離領域８表面の劣化を防止するこ
とができるとともに、チャネリングを防止することがで
きる。
【００２９】
【発明の効果】請求項１記載の発明は、支持体シリコン
基板と支持体シリコン基板上に形成された絶縁膜と絶縁
膜上に形成された活性シリコン層とが一体的に構成され
たＳＯＩ基板の活性シリコン層の所望の位置を、絶縁膜
に到達するまでエッチングを行うことにより活性シリコ
ン層から成る複数の素子分離領域を形成し、ＳＯＩ基板
の素子分離領域が形成された面全面にＮウェル領域形成
用の不純物のイオン注入を行うことによりＰＭＯＳ形成
用の素子分離領域のＭＯＳ構造における閾値を制御し、
ＰＭＯＳ形成用の素子分離領域上にフォトレジストを塗
布し、ＮＭＯＳ形成用の素子分離領域上にはフォトレジ
ストを塗布しないようにして、Ｐウェル領域形成用の不
純物のイオン注入を行うことによりＮＭＯＳ形成用の素
子分離領域のＭＯＳ構造における閾値を制御した後、フ
ォトレジストを除去し、所望の位置にフォトレジストを
塗布してＰＭＯＳ及びＮＭＯＳのソース及びドレイン領
域形成用の不純物のイオン注入を行った後、フォトレジ
ストを除去し、素子分離領域上に熱酸化によりゲート酸
化膜を形成して酸化膜の所望の位置に素子分離領域に到
達する開口部を形成し、開口部を埋め込むように金属配
線を行うことによりＣＭＯＳを形成するようにしたの
で、マスクをする回数を少なくすることができ、ＳＯＩ
基板を用いて、製造期間が短く、かつ、コストを減少さ
せることのできる半導体装置の製造方法を提供すること
ができた。
基板と支持体シリコン基板上に形成された絶縁膜と絶縁
膜上に形成された活性シリコン層とが一体的に構成され
たＳＯＩ基板の活性シリコン層の所望の位置を、絶縁膜
に到達するまでエッチングを行うことにより活性シリコ
ン層から成る複数の素子分離領域を形成し、ＳＯＩ基板
の素子分離領域が形成された面全面にＮウェル領域形成
用の不純物のイオン注入を行うことによりＰＭＯＳ形成
用の素子分離領域のＭＯＳ構造における閾値を制御し、
ＰＭＯＳ形成用の素子分離領域上にフォトレジストを塗
布し、ＮＭＯＳ形成用の素子分離領域上にはフォトレジ
ストを塗布しないようにして、Ｐウェル領域形成用の不
純物のイオン注入を行うことによりＮＭＯＳ形成用の素
子分離領域のＭＯＳ構造における閾値を制御した後、フ
ォトレジストを除去し、所望の位置にフォトレジストを
塗布してＰＭＯＳ及びＮＭＯＳのソース及びドレイン領
域形成用の不純物のイオン注入を行った後、フォトレジ
ストを除去し、素子分離領域上に熱酸化によりゲート酸
化膜を形成して酸化膜の所望の位置に素子分離領域に到
達する開口部を形成し、開口部を埋め込むように金属配
線を行うことによりＣＭＯＳを形成するようにしたの
で、マスクをする回数を少なくすることができ、ＳＯＩ
基板を用いて、製造期間が短く、かつ、コストを減少さ
せることのできる半導体装置の製造方法を提供すること
ができた。
【００３０】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法において、ＰＭＯＳ及びＮＭＯＳの
ソース及びドレイン領域形成用の不純物として、複数種
類の不純物をイオン注入し、拡散速度の差を利用してソ
ース及びドレイン領域に濃度勾配をつけたので、ＮＭＯ
Ｓ及びＰＭＯＳの耐圧の向上を図ることができる。
導体装置の製造方法において、ＰＭＯＳ及びＮＭＯＳの
ソース及びドレイン領域形成用の不純物として、複数種
類の不純物をイオン注入し、拡散速度の差を利用してソ
ース及びドレイン領域に濃度勾配をつけたので、ＮＭＯ
Ｓ及びＰＭＯＳの耐圧の向上を図ることができる。
【００３１】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置の製造方法において、Ｎウェル
領域形成用の不純物のイオン注入を行う前に素子分離領
域上に酸化膜を形成し、全てのイオン注入終了後に酸化
膜をエッチングにより除去するようにしたので、イオン
注入による素子分離領域の劣化を防止するとともに、チ
ャネリングを防止することができる。
求項２記載の半導体装置の製造方法において、Ｎウェル
領域形成用の不純物のイオン注入を行う前に素子分離領
域上に酸化膜を形成し、全てのイオン注入終了後に酸化
膜をエッチングにより除去するようにしたので、イオン
注入による素子分離領域の劣化を防止するとともに、チ
ャネリングを防止することができる。
【００３２】請求項４記載の発明は、請求項１乃至請求
項３記載の半導体装置の製造方法において、複数の素子
分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰＭ
ＯＳ形成用の素子分離領域を除いた素子分離領域の少な
くとも１つを抵抗素子として用い、ソース及びドレイン
領域形成用の不純物のイオン注入を行う際に、抵抗素子
形成用の素子分離領域の所望の位置に同時にイオン注入
を行うことによりコンタクトを形成するようにしたの
で、ＣＭＯＳを形成する際のプロセス変更をすることな
く抵抗素子を製造することができる。
項３記載の半導体装置の製造方法において、複数の素子
分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰＭ
ＯＳ形成用の素子分離領域を除いた素子分離領域の少な
くとも１つを抵抗素子として用い、ソース及びドレイン
領域形成用の不純物のイオン注入を行う際に、抵抗素子
形成用の素子分離領域の所望の位置に同時にイオン注入
を行うことによりコンタクトを形成するようにしたの
で、ＣＭＯＳを形成する際のプロセス変更をすることな
く抵抗素子を製造することができる。
【００３３】請求項５記載の発明は、請求項１乃至請求
項４記載の半導体装置の製造方法において、複数の素子
分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰＭ
ＯＳ形成用の素子分離領域を除いた素子分離領域の少な
くとも１つをコンデンサとして用い、ソース及びドレイ
ン領域形成用の不純物のイオン注入を行う際に、コンデ
ンサ用の素子分離領域上に同時にイオン注入を行うよう
にしたので、ＣＭＯＳを形成する際のプロセス変更をす
ることなくコンデンサを製造することができる。
項４記載の半導体装置の製造方法において、複数の素子
分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰＭ
ＯＳ形成用の素子分離領域を除いた素子分離領域の少な
くとも１つをコンデンサとして用い、ソース及びドレイ
ン領域形成用の不純物のイオン注入を行う際に、コンデ
ンサ用の素子分離領域上に同時にイオン注入を行うよう
にしたので、ＣＭＯＳを形成する際のプロセス変更をす
ることなくコンデンサを製造することができる。
【００３４】請求項６記載の発明は、請求項１乃至請求
項５記載の半導体装置の製造方法において、複数の素子
分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰＭ
ＯＳ形成用の素子分離領域を除いた素子分離領域の少な
くとも１つをダイオードとして用い、ソース及びドレイ
ン領域形成用の不純物のイオン注入を行う際に、ダイオ
ード用の素子分離領域の所望の位置に同時にイオン注入
を行うことによりコンタクトを形成するようにしたの
で、ＣＭＯＳを形成する際のプロセス変更をすることな
くダイオードを製造することができる。
項５記載の半導体装置の製造方法において、複数の素子
分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰＭ
ＯＳ形成用の素子分離領域を除いた素子分離領域の少な
くとも１つをダイオードとして用い、ソース及びドレイ
ン領域形成用の不純物のイオン注入を行う際に、ダイオ
ード用の素子分離領域の所望の位置に同時にイオン注入
を行うことによりコンタクトを形成するようにしたの
で、ＣＭＯＳを形成する際のプロセス変更をすることな
くダイオードを製造することができる。
【００３５】請求項７記載の発明は、請求項１乃至請求
項６記載の半導体装置の製造方法において、全てのイオ
ン注入終了後に、絶縁膜上の所望の位置にポリシリコン
層を形成し、ポリシリコン層に不純物のイオン注入を行
うことにより抵抗値調整をし、ポリシリコン層をポリシ
リコン抵抗として用いたので、ＣＭＯＳを形成する際の
プロセス変更をほとんどすることなくポリシリコン抵抗
を製造することができる。
項６記載の半導体装置の製造方法において、全てのイオ
ン注入終了後に、絶縁膜上の所望の位置にポリシリコン
層を形成し、ポリシリコン層に不純物のイオン注入を行
うことにより抵抗値調整をし、ポリシリコン層をポリシ
リコン抵抗として用いたので、ＣＭＯＳを形成する際の
プロセス変更をほとんどすることなくポリシリコン抵抗
を製造することができる。
【図１】本発明の一実施形態に係るＳＯＩ基板上にＣＭ
ＯＳ及び受動素子を製造する工程の前段を示す略断面図
である。
ＯＳ及び受動素子を製造する工程の前段を示す略断面図
である。
【図２】本実施形態に係るＳＯＩ基板上にＣＭＯＳ及び
受動素子を製造する工程の後段を示す略断面図である。
受動素子を製造する工程の後段を示す略断面図である。
１ ＳＯＩ基板 １ａ 支持体シリコン基板 １ｂ 絶縁膜 １ｃ 活性シリコン層 ２ ＮＭＯＳ ３ ＰＭＯＳ ４ 拡散抵抗 ５ ダイオード ６ コンデンサ ７ ポリシリコン抵抗 ７ａ ポリシリコン層 ８ 素子分離領域 ９ Ｐウェル領域形成用マスク １０ Ｐ型高濃度不純物拡散用マスク １１ Ｎ型高濃度不純物拡散用マスク １２ ゲート酸化膜 １３ コンタクトホール １４ 金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/04 Ｃ 29/861 29/78 ６１３Ｚ 29/91 Ｅ
Claims (7)
- 【請求項１】 支持体シリコン基板と該支持体シリコン
基板上に形成された絶縁膜と該絶縁膜上に形成された活
性シリコン層とが一体的に構成されたＳＯＩ基板の活性
シリコン層の所望の位置を、前記絶縁膜に到達するまで
エッチングを行うことにより前記活性シリコン層から成
る複数の素子分離領域を形成し、前記ＳＯＩ基板の前記
素子分離領域が形成された面全面にＮウェル領域形成用
の不純物のイオン注入を行うことによりＰＭＯＳ形成用
の前記素子分離領域のＭＯＳ構造における閾値を制御
し、前記ＰＭＯＳ形成用の前記素子分離領域上にフォト
レジストを塗布し、ＮＭＯＳ形成用の前記素子分離領域
上にはフォトレジストを塗布しないようにして、Ｐウェ
ル領域形成用の不純物のイオン注入を行うことにより前
記ＮＭＯＳ形成用の前記素子分離領域のＭＯＳ構造にお
ける閾値を制御した後、前記フォトレジストを除去し、
所望の位置にフォトレジストを塗布して前記ＰＭＯＳ及
びＮＭＯＳのソース及びドレイン領域形成用の不純物の
イオン注入を行った後、前記フォトレジストを除去し、
前記素子分離領域上に熱酸化によりゲート酸化膜を形成
して該酸化膜の所望の位置に前記素子分離領域に到達す
る開口部を形成し、該開口部を埋め込むように金属配線
を行うことによりＣＭＯＳを形成するようにしたことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記ＰＭＯＳ及びＮＭＯＳのソース及び
ドレイン領域形成用の不純物として、複数種類の不純物
をイオン注入し、拡散速度の差を利用して前記ソース及
びドレイン領域に濃度勾配をつけたことを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 前記Ｎウェル領域形成用の不純物のイオ
ン注入を行う前に前記素子分離領域上に酸化膜を形成
し、全ての前記イオン注入終了後に前記酸化膜をエッチ
ングにより除去するようにしたことを特徴とする請求項
１または請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記複数の素子分離領域の内、前記ＮＭ
ＯＳ形成用の素子分離領域及び前記ＰＭＯＳ形成用の素
子分離領域を除いた前記素子分離領域の少なくとも１つ
を抵抗素子として用い、前記ソース及びドレイン領域形
成用の不純物のイオン注入を行う際に、前記抵抗素子形
成用の素子分離領域の所望の位置に同時にイオン注入を
行うことによりコンタクトを形成するようにしたことを
特徴とする請求項１乃至請求項３記載の半導体装置の製
造方法。 - 【請求項５】 前記複数の素子分離領域の内、前記ＮＭ
ＯＳ形成用の素子分離領域及び前記ＰＭＯＳ形成用の素
子分離領域を除いた前記素子分離領域の少なくとも１つ
をコンデンサとして用い、前記ソース及びドレイン領域
形成用の不純物のイオン注入を行う際に、前記コンデン
サ用の素子分離領域上に同時にイオン注入を行うように
したことを特徴とする請求項１乃至請求項４記載の半導
体装置の製造方法。 - 【請求項６】 前記複数の素子分離領域の内、前記ＮＭ
ＯＳ形成用の素子分離領域及び前記ＰＭＯＳ形成用の素
子分離領域を除いた前記素子分離領域の少なくとも１つ
をダイオードとして用い、前記ソース及びドレイン領域
形成用の不純物のイオン注入を行う際に、前記ダイオー
ド用の素子分離領域の所望の位置に同時にイオン注入を
行うことによりコンタクトを形成するようにしたことを
特徴とする請求項１乃至請求項５記載の半導体装置の製
造方法。 - 【請求項７】 全ての前記イオン注入終了後に、前記絶
縁膜上の所望の位置にポリシリコン層を形成し、該ポリ
シリコン層に不純物のイオン注入を行うことにより抵抗
値調整をし、前記ポリシリコン層をポリシリコン抵抗と
して用いたことを特徴とする請求項１乃至請求項６記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8101584A JPH09289323A (ja) | 1996-04-23 | 1996-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8101584A JPH09289323A (ja) | 1996-04-23 | 1996-04-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09289323A true JPH09289323A (ja) | 1997-11-04 |
Family
ID=14304441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8101584A Pending JPH09289323A (ja) | 1996-04-23 | 1996-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09289323A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2003054972A1 (en) * | 2001-12-12 | 2003-07-03 | Matsushita Electric Industrial Co., Ltd. | Variable capacitor and its manufacturing method |
| KR100418642B1 (ko) * | 1999-11-12 | 2004-02-11 | 샤프 가부시키가이샤 | Ｓｏｉ 반도체장치 및 그 제조방법 |
| JP2007158371A (ja) * | 2007-02-02 | 2007-06-21 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7255919B2 (en) | 2002-03-13 | 2007-08-14 | Mitsui Mining & Smelting Co., Ltd. | Mold release layer transferring film and laminate film |
| US7473592B2 (en) | 1998-09-04 | 2009-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| JP2010103508A (ja) * | 2008-09-25 | 2010-05-06 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| KR100973866B1 (ko) * | 2002-03-25 | 2010-08-03 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 및 반도체 장치 제조방법 |
| CN104616986A (zh) * | 2015-01-08 | 2015-05-13 | 北京时代民芯科技有限公司 | 一种快恢复二极管的制备方法 |
-
1996
- 1996-04-23 JP JP8101584A patent/JPH09289323A/ja active Pending
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| USRE42097E1 (en) | 1998-09-04 | 2011-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
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