JPH09289324A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09289324A JPH09289324A JP8101586A JP10158696A JPH09289324A JP H09289324 A JPH09289324 A JP H09289324A JP 8101586 A JP8101586 A JP 8101586A JP 10158696 A JP10158696 A JP 10158696A JP H09289324 A JPH09289324 A JP H09289324A
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板を用いて、製造期間が短く、か
つ、コストを減少させることのできる半導体装置の製造
方法を提供する。 【解決手段】 ＳＯＩ基板１の活性シリコン層１ｃの素
子間分離を行うことにより複数の素子分離領域８を形成
し、素子分離領域８が形成された面全面にＮウェル領域
形成用の不純物のイオン注入を行った後、フォトレジス
ト１０をマスクとしてＰウェル領域形成用の不純物のイ
オン注入を行う。次に、フォトレジスト１１をマスクと
して２種類の不純物のイオン注入を行った後に、フォト
レジスト１２をマスクとして２種類の不純物のイオン注
入を行う。続いて、所望の位置にポリシリコン層７ａを
堆積させた後、抵抗値調整を行い、所定形状にパターニ
ングすることによりポリシリコン抵抗７を形成する。そ
して、素子分離領域８及びポリシリコン抵抗７上にゲー
ト酸化膜１３を形成して、コンタクトホール１５を形成
し、最後に、金属配線１６を形成する。
つ、コストを減少させることのできる半導体装置の製造
方法を提供する。 【解決手段】 ＳＯＩ基板１の活性シリコン層１ｃの素
子間分離を行うことにより複数の素子分離領域８を形成
し、素子分離領域８が形成された面全面にＮウェル領域
形成用の不純物のイオン注入を行った後、フォトレジス
ト１０をマスクとしてＰウェル領域形成用の不純物のイ
オン注入を行う。次に、フォトレジスト１１をマスクと
して２種類の不純物のイオン注入を行った後に、フォト
レジスト１２をマスクとして２種類の不純物のイオン注
入を行う。続いて、所望の位置にポリシリコン層７ａを
堆積させた後、抵抗値調整を行い、所定形状にパターニ
ングすることによりポリシリコン抵抗７を形成する。そ
して、素子分離領域８及びポリシリコン抵抗７上にゲー
ト酸化膜１３を形成して、コンタクトホール１５を形成
し、最後に、金属配線１６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特に半導体集積回路の製造方
法に関する。
方法に関するものであり、特に半導体集積回路の製造方
法に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳを用いたゲートアレイ等
の高密度半導体集積回路はバルクＳｉを用いたものが主
流であり、ＳＯＩ（Silicon on Insulator）基板を用
いたものは数が少なかった。これは、ＳＯＩ基板のコス
トが、バルクＳｉに比べて約１０倍と非常に高価である
ことが一因になっている。
の高密度半導体集積回路はバルクＳｉを用いたものが主
流であり、ＳＯＩ（Silicon on Insulator）基板を用
いたものは数が少なかった。これは、ＳＯＩ基板のコス
トが、バルクＳｉに比べて約１０倍と非常に高価である
ことが一因になっている。
【０００３】
【発明が解決しようとする課題】ところが、バルクＳｉ
を用いた工程は、１層配線の工程でも標準でマスク回数
が１０回以上であり、また、製造期間においても長いウ
ェルドライブ等があるために２ヶ月程かかるという問題
があった。
を用いた工程は、１層配線の工程でも標準でマスク回数
が１０回以上であり、また、製造期間においても長いウ
ェルドライブ等があるために２ヶ月程かかるという問題
があった。
【０００４】また、抵抗，ダイオード，コンデンサ等の
受動素子を組み込む場合、工程数が増えて製造期間が更
に長くなるという問題があった。
受動素子を組み込む場合、工程数が増えて製造期間が更
に長くなるという問題があった。
【０００５】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ＳＯＩ基板を用い
て、製造期間が短く、かつ、コストを減少させることの
できる半導体装置の製造方法を提供することにある。
であり、その目的とするところは、ＳＯＩ基板を用い
て、製造期間が短く、かつ、コストを減少させることの
できる半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
支持体シリコン基板と該支持体シリコン基板上に形成さ
れた絶縁膜と該絶縁膜上に形成された活性シリコン層と
が一体的に構成されたＳＯＩ基板の前記活性シリコン層
上にシリコン酸化膜及び窒化シリコン膜を形成し、前記
窒化シリコン膜の所望の位置を前記シリコン酸化膜に到
達するまでエッチングを行い、前記窒化シリコン膜をマ
スクとしてＬＯＣＯＳ酸化を行うことにより前記活性シ
リコン層から成る複数の素子分離領域を形成し、前記Ｓ
ＯＩ基板の前記素子分離領域が形成された面全面にＮウ
ェル領域形成用の不純物のイオン注入を行うことにより
ＰＭＯＳ形成用の前記素子分離領域のＭＯＳ構造におけ
る閾値を制御し、前記ＰＭＯＳ形成用の前記素子分離領
域上にフォトレジストを塗布し、ＮＭＯＳ形成用の前記
素子分離領域上にはフォトレジストを塗布しないように
してＰウェル領域形成用の不純物のイオン注入を行うこ
とにより前記ＮＭＯＳ形成用の前記素子分離領域のＭＯ
Ｓ構造における閾値を制御した後、前記フォトレジスト
を除去し、所望の位置にフォトレジストを塗布して前記
ＰＭＯＳ及びＮＭＯＳのソース及びドレイン領域形成用
の不純物のイオン注入を行った後、前記フォトレジスト
を除去し、前記活性シリコン層上に形成された前記シリ
コン酸化膜をエッチングにより除去した後、前記素子分
離領域上に熱酸化によりゲート酸化膜を形成して該酸化
膜の所望の位置に前記素子分離領域に到達する開口部を
形成し、該開口部を埋め込むように金属配線を行うこと
によりＣＭＯＳを形成するようにしたことを特徴とする
ものである。
支持体シリコン基板と該支持体シリコン基板上に形成さ
れた絶縁膜と該絶縁膜上に形成された活性シリコン層と
が一体的に構成されたＳＯＩ基板の前記活性シリコン層
上にシリコン酸化膜及び窒化シリコン膜を形成し、前記
窒化シリコン膜の所望の位置を前記シリコン酸化膜に到
達するまでエッチングを行い、前記窒化シリコン膜をマ
スクとしてＬＯＣＯＳ酸化を行うことにより前記活性シ
リコン層から成る複数の素子分離領域を形成し、前記Ｓ
ＯＩ基板の前記素子分離領域が形成された面全面にＮウ
ェル領域形成用の不純物のイオン注入を行うことにより
ＰＭＯＳ形成用の前記素子分離領域のＭＯＳ構造におけ
る閾値を制御し、前記ＰＭＯＳ形成用の前記素子分離領
域上にフォトレジストを塗布し、ＮＭＯＳ形成用の前記
素子分離領域上にはフォトレジストを塗布しないように
してＰウェル領域形成用の不純物のイオン注入を行うこ
とにより前記ＮＭＯＳ形成用の前記素子分離領域のＭＯ
Ｓ構造における閾値を制御した後、前記フォトレジスト
を除去し、所望の位置にフォトレジストを塗布して前記
ＰＭＯＳ及びＮＭＯＳのソース及びドレイン領域形成用
の不純物のイオン注入を行った後、前記フォトレジスト
を除去し、前記活性シリコン層上に形成された前記シリ
コン酸化膜をエッチングにより除去した後、前記素子分
離領域上に熱酸化によりゲート酸化膜を形成して該酸化
膜の所望の位置に前記素子分離領域に到達する開口部を
形成し、該開口部を埋め込むように金属配線を行うこと
によりＣＭＯＳを形成するようにしたことを特徴とする
ものである。
【０００７】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法において、前記ＰＭＯＳ及びＮＭＯ
Ｓのソース及びドレイン領域形成用の不純物として、複
数種類の不純物をイオン注入し、拡散速度の差を利用し
て前記ソース及びドレイン領域に濃度勾配をつけたこと
を特徴とするものである。
導体装置の製造方法において、前記ＰＭＯＳ及びＮＭＯ
Ｓのソース及びドレイン領域形成用の不純物として、複
数種類の不純物をイオン注入し、拡散速度の差を利用し
て前記ソース及びドレイン領域に濃度勾配をつけたこと
を特徴とするものである。
【０００８】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置の製造方法において、前記複数
の素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領
域及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記
素子分離領域の少なくとも１つを抵抗素子として用い、
前記ソース及びドレイン領域形成用の不純物のイオン注
入を行う際に、前記抵抗素子形成用の素子分離領域の所
望の位置に同時にイオン注入を行うことによりコンタク
トを形成するようにしたことを特徴とするものである。
求項２記載の半導体装置の製造方法において、前記複数
の素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領
域及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記
素子分離領域の少なくとも１つを抵抗素子として用い、
前記ソース及びドレイン領域形成用の不純物のイオン注
入を行う際に、前記抵抗素子形成用の素子分離領域の所
望の位置に同時にイオン注入を行うことによりコンタク
トを形成するようにしたことを特徴とするものである。
【０００９】請求項４記載の発明は、請求項１乃至請求
項３記載の半導体装置の製造方法において、前記複数の
素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領域
及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記素
子分離領域の少なくとも１つをコンデンサとして用い、
前記ソース及びドレイン領域形成用の不純物のイオン注
入を行う際に、前記コンデンサ用の素子分離領域上に同
時にイオン注入を行うようにしたことを特徴とするもの
である。
項３記載の半導体装置の製造方法において、前記複数の
素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領域
及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記素
子分離領域の少なくとも１つをコンデンサとして用い、
前記ソース及びドレイン領域形成用の不純物のイオン注
入を行う際に、前記コンデンサ用の素子分離領域上に同
時にイオン注入を行うようにしたことを特徴とするもの
である。
【００１０】請求項５記載の発明は、請求項１乃至請求
項４記載の半導体装置の製造方法において、前記複数の
素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領域
及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記素
子分離領域の少なくとも１つをダイオードとして用い、
前記ソース及びドレイン領域形成用の不純物のイオン注
入を行う際に、前記ダイオード用の素子分離領域の所望
の位置に同時にイオン注入を行うことによりコンタクト
を形成するようにしたことを特徴とするものである。
項４記載の半導体装置の製造方法において、前記複数の
素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領域
及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記素
子分離領域の少なくとも１つをダイオードとして用い、
前記ソース及びドレイン領域形成用の不純物のイオン注
入を行う際に、前記ダイオード用の素子分離領域の所望
の位置に同時にイオン注入を行うことによりコンタクト
を形成するようにしたことを特徴とするものである。
【００１１】請求項６記載の発明は、請求項１乃至請求
項５記載の半導体装置の製造方法において、全ての前記
イオン注入終了後に、所望の位置にポリシリコン層を形
成し、該ポリシリコン層に不純物のイオン注入を行うこ
とにより抵抗値調整をし、前記ポリシリコン層をポリシ
リコン抵抗として用いたことを特徴とするものである。
項５記載の半導体装置の製造方法において、全ての前記
イオン注入終了後に、所望の位置にポリシリコン層を形
成し、該ポリシリコン層に不純物のイオン注入を行うこ
とにより抵抗値調整をし、前記ポリシリコン層をポリシ
リコン抵抗として用いたことを特徴とするものである。
【００１２】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ基板１上にＣＭＯＳ及び受動素子を製造す
る工程の前段を示す略断面図であり、図２は、本実施形
態に係るＳＯＩ基板１上にＣＭＯＳ及び受動素子を製造
する工程の後段を示す略断面図である。なお、本実施形
態においては、説明の便宜上ＳＯＩ基板１上にＮＭＯＳ
２，ＰＭＯＳ３，拡散抵抗４，ダイオード５，コンデン
サ６，ポリシリコン抵抗７を形成する場合について説明
する。ＳＯＩ（Silicon on Insulator）基板１は、支
持体シリコン基板１ａと、支持体シリコン基板１ａ上に
形成されたシリコン酸化膜等の絶縁膜１ｂと、絶縁膜１
ｂ上に形成された半導体素子領域となる活性シリコン層
１ｃとが一体的に構成されている（図１（ａ））。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ基板１上にＣＭＯＳ及び受動素子を製造す
る工程の前段を示す略断面図であり、図２は、本実施形
態に係るＳＯＩ基板１上にＣＭＯＳ及び受動素子を製造
する工程の後段を示す略断面図である。なお、本実施形
態においては、説明の便宜上ＳＯＩ基板１上にＮＭＯＳ
２，ＰＭＯＳ３，拡散抵抗４，ダイオード５，コンデン
サ６，ポリシリコン抵抗７を形成する場合について説明
する。ＳＯＩ（Silicon on Insulator）基板１は、支
持体シリコン基板１ａと、支持体シリコン基板１ａ上に
形成されたシリコン酸化膜等の絶縁膜１ｂと、絶縁膜１
ｂ上に形成された半導体素子領域となる活性シリコン層
１ｃとが一体的に構成されている（図１（ａ））。
【００１３】なお、ＳＯＩ基板１の形成方法としては、
絶縁層上に気相，液相，固相の各相で単結晶シリコンを
成長させるＳＯＩ成長法や、基板を張り合わせる張り合
わせＳＯＩ法や、単結晶シリコン基板中に酸素をイオン
注入して内部に絶縁層を形成するＳＩＭＯＸ（Silicon
Implanted Oxidation）法や、陽極酸化によってシリ
コンを部分的に多孔質化して酸化することにより形成す
る方法等がある。
絶縁層上に気相，液相，固相の各相で単結晶シリコンを
成長させるＳＯＩ成長法や、基板を張り合わせる張り合
わせＳＯＩ法や、単結晶シリコン基板中に酸素をイオン
注入して内部に絶縁層を形成するＳＩＭＯＸ（Silicon
Implanted Oxidation）法や、陽極酸化によってシリ
コンを部分的に多孔質化して酸化することにより形成す
る方法等がある。
【００１４】先ず、ＳＯＩ基板１の活性シリコン層１ｃ
を、ＬＯＣＯＳ（Local Oxidationof Silicon）酸化
により素子間分離を行い、活性シリコン層１ｃから成る
複数の素子分離領域８を形成する（図１（ｂ））。な
お、活性シリコン層１ｃのＬＯＣＯＳ酸化による素子間
分離の方法の一例としては、活性シリコン層１ｃ上に熱
酸化によりシリコン酸化膜９を形成し、シリコン酸化膜
９上に原料ガスとしてシラン（ＳｉＨ4）とアンモニア
（ＮＨ3）を用いて減圧ＣＶＤ法により窒化シリコン膜
を形成した後、窒化シリコン膜上にフォトレジストを塗
布して露光，現像を行うことによりフォトレジストに開
口部を形成する。そして、開口部が形成されたフォトレ
ジストをマスクとしてＣＦ４のガスプラズマ中でフッ素
ラジカルで窒化シリコン膜をエッチングした後、プラズ
マアッシング等によりフォトレジストを除去して、窒化
シリコン膜をマスクとしてＬＯＣＯＳ酸化を行う。最後
に、窒化シリコン膜上にＬＯＣＯＳ酸化により形成され
たシリコン酸化膜をＨＦ水溶液等のエッチャントを用い
てエッチングにより除去した後、窒化シリコン膜を熱燐
酸等により除去する。
を、ＬＯＣＯＳ（Local Oxidationof Silicon）酸化
により素子間分離を行い、活性シリコン層１ｃから成る
複数の素子分離領域８を形成する（図１（ｂ））。な
お、活性シリコン層１ｃのＬＯＣＯＳ酸化による素子間
分離の方法の一例としては、活性シリコン層１ｃ上に熱
酸化によりシリコン酸化膜９を形成し、シリコン酸化膜
９上に原料ガスとしてシラン（ＳｉＨ4）とアンモニア
（ＮＨ3）を用いて減圧ＣＶＤ法により窒化シリコン膜
を形成した後、窒化シリコン膜上にフォトレジストを塗
布して露光，現像を行うことによりフォトレジストに開
口部を形成する。そして、開口部が形成されたフォトレ
ジストをマスクとしてＣＦ４のガスプラズマ中でフッ素
ラジカルで窒化シリコン膜をエッチングした後、プラズ
マアッシング等によりフォトレジストを除去して、窒化
シリコン膜をマスクとしてＬＯＣＯＳ酸化を行う。最後
に、窒化シリコン膜上にＬＯＣＯＳ酸化により形成され
たシリコン酸化膜をＨＦ水溶液等のエッチャントを用い
てエッチングにより除去した後、窒化シリコン膜を熱燐
酸等により除去する。
【００１５】次に、ＰＭＯＳ３の閾値制御のために、リ
ン（Ｐ+）等のＮウェル領域形成用の不純物をＳＯＩ基
板１のＬＯＣＯＳ酸化が行われた面全面にイオン注入を
行い（図１（ｃ））、ＰＭＯＳ３を製造する部分上にフ
ォトレジスト１０を塗布して、ＮＭＯＳ２の閾値制御の
ためにボロン（Ｂ+）等のＰウェル領域形成用の不純物
をＳＯＩ基板１のＬＯＣＯＳ酸化が行われた面にイオン
注入を行い（図１（ｄ））、プラズマアッシング等によ
りフォトレジスト１０を除去する。
ン（Ｐ+）等のＮウェル領域形成用の不純物をＳＯＩ基
板１のＬＯＣＯＳ酸化が行われた面全面にイオン注入を
行い（図１（ｃ））、ＰＭＯＳ３を製造する部分上にフ
ォトレジスト１０を塗布して、ＮＭＯＳ２の閾値制御の
ためにボロン（Ｂ+）等のＰウェル領域形成用の不純物
をＳＯＩ基板１のＬＯＣＯＳ酸化が行われた面にイオン
注入を行い（図１（ｄ））、プラズマアッシング等によ
りフォトレジスト１０を除去する。
【００１６】なお、本実施形態においては、図１，図２
において拡散抵抗４，ダイオード５，コンデンサ６をＮ
型で製造する場合について示しているが、これに限定さ
れる必要はなく、Ｐ型で製造する場合には、図１（ｄ）
の工程において拡散抵抗４，ダイオード５，コンデンサ
６上にフォトレジストを塗布するようにすれば良い。
において拡散抵抗４，ダイオード５，コンデンサ６をＮ
型で製造する場合について示しているが、これに限定さ
れる必要はなく、Ｐ型で製造する場合には、図１（ｄ）
の工程において拡散抵抗４，ダイオード５，コンデンサ
６上にフォトレジストを塗布するようにすれば良い。
【００１７】続いて、ＰＭＯＳ３のソース及びドレイン
領域形成，拡散抵抗４及びダイオード５のコンタクト形
成，コンデンサ６形成のために、所望の位置にフォトレ
ジスト１１を塗布してＰ型の高濃度不純物のイオン注入
を行った（図１（ｅ））後、フォトレジストを除去し、
ＮＭＯＳ２のソース及びドレイン領域形成のために、所
望の位置にフォトレジスト１２を塗布してＮ型の高濃度
不純物のイオン注入を行った（図１（ｆ））後、フォト
レジスト１２を除去する。
領域形成，拡散抵抗４及びダイオード５のコンタクト形
成，コンデンサ６形成のために、所望の位置にフォトレ
ジスト１１を塗布してＰ型の高濃度不純物のイオン注入
を行った（図１（ｅ））後、フォトレジストを除去し、
ＮＭＯＳ２のソース及びドレイン領域形成のために、所
望の位置にフォトレジスト１２を塗布してＮ型の高濃度
不純物のイオン注入を行った（図１（ｆ））後、フォト
レジスト１２を除去する。
【００１８】ここで、Ｎ型及びＰ型の高濃度不純物の注
入を行う際に、２種類のイオン源、例えばＮ型の場合で
はリン（Ｐ+）及びヒ素（Ａｓ+），Ｐ型の場合ではボロ
ン（Ｂ+）及び２フッ化ボロン（ＢＦ2 +）を同時に注入
し、後の熱拡散工程の時にこの２種類のイオン源の拡散
速度の差を利用してソース及びドレイン領域に濃度勾配
をつけるようにすれば耐圧の向上をはかることができ
る。
入を行う際に、２種類のイオン源、例えばＮ型の場合で
はリン（Ｐ+）及びヒ素（Ａｓ+），Ｐ型の場合ではボロ
ン（Ｂ+）及び２フッ化ボロン（ＢＦ2 +）を同時に注入
し、後の熱拡散工程の時にこの２種類のイオン源の拡散
速度の差を利用してソース及びドレイン領域に濃度勾配
をつけるようにすれば耐圧の向上をはかることができ
る。
【００１９】また、拡散抵抗４，ダイオード５，コンデ
ンサ６をＰ型で製造した場合には、拡散抵抗４及びダイ
オード５のコンタクト形成，コンデンサ６形成にはＰ型
の高濃度不純物拡散を行う。
ンサ６をＰ型で製造した場合には、拡散抵抗４及びダイ
オード５のコンタクト形成，コンデンサ６形成にはＰ型
の高濃度不純物拡散を行う。
【００２０】なお、本実施形態においては、Ｐ型の高濃
度不純物のイオン注入を行った後に、Ｎ型の高濃度不純
物のイオン注入を行うようにしたが、これに限定される
必要はなく、Ｎ型の高濃度不純物のイオン注入を行った
後に、Ｐ型の高濃度不純物のイオン注入を行うようにし
ても良い。
度不純物のイオン注入を行った後に、Ｎ型の高濃度不純
物のイオン注入を行うようにしたが、これに限定される
必要はなく、Ｎ型の高濃度不純物のイオン注入を行った
後に、Ｐ型の高濃度不純物のイオン注入を行うようにし
ても良い。
【００２１】また、本実施形態においては、２種類のイ
オン源をイオン注入する場合について説明したが、これ
に限定される必要はなく、３種類以上のイオン源をイオ
ン注入するようにしても良い。
オン源をイオン注入する場合について説明したが、これ
に限定される必要はなく、３種類以上のイオン源をイオ
ン注入するようにしても良い。
【００２２】続いて、原料ガスとしてシラン（Ｓｉ
Ｈ4）を用いた減圧ＣＶＤ法等によりポリシリコン層７
ａを堆積して、ポリシリコン層７ａの抵抗値調整のため
に三塩化ホスホリル（ＰＯＣｌ3）を熱拡散した後、所
定形状にパターニングしてポリシリコン抵抗７を製造す
る（図２（ｇ））。なお、ポリシリコン抵抗７の製造方
法の一例としては、ポリシリコン層７ａ上にフォトレジ
ストを塗布後、露光，現像を行って所望の位置に開口部
を形成し、前記フォトレジストをマスクとしてドライエ
ッチングによりポリシリコン層７ａのエッチングを行っ
た後、プラズマアッシング等によりフォトレジストを除
去することによりポリシリコン抵抗７を製造する方法で
ある。
Ｈ4）を用いた減圧ＣＶＤ法等によりポリシリコン層７
ａを堆積して、ポリシリコン層７ａの抵抗値調整のため
に三塩化ホスホリル（ＰＯＣｌ3）を熱拡散した後、所
定形状にパターニングしてポリシリコン抵抗７を製造す
る（図２（ｇ））。なお、ポリシリコン抵抗７の製造方
法の一例としては、ポリシリコン層７ａ上にフォトレジ
ストを塗布後、露光，現像を行って所望の位置に開口部
を形成し、前記フォトレジストをマスクとしてドライエ
ッチングによりポリシリコン層７ａのエッチングを行っ
た後、プラズマアッシング等によりフォトレジストを除
去することによりポリシリコン抵抗７を製造する方法で
ある。
【００２３】そして、ＳＯＩ基板１の活性シリコン層１
ｃ上に形成されたシリコン酸化膜９をＨＦ水溶液等のエ
ッチャントを用いてエッチングを行うことにより除去し
た後、ＮＭＯＳ２，ＰＭＯＳ３，拡散抵抗４，ダイオー
ド５，コンデンサ６，ポリシリコン抵抗７の製造する部
分の素子分離領域８上にシリコン酸化膜等のゲート酸化
膜１３を形成し（図２（ｈ））、所望の位置にフォトレ
ジスト１４を塗布してドライエッチング等を行うことに
よりコンタクトホール１５を形成し（図２Ｂ（ｉ））、
プラズマアッシング等によりフォトレジスト１４を除去
する。
ｃ上に形成されたシリコン酸化膜９をＨＦ水溶液等のエ
ッチャントを用いてエッチングを行うことにより除去し
た後、ＮＭＯＳ２，ＰＭＯＳ３，拡散抵抗４，ダイオー
ド５，コンデンサ６，ポリシリコン抵抗７の製造する部
分の素子分離領域８上にシリコン酸化膜等のゲート酸化
膜１３を形成し（図２（ｈ））、所望の位置にフォトレ
ジスト１４を塗布してドライエッチング等を行うことに
よりコンタクトホール１５を形成し（図２Ｂ（ｉ））、
プラズマアッシング等によりフォトレジスト１４を除去
する。
【００２４】ここで、本実施形態においては、ゲート酸
化膜１３を熱酸化により形成するようにしており、個の
熱酸化工程によりこれまでの工程においてイオン注入し
てきた不純物をまとめて熱拡散（ドライブ）することが
できる。
化膜１３を熱酸化により形成するようにしており、個の
熱酸化工程によりこれまでの工程においてイオン注入し
てきた不純物をまとめて熱拡散（ドライブ）することが
できる。
【００２５】最後に、コンタクトホール１５を埋め込む
ように金属配線１６を行うことによりＳＯＩ基板１上
に、ＮＭＯＳ２，ＰＭＯＳ３，拡散抵抗４，ダイオード
５，コンデンサ６，ポリシリコン抵抗７を製造する（図
２（ｊ））。なお、金属配線１６の形成方法の一例とし
ては、Ａｌ−Ｓｉ−Ｃｕをターゲットに用いてスパッタ
リングを行うことによりＡｌ−Ｓｉ−Ｃｕ層を形成し、
フォトリソグラフィ技術及びエッチング技術を用いて所
定形状にパターニングすることにより形成する。
ように金属配線１６を行うことによりＳＯＩ基板１上
に、ＮＭＯＳ２，ＰＭＯＳ３，拡散抵抗４，ダイオード
５，コンデンサ６，ポリシリコン抵抗７を製造する（図
２（ｊ））。なお、金属配線１６の形成方法の一例とし
ては、Ａｌ−Ｓｉ−Ｃｕをターゲットに用いてスパッタ
リングを行うことによりＡｌ−Ｓｉ−Ｃｕ層を形成し、
フォトリソグラフィ技術及びエッチング技術を用いて所
定形状にパターニングすることにより形成する。
【００２６】従って、本実施形態においては、ＳＯＩ基
板１上にＣＭＯＳを製造する際に、アナログ回路に必要
な拡散抵抗４，ダイオード５，コンデンサ６，ポリシリ
コン抵抗７等を混在させようとした場合でもほとんどプ
ロセス変更をする必要がなく、製造期間を減少させるこ
とができる。また、本実施形態においては、表面の段差
が非常に少ないため、表面平滑化をする工程を省略する
ことができ、更に多層配線をする場合にも有効である。
更に、本実施形態においては、シリコン酸化膜９を全て
のイオン注入が終了した後にエッチングにより除去する
ようにしたので、イオン注入する際の素子分離領域８表
面の劣化を防止することができるとともに、チャネリン
グを防止することができる。
板１上にＣＭＯＳを製造する際に、アナログ回路に必要
な拡散抵抗４，ダイオード５，コンデンサ６，ポリシリ
コン抵抗７等を混在させようとした場合でもほとんどプ
ロセス変更をする必要がなく、製造期間を減少させるこ
とができる。また、本実施形態においては、表面の段差
が非常に少ないため、表面平滑化をする工程を省略する
ことができ、更に多層配線をする場合にも有効である。
更に、本実施形態においては、シリコン酸化膜９を全て
のイオン注入が終了した後にエッチングにより除去する
ようにしたので、イオン注入する際の素子分離領域８表
面の劣化を防止することができるとともに、チャネリン
グを防止することができる。
【００２７】
【発明の効果】請求項１記載の発明は、支持体シリコン
基板と支持体シリコン基板上に形成された絶縁膜と絶縁
膜上に形成された活性シリコン層とが一体的に構成され
たＳＯＩ基板の活性シリコン層上にシリコン酸化膜及び
窒化シリコン膜を形成し、窒化シリコン膜の所望の位置
をシリコン酸化膜に到達するまでエッチングを行い、窒
化シリコン膜をマスクとしてＬＯＣＯＳ酸化を行うこと
により活性シリコン層から成る複数の素子分離領域を形
成し、ＳＯＩ基板の素子分離領域が形成された面全面に
Ｎウェル領域形成用の不純物のイオン注入を行うことに
よりＰＭＯＳ形成用の素子分離領域のＭＯＳ構造におけ
る閾値を制御し、ＰＭＯＳ形成用の素子分離領域上にフ
ォトレジストを塗布し、ＮＭＯＳ形成用の素子分離領域
上にはフォトレジストを塗布しないようにしてＰウェル
領域形成用の不純物のイオン注入を行うことによりＮＭ
ＯＳ形成用の素子分離領域のＭＯＳ構造における閾値を
制御した後、フォトレジストを除去し、所望の位置にフ
ォトレジストを塗布してＰＭＯＳ及びＮＭＯＳのソース
及びドレイン領域形成用の不純物のイオン注入を行った
後、フォトレジストを除去し、活性シリコン層上に形成
されたシリコン酸化膜をエッチングにより除去した後、
素子分離領域上に熱酸化によりゲート酸化膜を形成して
酸化膜の所望の位置に素子分離領域に到達する開口部を
形成し、開口部を埋め込むように金属配線を行うことに
よりＣＭＯＳを形成するようにしたので、マスクをする
回数を少なくすることができ、ＳＯＩ基板を用いて、製
造期間が短く、かつ、コストを減少させることのできる
半導体装置の製造方法を提供することができた。
基板と支持体シリコン基板上に形成された絶縁膜と絶縁
膜上に形成された活性シリコン層とが一体的に構成され
たＳＯＩ基板の活性シリコン層上にシリコン酸化膜及び
窒化シリコン膜を形成し、窒化シリコン膜の所望の位置
をシリコン酸化膜に到達するまでエッチングを行い、窒
化シリコン膜をマスクとしてＬＯＣＯＳ酸化を行うこと
により活性シリコン層から成る複数の素子分離領域を形
成し、ＳＯＩ基板の素子分離領域が形成された面全面に
Ｎウェル領域形成用の不純物のイオン注入を行うことに
よりＰＭＯＳ形成用の素子分離領域のＭＯＳ構造におけ
る閾値を制御し、ＰＭＯＳ形成用の素子分離領域上にフ
ォトレジストを塗布し、ＮＭＯＳ形成用の素子分離領域
上にはフォトレジストを塗布しないようにしてＰウェル
領域形成用の不純物のイオン注入を行うことによりＮＭ
ＯＳ形成用の素子分離領域のＭＯＳ構造における閾値を
制御した後、フォトレジストを除去し、所望の位置にフ
ォトレジストを塗布してＰＭＯＳ及びＮＭＯＳのソース
及びドレイン領域形成用の不純物のイオン注入を行った
後、フォトレジストを除去し、活性シリコン層上に形成
されたシリコン酸化膜をエッチングにより除去した後、
素子分離領域上に熱酸化によりゲート酸化膜を形成して
酸化膜の所望の位置に素子分離領域に到達する開口部を
形成し、開口部を埋め込むように金属配線を行うことに
よりＣＭＯＳを形成するようにしたので、マスクをする
回数を少なくすることができ、ＳＯＩ基板を用いて、製
造期間が短く、かつ、コストを減少させることのできる
半導体装置の製造方法を提供することができた。
【００２８】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法において、ＰＭＯＳ及びＮＭＯＳの
ソース及びドレイン領域形成用の不純物として、複数種
類の不純物をイオン注入し、拡散速度の差を利用してソ
ース及びドレイン領域に濃度勾配をつけたので、ＮＭＯ
Ｓ及びＰＭＯＳの耐圧の向上を図ることができる。
導体装置の製造方法において、ＰＭＯＳ及びＮＭＯＳの
ソース及びドレイン領域形成用の不純物として、複数種
類の不純物をイオン注入し、拡散速度の差を利用してソ
ース及びドレイン領域に濃度勾配をつけたので、ＮＭＯ
Ｓ及びＰＭＯＳの耐圧の向上を図ることができる。
【００２９】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置の製造方法において、複数の素
子分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰ
ＭＯＳ形成用の素子分離領域を除いた素子分離領域の少
なくとも１つを抵抗素子として用い、ソース及びドレイ
ン領域形成用の不純物のイオン注入を行う際に、抵抗素
子形成用の素子分離領域の所望の位置に同時にイオン注
入を行うことによりコンタクトを形成するようにしたの
で、ＣＭＯＳを形成する際のプロセス変更をすることな
く抵抗素子を製造することができる。
求項２記載の半導体装置の製造方法において、複数の素
子分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰ
ＭＯＳ形成用の素子分離領域を除いた素子分離領域の少
なくとも１つを抵抗素子として用い、ソース及びドレイ
ン領域形成用の不純物のイオン注入を行う際に、抵抗素
子形成用の素子分離領域の所望の位置に同時にイオン注
入を行うことによりコンタクトを形成するようにしたの
で、ＣＭＯＳを形成する際のプロセス変更をすることな
く抵抗素子を製造することができる。
【００３０】請求項４記載の発明は、請求項１乃至請求
項３記載の半導体装置の製造方法において、複数の素子
分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰＭ
ＯＳ形成用の素子分離領域を除いた素子分離領域の少な
くとも１つをコンデンサとして用い、ソース及びドレイ
ン領域形成用の不純物のイオン注入を行う際に、コンデ
ンサ用の素子分離領域上に同時にイオン注入を行うよう
にしたので、ＣＭＯＳを形成する際のプロセス変更をす
ることなくコンデンサを製造することができる。
項３記載の半導体装置の製造方法において、複数の素子
分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰＭ
ＯＳ形成用の素子分離領域を除いた素子分離領域の少な
くとも１つをコンデンサとして用い、ソース及びドレイ
ン領域形成用の不純物のイオン注入を行う際に、コンデ
ンサ用の素子分離領域上に同時にイオン注入を行うよう
にしたので、ＣＭＯＳを形成する際のプロセス変更をす
ることなくコンデンサを製造することができる。
【００３１】請求項５記載の発明は、請求項１乃至請求
項４記載の半導体装置の製造方法において、複数の素子
分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰＭ
ＯＳ形成用の素子分離領域を除いた素子分離領域の少な
くとも１つをダイオードとして用い、ソース及びドレイ
ン領域形成用の不純物のイオン注入を行う際に、ダイオ
ード用の素子分離領域の所望の位置に同時にイオン注入
を行うことによりコンタクトを形成するようにしたの
で、ＣＭＯＳを形成する際のプロセス変更をすることな
くダイオードを製造することができる。
項４記載の半導体装置の製造方法において、複数の素子
分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰＭ
ＯＳ形成用の素子分離領域を除いた素子分離領域の少な
くとも１つをダイオードとして用い、ソース及びドレイ
ン領域形成用の不純物のイオン注入を行う際に、ダイオ
ード用の素子分離領域の所望の位置に同時にイオン注入
を行うことによりコンタクトを形成するようにしたの
で、ＣＭＯＳを形成する際のプロセス変更をすることな
くダイオードを製造することができる。
【００３２】請求項６記載の発明は、請求項１乃至請求
項５記載の半導体装置の製造方法において、全てのイオ
ン注入終了後に、所望の位置にポリシリコン層を形成
し、ポリシリコン層に不純物のイオン注入を行うことに
より抵抗値調整をし、ポリシリコン層をポリシリコン抵
抗として用いたので、ＣＭＯＳを形成する際のプロセス
変更をほとんどすることなくポリシリコン抵抗を製造す
ることができる。
項５記載の半導体装置の製造方法において、全てのイオ
ン注入終了後に、所望の位置にポリシリコン層を形成
し、ポリシリコン層に不純物のイオン注入を行うことに
より抵抗値調整をし、ポリシリコン層をポリシリコン抵
抗として用いたので、ＣＭＯＳを形成する際のプロセス
変更をほとんどすることなくポリシリコン抵抗を製造す
ることができる。
【図１】本発明の一実施形態に係るＳＯＩ基板上にＣＭ
ＯＳ及び受動素子を製造する工程の前段を示す略断面図
である。
ＯＳ及び受動素子を製造する工程の前段を示す略断面図
である。
【図２】本実施形態に係るＳＯＩ基板上にＣＭＯＳ及び
受動素子を製造する工程の後段を示す略断面図である。
受動素子を製造する工程の後段を示す略断面図である。
１ ＳＯＩ基板 １ａ 支持体シリコン基板 １ｂ 絶縁膜 １ｃ 活性シリコン層 ２ ＮＭＯＳ ３ ＰＭＯＳ ４ 拡散抵抗 ５ ダイオード ６ コンデンサ ７ ポリシリコン抵抗 ７ａ ポリシリコン層 ８ 素子分離領域 ９ シリコン酸化膜 １０〜１２ フォトレジスト １３ ゲート酸化膜 １４ フォトレジスト １５ コンタクトホール １６ 金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 29/861 Ｈ０１Ｌ 27/08 ３２１Ｂ 29/78 ６１３Ｚ ６２１ 29/91 Ｅ
Claims (6)
- 【請求項１】 支持体シリコン基板と該支持体シリコン
基板上に形成された絶縁膜と該絶縁膜上に形成された活
性シリコン層とが一体的に構成されたＳＯＩ基板の前記
活性シリコン層上にシリコン酸化膜及び窒化シリコン膜
を形成し、前記窒化シリコン膜の所望の位置を前記シリ
コン酸化膜に到達するまでエッチングを行い、前記窒化
シリコン膜をマスクとしてＬＯＣＯＳ酸化を行うことに
より前記活性シリコン層から成る複数の素子分離領域を
形成し、前記ＳＯＩ基板の前記素子分離領域が形成され
た面全面にＮウェル領域形成用の不純物のイオン注入を
行うことによりＰＭＯＳ形成用の前記素子分離領域のＭ
ＯＳ構造における閾値を制御し、前記ＰＭＯＳ形成用の
前記素子分離領域上にフォトレジストを塗布し、ＮＭＯ
Ｓ形成用の前記素子分離領域上にはフォトレジストを塗
布しないようにしてＰウェル領域形成用の不純物のイオ
ン注入を行うことにより前記ＮＭＯＳ形成用の前記素子
分離領域のＭＯＳ構造における閾値を制御した後、前記
フォトレジストを除去し、所望の位置にフォトレジスト
を塗布して前記ＰＭＯＳ及びＮＭＯＳのソース及びドレ
イン領域形成用の不純物のイオン注入を行った後、前記
フォトレジストを除去し、前記活性シリコン層上に形成
された前記シリコン酸化膜をエッチングにより除去した
後、前記素子分離領域上に熱酸化によりゲート酸化膜を
形成して該酸化膜の所望の位置に前記素子分離領域に到
達する開口部を形成し、該開口部を埋め込むように金属
配線を行うことによりＣＭＯＳを形成するようにしたこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ＰＭＯＳ及びＮＭＯＳのソース及び
ドレイン領域形成用の不純物として、複数種類の不純物
をイオン注入し、拡散速度の差を利用して前記ソース及
びドレイン領域に濃度勾配をつけたことを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 前記複数の素子分離領域の内、前記ＮＭ
ＯＳ形成用の素子分離領域及び前記ＰＭＯＳ形成用の素
子分離領域を除いた前記素子分離領域の少なくとも１つ
を抵抗素子として用い、前記ソース及びドレイン領域形
成用の不純物のイオン注入を行う際に、前記抵抗素子形
成用の素子分離領域の所望の位置に同時にイオン注入を
行うことによりコンタクトを形成するようにしたことを
特徴とする請求項１または請求項２記載の半導体装置の
製造方法。 - 【請求項４】 前記複数の素子分離領域の内、前記ＮＭ
ＯＳ形成用の素子分離領域及び前記ＰＭＯＳ形成用の素
子分離領域を除いた前記素子分離領域の少なくとも１つ
をコンデンサとして用い、前記ソース及びドレイン領域
形成用の不純物のイオン注入を行う際に、前記コンデン
サ用の素子分離領域上に同時にイオン注入を行うように
したことを特徴とする請求項１乃至請求項３記載の半導
体装置の製造方法。 - 【請求項５】 前記複数の素子分離領域の内、前記ＮＭ
ＯＳ形成用の素子分離領域及び前記ＰＭＯＳ形成用の素
子分離領域を除いた前記素子分離領域の少なくとも１つ
をダイオードとして用い、前記ソース及びドレイン領域
形成用の不純物のイオン注入を行う際に、前記ダイオー
ド用の素子分離領域の所望の位置に同時にイオン注入を
行うことによりコンタクトを形成するようにしたことを
特徴とする請求項１乃至請求項４記載の半導体装置の製
造方法。 - 【請求項６】 全ての前記イオン注入終了後に、所望の
位置にポリシリコン層を形成し、該ポリシリコン層に不
純物のイオン注入を行うことにより抵抗値調整をし、前
記ポリシリコン層をポリシリコン抵抗として用いたこと
を特徴とする請求項１乃至請求項５記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8101586A JPH09289324A (ja) | 1996-04-23 | 1996-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8101586A JPH09289324A (ja) | 1996-04-23 | 1996-04-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09289324A true JPH09289324A (ja) | 1997-11-04 |
Family
ID=14304498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8101586A Pending JPH09289324A (ja) | 1996-04-23 | 1996-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09289324A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7173319B2 (en) | 2003-12-19 | 2007-02-06 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
-
1996
- 1996-04-23 JP JP8101586A patent/JPH09289324A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7173319B2 (en) | 2003-12-19 | 2007-02-06 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
| US7352049B2 (en) | 2003-12-19 | 2008-04-01 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
| US7453135B2 (en) | 2003-12-19 | 2008-11-18 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
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