JPH09289507A - フレーム同期装置の同期保護用フレームパルス検査回路 - Google Patents

Abstract

(57)【要約】 【課題】 検出したフレームパルスの位相と、フレーム
同期状態において周期的に生成される規則的なフレーム
パルスとの位相関係が相対的に少しずれても、一致／不
一致検査で不一致信号の出力を防止する。 【解決手段】 ＡＮＤ回路Ａ１のフレームパルスに対す
る検査によって一致信号が出力されると、この一致信号
を使用してＤフリップフロップ回路Ｄ４〜Ｄ７とＮＯＲ
回路ＮＯＲ１で形成したマスク信号で、片方反転入力の
ＡＮＤ回路Ａ２から出力され得るフレームパルスの位相
ずれによる不一致信号をＡＮＤ回路Ａ５で除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フレーム同期装置
の同期保護用フレームパルス検査回路に関する。

【０００２】

【従来の技術】一般に、フレーム同期回路においては、
フレーム同期によって得られるフレームパルス信号と、
一旦フレーム同期をとることによってフレーム周期ごと
に生成されるカウンタのキャリー出力信号とから、両方
の信号の一致、不一致を検査して、フレームパルス信号
の信頼性を判断することが行われている。

【０００３】図２（Ａ）は、フレームパルス信号とカウ
ンタのキャリー出力信号との一致、不一致を検査する一
例の回路図である。図２（Ｂ）は、この回路の一致、不
一致検査結果を示す波形図である。この図２（Ａ）にお
いて、検査回路は、ＡＮＤ回路Ａ１と、片方入力反転型
ＡＮＤ回路Ａ２とから構成する。また、図２（Ｂ）にお
いて、フレームパルス信号とカウンタのキャリー出力信
号とが、図２（ａ）、（ｂ）に示すように位相的に一致
している場合には、一致信号（ｃ）は同期して一致信号
がハイレベルで出力される。このときに、不一致信号と
してロウレベル信号が出力される。

【０００４】また、フレームパルス信号とカウンタのキ
ャリー出力信号とが、図２（ｄ）、（ｅ）に示すよう
に、位相的に１ビットずれた状態で検出された場合に
は、当然に図２（ｆ）に示すように、不一致信号がハイ
レベルで出力される。このようにして不一致が検出され
ると、フレーム同期回路は同期が崩れたものとしてハン
チング状態又は前方保護状態に移行する。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
ように、フレームパルス信号とカウンタのキャリー出力
信号とが１ビット程度の位相ずれで非同期であるとし
て、ハンチング状態又は前方保護状態に移行しているの
では、いつもフレーム同期回路は非同期状態（同期外れ
状態）にあり得ることになる。実際には、伝送路や、装
置内での温度特性などによって若干の位相変動が起き得
ることは一般にあることである。また、近年において
は、フレーム同期をとる対象のデータの伝送速度が数十
ＭＨｚ以上である場合も多いので、上述の温度特性など
による位相変動を考慮したフレーム同期保護を行う必要
がある。

【０００６】このようなことから、検出したフレームパ
ルスの位相と、フレーム同期状態において周期的に生成
される規則的な検査用フレームパルスの位相とが相対的
に少しずれていて、一致／不一致検査で検査用フレーム
パルスのビット幅の期間に不一致信号が出力されようと
しても、それを防止するフレーム同期装置の同期保護用
フレームパルス検査回路の実現が要請されている。

【０００７】

【課題を解決するための手段】そこで、本発明は、受信
データからフレームパルスを検出してフレーム同期をと
り、このフレーム同期後に周期的なフレームパルス検査
用のパルスを生成し、検出した上記フレームパルスの検
査を行うフレーム同期装置の同期保護用フレームパルス
検査回路において、以下の特徴的な構成で上述の課題を
解決する。

【０００８】即ち、本発明は、フレーム同期状態におけ
る上記フレームパルス検査用のパルスを、検出した上記
フレームパルスの位相変動に対する不一致検査を補償す
るための位相幅に対応するビット幅に形成するフレーム
パルス検査用パルス形成手段と、形成した上記フレーム
パルス検査用のパルスのビット幅の期間に、検出した上
記フレームパルスと一致する一致タイミング信号を検出
し、上記ビット幅の期間に生じる不一致タイミング信号
を検出し、上記一致タイミング信号を使用して、上記ビ
ット幅の期間に生じる不一致タイミング信号を除去する
不一致タイミング信号除去手段とを備える。

【０００９】このような構成で、検出されるフレームパ
ルスの位相変動に対する不一致検査を補償する範囲を予
め複数ビット幅のフレームパルス検査用のパルスとして
形成し、このビット幅の範囲で検出フレームパルスの位
相変動を許容するために、複数ビット幅のフレームパル
ス検査用のパルスで一致検査し、この検査で一致検出し
たタイミング信号で、上記ビット幅の期間に不一致が検
出されるタイミングの信号を除去することで、検出フレ
ームパルスに位相変動があっても複数ビット幅のフレー
ムパルス検査用のパルスで一致検出できると共に、他
方、上記ビット幅の期間に複数ビット内で発生する不一
致信号も除去することができる。

【００１０】従って、従来のように検出フレームパルス
のわずかな位相変動で不一致信号が検出されても、直ぐ
に同期外れと判定されることがないようにすることがで
きる。

【００１１】

【発明の実施の形態】次に本発明の好適な実施の形態を
図面を用いて説明する。本実施の形態においては、フレ
ーム同期保護回路についての前方保護状態に関する一致
／不一致検査回路に関して、本来のフレームパルスの位
置から１ビット前後の範囲内で検出したフレームパルス
の一致／不一致の検査を行い得るように構成する。

【００１２】図１は、本実施の形態のフレーム同期保護
回路の特に検出したフレームパルスの一致／不一致検査
回路の一例の機能構成図である。この図１において、フ
レームパルスの一致／不一致検査回路は、カウンタ回路
Ｃ１と、デコーダ回路ＤＣ１と、ＯＲ回路ＯＲ１〜ＯＲ
３と、Ｄフリップフロップ回路Ｄ１〜Ｄ７と、ＡＮＤ回
路Ａ１〜Ａ５と、ＮＯＲ回路ＮＯＲ１と、フレームパタ
ーン検出回路Ｋ１とから構成されている。

【００１３】フレームパターン検出回路Ｋ１は、受信デ
ータからフレームパターン（若しくは同期ワード）を検
出してフレームパルス信号をＡＮＤ回路Ａ１に与える。
カウンタ回路Ｃ１は、従来はカウンタキャリー信号だけ
を出力していたが、本実施の形態においては、フレーム
同期回路からクロックとロードタイミング信号を与えら
れ、１フレーム分のカウント出力信号をデコード回路Ｄ
Ｃ１に与える。デコーダ回路Ｄ１は、カウント出力信号
をデコードして０値と１値とをそれぞれ出力してＯＲ回
路ＯＲ１に与え、デコード値の０値を片方反転入力のＡ
ＮＤ回路Ａ３の非反転入力に与える。

【００１４】ＯＲ回路ＯＲ１は、デコード値の０値と１
値とから論理和をとり、２ビット幅のパルスを生成して
Ｄフリップフロップ回路Ｄ１とＯＲ回路ＯＲ２とに与え
る。Ｄフリップフロップ回路Ｄ１は、クロックＣＬによ
ってラッチ出力してＯＲ回路ＯＲ２に与える。ＯＲ回路
ＯＲ２は、ＯＲ回路ＯＲ１からのパルスとＤフリップフ
ロップ回路Ｄ１からのパルスとの論理和をとり、０値を
中心としたカウンタのカウンタキャリ信号（フレームパ
ルス検査用）の３ビット幅のパルスで出力し、ＡＮＤ回
路Ａ４に与える。

【００１５】ＡＮＤ回路Ａ４は、フレーム同期回路本体
からの同期信号とＯＲ回路ＯＲ２からの３ビット幅のパ
ルス信号との論理積をとる。この同期信号は同期状態の
ときにハイレベル信号であり、ロウレベル信号のときに
非同期状態を示す。従って、ＡＮＤ回路Ａ４は、同期状
態のときには、３ビット幅のパルス信号を出力してＯＲ
回路ＯＲ３に与え、非同期状態のときにはロウレベル信
号をＯＲ回路ＯＲ３に与える。

【００１６】片方反転入力のＡＮＤ回路Ａ３は、デコー
ド値の０値を非反転入力に取り込むと共に、反転入力に
上記同期信号を取り込み、論理積をとり論理積信号をＯ
Ｒ回路ＯＲ３に与える。即ち、片方反転入力のＡＮＤ回
路Ａ３は、同期信号が同期状態（ハイレベル）のときに
は、ロウレベル信号を出力し、非同期状態（ロウレベ
ル）のときにデコード値の０値の１ビット幅の信号をＯ
Ｒ回路ＯＲ３に与える。

【００１７】ＯＲ回路ＯＲ３は、同期状態のときには、
３ビット幅のパルス信号を出力し、非同期状態のときに
は１ビット幅のパルス信号を出力して、ＡＮＤ回路Ａ１
と片方反転入力のＡＮＤ回路Ａ２に与える。ＡＮＤ回路
Ａ１は、フレームパルス信号と３ビット幅のパルス信号
との論理積をとって、一致信号を検出出力する。即ち、
ＡＮＤ回路Ａ１は、カウンタキャリー信号で形成した３
ビット幅のパルス信号の範囲内にフレームパルス信号が
検出されると一致信号を出力する。

【００１８】片方反転入力のＡＮＤ回路Ａ２は、非反転
入力に同期状態のときの３ビット幅のパルス信号を非反
転入力に取り込み、反転入力にフレームパルス信号を取
り込み、論理積信号をＤフリップフロップ回路Ｄ２に与
える。即ち、片方反転入力のＡＮＤ回路Ａ２は、フレー
ムパルス信号と３ビット幅のパルス信号とが重なってい
るときには、ロウレベル信号を出力し、フレームパルス
信号がロウレベルで３ビット幅のパルス信号がハイレベ
ルのときに、ハイレベルのパルス信号を出力し、Ｄフリ
ップフロップ回路Ｄ２に与える。

【００１９】Ｄフリップフロップ回路Ｄ２は、クロック
ＣＬによって１ビットシフトさせて、次のＤフリップフ
ロップ回路Ｄ３に与える。Ｄフリップフロップ回路Ｄ３
は、更に、クロックＣＬによって１ビットシフトさせ
て、合計２ビット遅延させてＡＮＤ回路Ａ５に与える。

【００２０】Ｄフリップフロップ回路Ｄ４は、一致信号
を１ビットシフトしてＤフリップフロップ回路Ｄ５に与
えると共にＮＯＲ回路ＮＯＲ１に与える。Ｄフリップフ
ロップ回路Ｄ５は、一致信号を更に１ビットシフトさせ
てＤフリップフロップ回路Ｄ６に与えると共にＮＯＲ回
路ＮＯＲ１に与える。Ｄフリップフロップ回路Ｄ６は、
更に一致信号を１ビットシフトさせてＤフリップフロッ
プ回路Ｄ７に与えると共にＮＯＲ回路ＮＯＲ１に与え
る。Ｄフリップフロップ回路Ｄ７は、一致信号を更に１
ビットシフトさせてＮＯＲ回路ＮＯＲ１に与える。

【００２１】ＮＯＲ回路ＮＯＲ１は、Ｄフリップフロッ
プ回路Ｄ４〜Ｄ７からのシフト信号とＡＮＤ回路Ａ１の
出力信号（一致信号）とからＮＯＲ演算を行って、５ビ
ット幅のアクティブロウレベルのパルス信号をＡＮＤ回
路Ａ５に与える。このＡＮＤ回路Ａ５は、ＮＯＲ回路Ｎ
ＯＲ１からのパルス信号とＤフリップフロップ回路Ｄ３
からの２ビット位相遅延後のパルス信号との論理積演算
を行って、不一致信号を出力する。

【００２２】これらの機能構成によって、カウンタキャ
リー信号とフレームパルス信号との位相がカウンタキャ
リーの位相を中心として前後に１ビット位相がずれて検
出されても、ＮＯＲ回路ＮＯＲ１で形成された５ビット
幅のパルスによってＤフリップフロップ回路Ｄ３からの
信号をマスクして不一致信号が出力されないようにする
ことができる。

【００２３】（動作）： 次に、図１のフレーム同期
保護回路の一致／不一致検査回路の動作を図３の動作波
形図を参照しながら説明する。カウンタ回路Ｃ１のカウ
ント値を１フレーム分に設定したロードタイミング信号
に従ってカウントが開始される。カウンタロード信号の
タイミングによってカウントされ、その出力の０値と１
値とがデコーダ回路ＤＣ１でデコードされる。０値と１
値とのデコード値を論理和演算を行いＯＲ回路ＯＲ１の
出力で２ビット幅のフレームパルス検査用パルス信号が
形成される。そして、ＤフリップフロップＤ１で１ビッ
トシフトさせて、ＯＲ回路ＯＲ１の出力と、Ｄフリップ
フロップＤ１の出力とをＯＲ回路ＯＲ２で論理和演算さ
れ、３ビット幅のフレームパルス検査用のパルスが形成
される。

【００２４】ＯＲ回路ＯＲ２の論理和出力は、ＡＮＤ回
路Ａ４に与えられる。片方反転入力のＡＮＤ回路Ａ３
と、ＡＮＤ回路Ａ４とは両方ともに一方の入力に同期信
号が入力され、この同期信号によってＡＮＤ回路が開い
たり、閉じたりしている。ＡＮＤ回路Ａ３では、反転入
力に同期信号がハイレベルで与えられると、ゲートが閉
じることになる。一方、ＡＮＤ回路Ａ４では、同期状態
のときには、ゲートが開かれて、ＯＲ回路ＯＲ２からの
３ビット幅のフレームパルス検査用パルスが出力され
る。

【００２５】また、ＡＮＤ回路Ａ３の非反転入力には１
ビット幅のフレームパルス検査用のパルスが入力されて
いるが、同期状態のときには、ゲート閉じられるため同
期状態のときには、ＯＲ回路ＯＲ３に１ビット幅のフレ
ームパルス検査用のパルスは与えられない。

【００２６】一方、非同期状態においては、ＯＲ回路Ｏ
Ｒ３から１ビット幅のフレームパルス検査用のパルスが
出力され、ＡＮＤ回路Ａ４からの３ビット幅のフレーム
パルス検査用パルスはＯＲ回路ＯＲ３から出力されな
い。

【００２７】ＡＮＤ回路Ａ１においては、フレームパル
ス信号とＯＲ回路ＯＲ３からの信号とが一致しているか
否かが検出され、同期状態のときには、３ビット幅のフ
レームパルス検査用パルスとフレームパルス信号との論
理積信号が一致信号として出力される。片方反転入力の
ＡＮＤ回路Ａ２においては、同期状態のときに、３ビッ
ト幅のフレームパルス検査用パルスとフレームパルス信
号との論理積信号が一致信号として出力される。また、
非同期状態においては、片方反転入力のＡＮＤ回路Ａ３
で形成された１ビット幅のパルス信号が、ＯＲ回路ＯＲ
３、Ｄフリップフロップ回路Ｄ２、Ｄ３、ＡＮＤ回路Ａ
５を通じて不一致信号が出力され、ＡＮＤ回路Ａ１から
は一致信号が出力されない。

【００２８】次に、同期状態のときの、３ビット幅のフ
レームパルス検査の動作を中心として説明する。同期状
態においては、３ビット幅のフレームパルス検査用のパ
ルスがＯＲ回路ＯＲ３から出力され、一致信号としてＡ
ＮＤ回路Ａ１から出力される。しかしながら、３ビット
幅のフレームパルス検査用のパルス（ｄ）と、フレーム
パルスとの位相関係によって、一致信号が図３（ａ）〜
（ｃ）に示すような関係で、３通りの出力のされかたが
ある。これらに対応してＡＮＤ回路Ａ２からの不一致信
号が図３（ｈ）〜（ｊ）に示すように３通りある。従っ
て、一致信号が出力されているときにも、一方では不一
致信号がＡＮＤ回路Ａ２から出力される。この不一致信
号をマスクして最終的に出力されないようにするために
Ｄフリップフロップ回路Ｄ２〜Ｄ７が備えられている。
尚、図３（ｅ）〜（ｇ）は、片方反転入力のＡＮＤ回路
Ａ２に入力される、フレームパルス信号を反転入力に取
り込んだときの３通りのパターンを示す。

【００２９】このため、一致信号が図３（ａ）〜（ｃ）
のようなタイミングで出力された場合にＤフリップフロ
ップ回路Ｄ４〜Ｄ７とＮＯＲ回路ＮＯＲ１とによって図
３（ｎ）〜（ｐ）に示すようなマスク信号が形成され
る。ＡＮＤ回路Ａ２の出力の不一致信号の出力パターン
が３通りあるので、マスク信号も３パターン形成され
る。

【００３０】ＡＮＤ回路Ａ２の出力の不一致信号をどの
ような発生においてもマスクさせるために、上記ＮＯＲ
回路ＮＯＲ１の出力のマスク信号との関係で、Ｄフリッ
プフロップ回路Ｄ２、Ｄ３で２ビット遅延（図３（ｋ）
〜（ｍ））させて、ＡＮＤ回路Ａ５に与える。このＡＮ
Ｄ回路Ａ５で、同期状態においてフレームパルスがカウ
ンタキャリー信号の位相から１ビットずれて検出されて
いるときに発生しているＤフリップフロップ回路Ｄ３か
らの不一致パルスを、ＮＯＲ回路ＮＯＲ１からのマスク
信号によって除去し、不一致信号が出力されないように
する。

【００３１】また、同期状態においてフレームパルス信
号とＯＲ回路ＯＲ３からの３ビット幅のパルス信号が完
全に前後１ビット以上の位相ずれによって不一致の場合
は、一致信号がＡＮＤ回路Ａ１から出力されることな
く、ロウレベル信号がＮＯＲ１に与えられ、ＮＯＲ回路
ＮＯＲ１の出力はハイレベルとなり、ＡＮＤ回路Ａ５に
与えられる。一方、不一致信号が片方反転入力ＡＮＤ回
路Ａ２から出力され、Ｄフリップフロップ回路Ｄ２、Ｄ
３を介してＡＮＤ回路Ａ５に与えられる。これによって
ＮＯＲ回路ＮＯＲ１からハイレベル信号が与えられてい
ることからＡＮＤ回路Ａ５からは不一致信号がそのまま
正常に出力される。

【００３２】更に、非同期状態においては、当然にＡＮ
Ｄ回路Ａ１からはロウレベル信号が出力され、一致信号
は出力されず、一方、片方反転入力のＡＮＤ回路Ａ２か
らは１ビット幅のパルス信号が不一致信号として出力さ
れ、最終的にＡＮＤ回路Ａ５からそのまま不一致信号が
正常に出力される。

【００３３】（本発明の実施の形態の効果）： 以上
の本発明の実施の形態によれば、フレーム同期状態のと
きに、フレームパルス信号の検査を行う上でカウンタキ
ャリー出力信号を１ビット幅から３ビット幅に形成し
て、この３ビット幅のフレームパルス検査用のパルス
と、検出したフレームパルスとの位相の比較を行って、
一致検査を行うと共に、一致信号が出力される同じ時期
に不一致信号が出力されても一致信号から形成したマス
ク信号で不一致信号が出力されないようにすることがで
きる。

【００３４】従って、検出したフレームパルスに２ビッ
ト程度の位相ずれがあっても、一致として許容し、しか
も、３ビット幅のフレームパルス検査用のパルスで不一
致検査することによ不一致信号の発生しないのでフレー
ム同期外れと認識される心配もなくなる。このため、フ
レームパルスの位相変動が起こり易いシステムに適用し
て効果的である。

【００３５】また、一致信号からＤフリップフロップ回
路Ｄ４〜Ｄ７とＮＯＲ回路ＮＯＲ１とからマスク信号を
形成しているので、非常に簡単な回路構成で実現するこ
とができる。また、Ｄフリップフロップ回路Ｄ４〜Ｄ７
の段数は、フレームパルス検査用のパルスの期間に生じ
る不一致信号のビット幅を考慮して決めるべきで、フレ
ームパルス検査用のパルスのビット幅よりも余り広くな
らないようにすることが正確なフレーム同期維持を行う
上で好ましい。

【００３６】（他の実施の形態）： （１）尚、以上
の実施の形態のフレーム同期回路を例えば、ＰＤＳ（Ｐ
ａｓｓｉｖｅ Ｄｏｕｂｌｅ Ｓｔａｒ）システムの５
２Ｍｂｉｔ／ｓの加入者装置（例えば、Ａ／Ｉ−ＰＤ
Ｓ）などに適用することで受信デジタルデータに対する
フレーム同期の安定性能を向上させることができる。

【００３７】（２）また、上述の実施の形態において
は、カウンタキャリー信号の位相の前後１ビット、即
ち、３ビット幅について検出フレームパルスの位相がず
れていても不一致パルスを出さないようにマスキング構
成したが、前後２ビット程度にマスキングを拡大するこ
ともあってもよい。これは、パルス幅が非常に狭いよう
な場合のフレーム同期回路においては、必要になる場合
もある。

【００３８】

【発明の効果】以上述べた様に本発明は、フレーム同期
状態におけるフレームパルス検査用のパルスを、検出フ
レームパルスの位相変動に対する不一致検査を補償する
ための位相幅に対応するビット幅に形成し、このパルス
のビット幅の期間に、検出したフレームパルスと一致す
るタイミングを検出すると共に他方で生じる不一致タイ
ミング信号を検出し、一致タイミング信号を使用して、
上記期間の不一致タイミング信号を除去することで、検
出したフレームパルスの位相と、フレーム同期状態にお
いて周期的に生成される規則的なフレームパルスとの位
相とが相対的に少しずれていても、一致／不一致検査で
不一致信号が出力されることを防止するフレーム同期装
置の同期保護用フレームパルス検査回路を実現すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施の形態のフレーム同期回路の同期
保護回路のフレームパルスの一致／不一致検査回路の機
能構成図である。

【図２】従来のフレーム同期回路の同期保護回路のフレ
ームパルスの一致／不一致検査回路の構成図である。

【図３】実施の形態の一致／不一致検査回路の動作波形
図である。

【符号の説明】

Ａ１、Ａ４、Ａ５…ＡＮＤ回路、Ａ２、Ａ３…片方反転
入力のＡＮＤ回路、Ｃ１…カウンタ回路、ＤＣ１…デコ
ーダ回路、Ｄ１〜Ｄ７…Ｄフリップフロップ回路、Ｋ１
…フレームパターン検出回路、ＮＯＲ１…ＮＯＲ回路、
ＯＲ１〜ＯＲＯＲ３…ＯＲ回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 受信データからフレームパルスを検出し
   てフレーム同期をとり、このフレーム同期後に周期的な
   フレームパルス検査用のパルスを生成し、検出した上記
   フレームパルスの検査を行うフレーム同期装置の同期保
   護用フレームパルス検査回路において、 フレーム同期状態における上記フレームパルス検査用の
   パルスを、検出した上記フレームパルスの位相変動に対
   する不一致検査を補償するための位相幅に対応するビッ
   ト幅に形成するフレームパルス検査用パルス形成手段
   と、 形成した上記フレームパルス検査用のパルスのビット幅
   の期間に、検出した上記フレームパルスと一致する一致
   タイミング信号を検出し、上記ビット幅の期間に生じる
   不一致タイミング信号を検出し、上記一致タイミング信
   号を使用して、上記ビット幅の期間に生じる不一致タイ
   ミング信号を除去する不一致タイミング信号除去手段と
   を備えることを特徴とするフレーム同期装置の同期保護
   用フレームパルス検査回路。
2. 【請求項２】 上記不一致タイミング信号除去手段は、 上記フレームパルス検査用のパルスと検出した上記フレ
   ームパルスとから上記一致タイミング信号を検出する一
   致タイミング信号検出部と、 上記フレームパルス検査用のパルスと検出した上記フレ
   ームパルスとから上記ビット幅の期間に生じる不一致タ
   イミング信号を検出する不一致タイミング信号検出部
   と、 上記一致タイミング信号から多相信号を出力する多相出
   力部と、 上記多相信号から上記一致タイミング信号のパルス幅を
   拡大した拡大パルスを出力するパルス拡大部と、 この拡大パルスで上記ビット幅の期間に生じる不一致タ
   イミング信号を除去する除去部とからなることを特徴と
   する請求項１記載のフレーム同期装置の同期保護用フレ
   ームパルス検査回路。