JPH09293390A - シフト回路 - Google Patents
シフト回路Info
- Publication number
- JPH09293390A JPH09293390A JP8102769A JP10276996A JPH09293390A JP H09293390 A JPH09293390 A JP H09293390A JP 8102769 A JP8102769 A JP 8102769A JP 10276996 A JP10276996 A JP 10276996A JP H09293390 A JPH09293390 A JP H09293390A
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- JP
- Japan
- Prior art keywords
- data
- data storage
- storage means
- clock
- shift circuit
- Prior art date
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- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 シフト回路における各Ｒ−Ｓフリップフロッ
プ間のデータの転送のタイミングを制御し得るようにし
て、データの入力から出力までのビットタイムを変えら
れる当該回路を提供する。 【解決手段】 データ格納部１ａ〜１ｄに格納されたデ
ータは、制御部２からのデータ転送用のクロック信号Ｃ
ＬＫ１又はそれと位相が異なるクロック信号ＣＬＫ２に
よりそれぞれのデータＤ1〜Ｄ5をシフトする。セレクト
信号ＳＥＬは、データ格納部１ａ〜１ｄにおいて、ＣＬ
Ｋ１の立ち上がり、あるいは、ＣＬＫ２の立ち上がりの
いずれを用いるかを切り替えるための指令信号である。
データの転送を位相の異なる複数のクロックパルスのい
ずれかを指令信号で選択することにより、データの入力
から出力までのビットタイムを変えられる。
プ間のデータの転送のタイミングを制御し得るようにし
て、データの入力から出力までのビットタイムを変えら
れる当該回路を提供する。 【解決手段】 データ格納部１ａ〜１ｄに格納されたデ
ータは、制御部２からのデータ転送用のクロック信号Ｃ
ＬＫ１又はそれと位相が異なるクロック信号ＣＬＫ２に
よりそれぞれのデータＤ1〜Ｄ5をシフトする。セレクト
信号ＳＥＬは、データ格納部１ａ〜１ｄにおいて、ＣＬ
Ｋ１の立ち上がり、あるいは、ＣＬＫ２の立ち上がりの
いずれを用いるかを切り替えるための指令信号である。
データの転送を位相の異なる複数のクロックパルスのい
ずれかを指令信号で選択することにより、データの入力
から出力までのビットタイムを変えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、データのシフト回
路に関し、より詳細には、データをシフトする際に、位
相の異なる複数のクロックパルスの立ち上がりでデータ
の転送を行う制御回路を備えた当該回路に関するもので
ある。
路に関し、より詳細には、データをシフトする際に、位
相の異なる複数のクロックパルスの立ち上がりでデータ
の転送を行う制御回路を備えた当該回路に関するもので
ある。
【０００２】
【従来の技術】図４は、従来のシフト回路の一例を示す
もので、このシフト回路は、８個のＲ−Ｓフリップフロ
ップ１０で構成されたシリアル入力，シリアル出力の８
ビットシフトレジスタである。なお、図４において、１
１はインバータ、Ｄ′はデータ入力、Ｓ1′はクロック
信号、Ｓ0′はクリア信号である。たとえば、“Ｌ"−
“Ｈ”ｎ個のクロック伝達後のビットタイムｔnの時、
８ビットシフトレジスタの初期値を０,０,０,０,０,０,
０,０、入力データをａ０,０,０,０,０,０,０,０,…０
とすると、ビットタイムｔn+1の時、シフトレジスタの
状態は、ａ０,０,０,０,０,０,０,０、ビットタイムｔ
n+3の時、０,０,ａ０,０,０,０,０,０、ビットタイムｔ
n+8の時、０,０,０,０,０,０,０,ａ０、ビットタイムｔ
n+9の時、０,０,０,０,０,０,０,０、また、ビットタイ
ムｔn+9の時までの出力データは、０,０,０,０,０,０,
０,０,ａ０、のように動作する。しかしながら、上記の
ような構成では、ビットタイムｔn+9の時まで入力デー
タａ０をシフトレジスタから出力することができないと
いう問題点を有していた。
もので、このシフト回路は、８個のＲ−Ｓフリップフロ
ップ１０で構成されたシリアル入力，シリアル出力の８
ビットシフトレジスタである。なお、図４において、１
１はインバータ、Ｄ′はデータ入力、Ｓ1′はクロック
信号、Ｓ0′はクリア信号である。たとえば、“Ｌ"−
“Ｈ”ｎ個のクロック伝達後のビットタイムｔnの時、
８ビットシフトレジスタの初期値を０,０,０,０,０,０,
０,０、入力データをａ０,０,０,０,０,０,０,０,…０
とすると、ビットタイムｔn+1の時、シフトレジスタの
状態は、ａ０,０,０,０,０,０,０,０、ビットタイムｔ
n+3の時、０,０,ａ０,０,０,０,０,０、ビットタイムｔ
n+8の時、０,０,０,０,０,０,０,ａ０、ビットタイムｔ
n+9の時、０,０,０,０,０,０,０,０、また、ビットタイ
ムｔn+9の時までの出力データは、０,０,０,０,０,０,
０,０,ａ０、のように動作する。しかしながら、上記の
ような構成では、ビットタイムｔn+9の時まで入力デー
タａ０をシフトレジスタから出力することができないと
いう問題点を有していた。
【０００３】
【発明が解決しようとする課題】本発明は、上記従来技
術の問題点に鑑みてなされたもので、この種のシフト回
路における各Ｒ−Ｓフリップフロップ間のデータの転送
のタイミングを制御し得るようにして、データの入力か
ら出力までのビットタイムを変えられる当該回路を提供
することをその解決すべき課題とする。
術の問題点に鑑みてなされたもので、この種のシフト回
路における各Ｒ−Ｓフリップフロップ間のデータの転送
のタイミングを制御し得るようにして、データの入力か
ら出力までのビットタイムを変えられる当該回路を提供
することをその解決すべき課題とする。
【０００４】
【課題を解決するための手段】請求項１の発明は、複数
のデータ格納手段と、該データ格納手段へのデータの格
納及び該データ格納手段からのデータの転送を行う所定
の動作クロックの生成手段を伴い、生成された該動作ク
ロックによって該データ格納手段における動作を制御す
る制御手段を有し、前記データ格納手段に格納されたデ
ータを前記複数のデータ格納手段間及び該データ格納手
段から前記動作クロックに同期して転送可能としたシフ
ト回路において、前記所定の動作クロックの生成手段
は、互いに位相のずれた複数のクロック信号を生成する
ようにしたものである。
のデータ格納手段と、該データ格納手段へのデータの格
納及び該データ格納手段からのデータの転送を行う所定
の動作クロックの生成手段を伴い、生成された該動作ク
ロックによって該データ格納手段における動作を制御す
る制御手段を有し、前記データ格納手段に格納されたデ
ータを前記複数のデータ格納手段間及び該データ格納手
段から前記動作クロックに同期して転送可能としたシフ
ト回路において、前記所定の動作クロックの生成手段
は、互いに位相のずれた複数のクロック信号を生成する
ようにしたものである。
【０００５】請求項２の発明は、請求項１の発明におい
て、前記制御手段は、前記位相のずれた複数のクロック
信号のいずれかを選択して前記複数のデータ格納手段へ
の動作クロックとして入力するように該複数のクロック
信号の切り替えを指令する制御信号の生成手段を備える
ようにしたものである。
て、前記制御手段は、前記位相のずれた複数のクロック
信号のいずれかを選択して前記複数のデータ格納手段へ
の動作クロックとして入力するように該複数のクロック
信号の切り替えを指令する制御信号の生成手段を備える
ようにしたものである。
【０００６】請求項３の発明は、請求項２の発明におい
て、前記複数のデータ格納手段は、入力される前記複数
のクロック信号を前記切り替えを指令する制御信号によ
り切り替える回路手段を備えるようにしたものである。
て、前記複数のデータ格納手段は、入力される前記複数
のクロック信号を前記切り替えを指令する制御信号によ
り切り替える回路手段を備えるようにしたものである。
【０００７】
【発明の実施の形態】図１は、本発明のシフト回路の一
実施形態の構成を示すブロック図である。図１におい
て、１ａ，１ｂ，１ｃ及び１ｄは、データ格納部であ
り、２は、制御部である。Ｄ1はデータ格納部１ａに入
力される１ビットデータを表す。Ｓ1はデータ転送用の
クロック信号ＣＬＫ１を表す。Ｓ2はＣＬＫ１と位相が
異なるクロック信号ＣＬＫ２を表す。ＣＬＫ１，ＣＬＫ
２の立ち上がりでデータ格納部は格納しているデータを
出力し、入力データを格納する。Ｓ3はセレクト信号Ｓ
ＥＬを表す。これは、データ格納部において、ＣＬＫ１
の立ち上がり、あるいはＣＬＫ２の立ち上がりのいずれ
を用いるかを切り替えるために用いる。Ｄ2，Ｄ3，Ｄ4
及びＤ5は、それぞれデータ格納部１ａ，１ｂ，１ｃ及
び１ｄから出力される１ビットデータを表す。
実施形態の構成を示すブロック図である。図１におい
て、１ａ，１ｂ，１ｃ及び１ｄは、データ格納部であ
り、２は、制御部である。Ｄ1はデータ格納部１ａに入
力される１ビットデータを表す。Ｓ1はデータ転送用の
クロック信号ＣＬＫ１を表す。Ｓ2はＣＬＫ１と位相が
異なるクロック信号ＣＬＫ２を表す。ＣＬＫ１，ＣＬＫ
２の立ち上がりでデータ格納部は格納しているデータを
出力し、入力データを格納する。Ｓ3はセレクト信号Ｓ
ＥＬを表す。これは、データ格納部において、ＣＬＫ１
の立ち上がり、あるいはＣＬＫ２の立ち上がりのいずれ
を用いるかを切り替えるために用いる。Ｄ2，Ｄ3，Ｄ4
及びＤ5は、それぞれデータ格納部１ａ，１ｂ，１ｃ及
び１ｄから出力される１ビットデータを表す。
【０００８】図２は、図１の制御部２で生成されるクロ
ック信号ＣＬＫ１，クロック信号ＣＬＫ２，セレクト信
号ＳＥＬの波形の一実施形態を示すものである。図２に
おいて、クロック信号ＣＬＫ１は、基本となるクロック
信号を表す。クロック信号ＣＬＫ２は、ＣＬＫ１の位相
を１８０°遅らせた信号である。セレクト信号ＳＥＬ
は、ＣＬＫ２の位相をさらに９０°遅らせた信号であ
る。データ格納部はＣＬＫ１クロック信号Ｓ1の立ち上
がり、あるいは、ＣＬＫ２クロック信号Ｓ2の立ち上が
りで格納しているデータを出力し、入力データを格納す
る。データ格納部１ａ〜１ｄは、ＣＬＫ１クロック信号
Ｓ1とＣＬＫ２クロック信号Ｓ2の切り替えをＳＥＬセレ
クト信号Ｓ3で行う。ＳＥＬセレクト信号Ｓ3が“Ｈ”の
ときはＣＬＫ１クロック信号Ｓ1、を、また、“Ｌ”の
ときはＣＬＫ２クロック信号Ｓ2を使用する。
ック信号ＣＬＫ１，クロック信号ＣＬＫ２，セレクト信
号ＳＥＬの波形の一実施形態を示すものである。図２に
おいて、クロック信号ＣＬＫ１は、基本となるクロック
信号を表す。クロック信号ＣＬＫ２は、ＣＬＫ１の位相
を１８０°遅らせた信号である。セレクト信号ＳＥＬ
は、ＣＬＫ２の位相をさらに９０°遅らせた信号であ
る。データ格納部はＣＬＫ１クロック信号Ｓ1の立ち上
がり、あるいは、ＣＬＫ２クロック信号Ｓ2の立ち上が
りで格納しているデータを出力し、入力データを格納す
る。データ格納部１ａ〜１ｄは、ＣＬＫ１クロック信号
Ｓ1とＣＬＫ２クロック信号Ｓ2の切り替えをＳＥＬセレ
クト信号Ｓ3で行う。ＳＥＬセレクト信号Ｓ3が“Ｈ”の
ときはＣＬＫ１クロック信号Ｓ1、を、また、“Ｌ”の
ときはＣＬＫ２クロック信号Ｓ2を使用する。
【０００９】図３は、図１のデータ格納部１ａ〜１ｄを
具体化した一実施形態の構成を示す図である。１-1はク
ロック切り替え部であり、１-2はＲ−Ｓフリップフロッ
プである。Ｄｉは入力データされる１ビットデータを表
す。Ｓ1はデータ転送用のクロック信号を表す。Ｓ2はＳ
1と異なる位相のクロック信号を表す。Ｓ3はデータ転送
用のＳ1，Ｓ2のクロック信号を切り替えるセレクト信号
を表す。Ｄ0は出力データを表す。
具体化した一実施形態の構成を示す図である。１-1はク
ロック切り替え部であり、１-2はＲ−Ｓフリップフロッ
プである。Ｄｉは入力データされる１ビットデータを表
す。Ｓ1はデータ転送用のクロック信号を表す。Ｓ2はＳ
1と異なる位相のクロック信号を表す。Ｓ3はデータ転送
用のＳ1，Ｓ2のクロック信号を切り替えるセレクト信号
を表す。Ｄ0は出力データを表す。
【００１０】
【発明の効果】本発明のシフト回路によると、データの
転送を位相の異なる複数のクロックパルスの中から選択
されたクロックパルスの立ち上がりで行う制御回路を付
加することにより、データの入力から出力までのビット
タイムを変えられる。また、位相の異なる複数のクロッ
クパルスの選択は、切り替え制御信号で行うようにし、
簡単な回路構成でビットタイムを変えることができる。
転送を位相の異なる複数のクロックパルスの中から選択
されたクロックパルスの立ち上がりで行う制御回路を付
加することにより、データの入力から出力までのビット
タイムを変えられる。また、位相の異なる複数のクロッ
クパルスの選択は、切り替え制御信号で行うようにし、
簡単な回路構成でビットタイムを変えることができる。
【図１】本発明のシフト回路の一実施形態の構成を示す
ブロック図である。
ブロック図である。
【図２】図１の制御部２で生成されるクロック信号ＣＬ
Ｋ１，クロック信号ＣＬＫ２，セレクト信号ＳＥＬの波
形の一実施形態を示すものである。
Ｋ１，クロック信号ＣＬＫ２，セレクト信号ＳＥＬの波
形の一実施形態を示すものである。
【図３】図１のデータ格納部１ａ〜１ｄを具体化した一
実施形態の構成を示す図である。
実施形態の構成を示す図である。
【図４】従来のシフトレジスタの一例を示すブロック図
である。
である。
１ａ，１ｂ，１ｃ，１ｄ…データ格納部、１-1…クロッ
ク切り替え部、１-2…Ｒ−Ｓフリップフロップ、２…制
御部、１０…Ｒ−Ｓフリップフロップ、１１…インバー
タ、Ｄ1…データ格納部への入力データ、Ｄ2〜Ｄ5…デ
ータ格納部からの出力データ、Ｓ1…ＣＬＫ１クロック
信号、Ｓ2…ＣＬＫ２クロック信号、Ｓ3…ＳＥＬセレク
ト信号、Ｓ0′…ＣＬＲ信号、Ｓ1′…クロック信号。
ク切り替え部、１-2…Ｒ−Ｓフリップフロップ、２…制
御部、１０…Ｒ−Ｓフリップフロップ、１１…インバー
タ、Ｄ1…データ格納部への入力データ、Ｄ2〜Ｄ5…デ
ータ格納部からの出力データ、Ｓ1…ＣＬＫ１クロック
信号、Ｓ2…ＣＬＫ２クロック信号、Ｓ3…ＳＥＬセレク
ト信号、Ｓ0′…ＣＬＲ信号、Ｓ1′…クロック信号。
Claims (3)
- 【請求項１】 複数のデータ格納手段と、該データ格納
手段へのデータの格納及び該データ格納手段からのデー
タの転送を行う所定の動作クロックの生成手段を伴い、
生成された該動作クロックによって該データ格納手段に
おける動作を制御する制御手段を有し、前記データ格納
手段に格納されたデータを前記複数のデータ格納手段間
及び該データ格納手段から前記動作クロックに同期して
転送可能としたシフト回路において、前記所定の動作ク
ロックの生成手段は、互いに位相のずれた複数のクロッ
ク信号を生成するようにしたことを特徴とするシフト回
路。 - 【請求項２】 前記制御手段は、前記位相のずれた複数
のクロック信号のいずれかを選択して前記複数のデータ
格納手段への動作クロックとして入力するように該複数
のクロック信号の切り替えを指令する制御信号の生成手
段を備えるようにしたことを特徴とする請求項１記載の
シフト回路。 - 【請求項３】 前記複数のデータ格納手段は、入力され
る前記複数のクロック信号を前記切り替えを指令する制
御信号により切り替える回路手段を備えるようにしたこ
とを特徴とする請求項２記載のシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102769A JPH09293390A (ja) | 1996-04-24 | 1996-04-24 | シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102769A JPH09293390A (ja) | 1996-04-24 | 1996-04-24 | シフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293390A true JPH09293390A (ja) | 1997-11-11 |
Family
ID=14336380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8102769A Pending JPH09293390A (ja) | 1996-04-24 | 1996-04-24 | シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293390A (ja) |
-
1996
- 1996-04-24 JP JP8102769A patent/JPH09293390A/ja active Pending
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